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    公开号:WO1991009468A1
    申请号:PCT/JP1990/001597
    申请日:1990-12-07
    公开日:1991-06-27
    发明作者:Masato Yoneda；Hisaya Keida
    申请人:Kawasaki Steel Corporation；
    IPC主号:H03K19-00
    专利说明:
    [0001] 明 細 書 プログラマブル論理素子 技 術 分 野
    [0002] 本発明は、 ユーザが手元で任意の組合せ論理回路を実 現可能なプログラマブル論理素子に係 り 、 特に、 レイ ァ ゥ 卜面積を縮小可能であ り 、 且つ、 動作速度を向上する こ と が可能なプログラマブル論理素子に閬する ものであ る 。
    [0003] 背 景 技 術
    [0004] 従来よ り 、 ユーザが手元において任意の論理回路を実 現可能に構成されたプログラマブル論理素子 （以下、 P L D と 称する ） が知られて いる 。 この P L Dは、 チ ッ プ 上にプログラマブルな論理要素 （ プログラマブル ' ロジ ッ ク ' エレメ ン ト 、 以下、 P L E と称する ） を複数備え 更にプログラマブルな配線によ って 、 各 P L Eの入力及 び出力が任意に結線でき る よ う に構成されて いる 。 この よ う な P L Dによれば、 各 P L Eの機能及び P L E間の 各配線をユーザが選択する こ と で、 所望の大規模回路を 実現する こ と ができ る 。
    [0005] 前記 P L E と しては、 従来、 プログラマブルな A N D プレーンや O Rプレーンを有する P L A ( プログラマブ ル ■ ロジッ ク · アレイ ） や、 メモ リ を用いたテーブルル ッ クア ッ プ方式の論理回路が用いられて いる 。
    [0006] 又、 出願人は、 特願昭 6 3 - 6 1 7 で、 第 8図に示 す如く 、 N個の入力信号 （図では I o 〜 I 3 の 4個） に ついての組合せの一致検出回路 2 0 A〜 2 O Hを必要数 (図では 8個） 設ける こ と によ り 、 テーブルルッ クア ツ プ方式のよ う なプログラマブル素子の無駄を無く し、 又、 第 1 の拡張回路 3 1 によ り P L Aの積項線を拡張する と 同様に、 他の P L Eの一致検出回路の出力 （一致信号） を接続して 、 入力信号数よ り 多い数の入力信号に対応 し て一致信号を出力可能と し、 更に、 第 2 の拡張回路 3 2 によ り 、 更に他の P L Eの一致信号を接続して、 入力信 号の組合せの記憶数を一致検出回路の数以上に拡張し、 各 P L Eの一致検出回路の入力信号数を小さ く設定でき る よ う に した ものを提案して いる 。
    [0007] 又、 前記一致検出回路 2 0 と して 、 第 9 図に示す如く 、 各入力信号 I Q 〜 I 3 をそれぞれ反転する イ ンバータ 2 2 0 - 2 2 3 . 各イ ンバータ 2 2 ο 〜 2 2 3 の出力をそ れぞれ導通又は遮断する負論理用スィ ツチング素子 2 3 0 〜 2 3 3 、 各入力信号 I ο 〜 Ι 3 を、 それぞれそのま ま導通又は遮断する正論理用スイ ッチング素子 2 4 0 〜 2 4 3 、 該正論理用及び負論理用スィ ツチング素子 2 4 0 〜 2 4 3 、 2 3 0 〜 2 3 3 のオンオフ状態を相補的に 制御する第 1 のメモ リセル Μ θ (！ 〜 M 3 c 、 前記正論理 用スィ ツチング素子 2 4 0 〜 2 4 a の出力 と負論理用ス イ ッチング素子 2 3 ο 〜 2 3 3 の出力の接続点と 、 どの よ う な論理状態であって も よい ドン ト ケア入力を設定す るための第 2のメモ リセル M o 1 〜 Μ 3 1 出力 と の論理 積の否定を出力する 2入力 N A N Dゲー ト 2 5 0 〜 2 5 3 、 及び、 前記第 2のメモ リ セル M 0 1 〜Μ 3 1 を含む 複数 （ 図では 4個） のセレク タ 2 1 o 〜 2 1 3 と 、 該複 数のセレク タ 2 1 o 〜 2 1 3 の出力の論理積を一致出力 と して出力する 4入力 A N Dゲー ト 2 6 と を含むものを 提案 して いる 4
    [0008] こ こで、 前記メモ リ セル M 。 。 〜 M 3 o M 。 ι 〜M 3 1 は、 例えば第 1 0図に示す如く 、 互いに逆向き に並 列接続された一対の S R A M ( スタテ ィ ツ ク ' ランダム ' アクセス . メモ リ ） 2 7 A、 2 7 Bから構成されてお り 、 その一方の出力端子からは出力 Qを、 他方の出力か らは反転出力" ^を出力する よ う にされて いる 。
    [0009] この一致検出回路 2 0 においては、 第 1 のメ モ リ セル M o 0 〜M 3 o の相補的な出力 Q、 Qによ り 負論理用ス イ ッチング素子 2 3 0 〜 2 3 a 又は正論理用スィ ッチン グ素子 2 4 ο 〜 2 4 3 のいずれか一方をオンと し、 他方 をオフ とする こ と で、 入力信号 Ι ο 〜 Ι 3 の負論理又は 正論理のいずれか一方を出力するよ う に選択する こ と が でき る 。 又、 第 2のメモ リ セル M o 1 〜Μ 3 1 の出力を 低レベル （ 0 ) に設定 してお く こ と で、 該当セレク タの N A N Dゲー ト 2 5 o 〜 2 5 s の出力を高レベル （ 1 〉 と して 、 該当セレク タから A N D ゲー ト 2 6への入力を ドン ト ケア入力 とする こ と ができ る 。 一方、 一致を検出 するセレク タ に対しては、 そのセレク タで用いられてい る第 2のメモ リ セルの出力を高レベル （ 1 ) に設定して お く 。
    [0010] 各セレク タ 2 1 0 〜 2 1 3 の N A N D ゲー ト 2 5 0 〜
    [0011] 2 5 3 の出力は、 4入力 A N D ゲー ト 2 6 に入力される 。 セレク タで選択された入力が泜レベルである と き は、 該 当の N A N D ゲー トの出力が高レベルとな り 、 このよ う に して 、 又は、 前記ドン ト ケア入力の設定によ って、 全 ての N A N D ゲー ト 2 5 0 〜 2 5 3 の出力が高レベルと なったと き に、 A N D ゲー ト 2 6 の出力に高レベルが一 致出力 と して送出される 。 従って、 前記第 1 のメモ リ セ ル M o Q 〜M 3 Q に、 4個の入力信号 I o 〜 I 3 の組合 せを記億 してお く こ と で、 入力信号の一致を検出する こ とができ る 。
    [0012] しかしながら前記のよ う なセレク タ 2 1 Q 〜 2 1 3 に おいては、 ドン ト ケア入力を設定するために、 通常、 C M O S ト ランジスタで 4個分の面積を 占める 2入力 N A N D ゲー ト 2 5 。 〜 2 5 3 が必要である 。 しかも 、 該 2 入力 N A N D ゲー ト を信号が通過するため、 大型 ト ラン ジスタ を用いる必要がある 。 従って 、 レイ アウ ト面積が 大き く なつて 、 これを含む P L Dが大型化するだけでな く 、 その動作速度も低く なる と い う 問題点を有 していた。 発 明 の 開 示
    [0013] 本発明は、 前記従来の問題点を解消するべく なされた ので、 レイ アウ ト面積が縮小でき 、 動作速度を向上す る こ と が可能なセレク タ を含む P L D を提供する こ と を 第 1 の課題とする 。
    [0014] 本発明は、 又、 前記セ レク タにおいて 、 正論理用及び 負論理用スィ ツチング素子が、 禁止された組合せを取る こ と がなく 、 従って 、 フ ェ イ ルセー フを図 り 、 設計を容 易 とする こ と を第 2 の課題と する 。
    [0015] 本発明は、 又、 前記セレク タが、 正論理、 負論理、 及 びプルア ップによ る ドン ト ケアだけでなく 、 更に、 プル ダウンも選択可能とする こ と を第 3 の課題とする 。
    [0016] 本発明は、 又、 前記正論理、 負論理、 プルア ッ プ及び プルダウンの選択を 、 少数のメモ リ セルで可能と する こ と を第 4 の課題と する 。 .
    [0017] 本発明は、 又、 設計の自由度を向上する こ と を第 5 の 課題とする 。
    [0018] 本発明は、 少なく と も 、 入力信号と 同 じ論理の正論理 信号、 入力信号を反転した負論理信号、 入力信号に依存 しない固定信号を含む信号の う ち、 いずれか 1 つを選択 的に出力するためのセレク タ を含む P L D において 、 該 セレク タが、 入力信号を反転するイ ンバータ と 、 該イ ン バータ出力を導通又は遮断する負論理用スィ ツチング素 子と 、 前記入力信号をそのま ま導通スは遮断する正論理 用スィ ツチング素子と 、 該正論理用スィ ツチング素子出 力 と 負論理用スィ ツチング素子出力の接続点と所定電位 線と を接続又は遮断する、 互いに直列接続された複数の 固定電位用スィ ツチング素子と 、 前記負論理用スィ ツチ ング素子と 固定電位用スィ ツチング素子の 1 つのオンォ フ状態を制御する第 1 のメモ リ セルと 、 前記正論理用ス ィ ツチング素子と 固定電位用スィ ツチング素子の他の 1 つのオンオフ状態を制御する第 2 のメ モ リ セルと を備え る こ と によ り 、 前記第 1 の課題を達成 したものである 。
    [0019] 本発明は、 又、 前記負論理用と正論理用のスィ ッチン グ素子のいずれか一方がオンとなる時は、 他方を強制的 にオフ とする手段を備える こ と によ り 、 前記第 2 の課題 を達成 したものである 。
    [0020] 本発明は、 又、 前記所定電位線を高レベル電位線 （例 えば電源線 ） 及び低レベル電位線 （例えば接地線 ） と し、 そのいずれも選択可能とする手段を備える こ と によ り 、 前記第 3 の課題を達成したものである 。
    [0021] 本発明は、 又、 前記選択可能とする手段が、 前記固定 電位用スィ ツチング素子とは独立して 、 前記接続点と高 レベル電位線と を接続又は遮断するプルア ップ用スイ ツ チング素子 （例えば pチャ ネル M O S ト ランジスタ ） 、 及び、 前記接続点と ®レベル電位線と を接続又は遮断す るプルダウン用スィ ツチング素子 （例えば πチャネル Μ O S トランジスタ ） と 、 該プルア ップ用及びプルダウン 用スィ ツチング素子のオンオフ状態を相補的に制御する 第 3 のメ モ リ セルと を備える こ と によ り 、 同 じ く 第 3 の 課題を達成した ものである 。
    [0022] 本発明は、 又、 前記選択可能とする手段が、 前記固定 電位用スイ ッチング素子と共用化された、 プルア ッ プ用 及びプルダウ ン用のスイ ッ チング素子と 、 前記第 1 及び 第 2 のメモ リ セルの出力の組合せによ り 、 前記負論理用 及び正論理用のスィ ツチング素子、 又は、 前記プルア ツ プ用及びプルダウン用のスイ ッチング素子のオンオフ状 態を制御するための組合せ回路と を備える こ と によ り 、 前記第 4 の課題を達成した ものである 。
    [0023] 本発明は、 又、 複数のセレク タ出力の論理積を出力す る A N D ゲー ト を設け、 該 A N D ゲー トに接続されるセ レク タの全て に、 その出力を高レベル電位線と接続する ためのプルア ップ手段を備え 、 前記 A N D ゲー 卜に接続 されるセレク タの少なく と も いずれか 1 つに、 その出力 を泜レベル電位線と 接続するためのプルダウン手段を備 える こ と によ り 、 簡単な構成で前記第 3 の課題を達成 し たものである 。
    [0024] 本発明は、 又、 前記のよ う な P L Dにおいて 、 複数の セレクタ 出力の論理積を出力する A N D ゲー ト を含む、 複数の一致検出回路と 、 該複数の一致検出回路出力の論 理和を出力する O Rゲー ト と 、 前記複数の一致検出回路 出力の論理積を出力する A N D ゲー ト と を備える こ と に よ り 、 前記第 5の課題を達成 した ものである 。
    [0025] 本発明は、 前出第 9図に示したよ う なセレク タ 2 1 0 〜 2 1 3 において 、 ドン ト ケア設定用の 2入力 N A N D ゲー ト 2 5 0 〜 2 5 a を廃止して 、 代わ り に第 1 図に示 す如く 、 正論理用スィ ツチング素子 2 4 0 〜 2 4 3 の出 力 と 負論理用スィ ツチング素子 2 3 0 〜 2 3 3 の出力の 接続線と所定電位線 （第 1 図では電源線 Vdd) と を接続 又は遮断する 、 互いに直列接続された複数 （図では各セ レク タ毎に 2つ ） の固定電位用 （ 図ではプルア ッ プ用 ） スイ ッチング素子 4 0 ο 〜 4 0 3 、 4 2 ο 〜 4 2 3 を追 力 (Iし、 第 1 のメモ リ セル M o 0 〜M 3 o によ って負論理 用スィ ツチング素子 2 3 0 〜 2 3 3 と プルア ップ用スィ ツチング素子の 1つ 4 0 0 〜4 0 3 のオンオフ状態を制 御する と共に、 第 2のメモ リ セル M 0 t 〜M 3 1 によつ て 、 正論理用スィ ツチング素子 2 4 0 〜 2 4 3 と プルァ ップ用スィ ツチング素子の他の 1つ 4 2 1 〜 4 2 3 のォ ンオフ状態を制御するよ う に したものである 。 即ち、 第 2図に示す如く 、 例えば第 1及び第 2のメモ リ セル M )κ 0 、 Μ X 1 の記憶内容をいずれも ®レベル （ 0 ) に設定 した場合は、 セレク タ 2 1 *の出力が高レベル （電源電 位） に固定されて ドン ト ケアとなる。 又、 第 1及び第 2 のメモ リ セル 0 、 Μ X 1 のいずれか一方の記億内容 を高レベル （ 1 ) に設定した場合は、 正論理信号 1 X又 は負論理信号 I X が出力される 。 なお、 第 1及び第 2の メ モ リ セル M χ 0 、 M 5Κ 1 の記憶内容がいずれも高レべ ル （ 1 ) に設定される と 、 正論理信号 I * と 負論理信号
    [0026] I Xが突合わ されて しま う ので、 この組合わせは、 例え ばメ モ リ セルへの記憶時に ソ フ ト ウェアで禁止する 。
    [0027] このよ う に構成した場合、 従来、 2入力 N A N D ゲー 卜 を構成するのに必要であった ト ラ ンジス タ （ C M O S の場合で 4個〉 が不要と な り 、 代わ り に追加された 2偭 のプルア ップ用スイ ッチング素子 4 O x 、 4 2 5K を考慮 して も 、 差 し引き 2個分の ト ラ ンジス タ数が減少でき る しかも 、 追加される ト ラ ンジス タは、 例えば Pチャ ンネ ル M O S ト ラ ンジス タの直列接続で、 且つ、 信号が直接 通過しないため、 最小サイ ズにでき るので、 これによ る 面積増加はほと んど無視でき る 。 従って 、 レイ アウ ト面 積を縮小 し、 動作速度を向上する こ と ができ る 。
    [0028] 又、 例えば第 4 図に示す如く 、 前記負論理用と正論理 用のスィ ツチング素子のいずれか一方がオンと なる と き は、 他方を強制的にオフ とする手段 （図ではプルダウ ン 用スィ ツチング素子 5 0 X ) を備えた場合には、 特に電 源立上 り 時等の過渡時において も 、 メモ リ セル 0 と Μ >κ 1 と が同時に高レベルと なる こ と がな く 、 正論理信 号 I X と 負論理信号 I X の突合せによ る不具合の発生を 防止でき る 。 勿論、 メモ リ セルへの書込みを制御する こ と によ って 、 ソ フ ト的に対応する こ と も可能であるが、 この場合のよ う に回路的に対応 した場合には、 フ ェ イ ル セーフ とな り 、 設計も容易 となる 。 この場合には、 プル ダウン用スィ ツチング素子 5 0 を追加する こ と によって 、 更に ト ランジスタの数が増加するが、 このプルダウン用 スィ ツチング素子も信号が通過するわけではないので、 非常に面積が小さ く てよ く 、 これによる面積増加は、 ほ と んど無視でき る 。
    [0029] 第 1 図及び第 4図に示す回路構成を採用 したと ころ、 特に苦労をせずに従来に比べてレイ アウ ト面積を 1 5 % 程度減少でき 、 動作速度も 2 0 %程度向上する こ とが確 認できた。
    [0030] 又、 例えば第 5図に示す如く 、 前記所定電位線を高レ ベル電位線 （図では電源線 V d d ) と ί£レベル電位線 （図 では接地線） と し、 そのいずれも選択可能とする手段 (例えば第 3 のメモ リ セル Μ X 2 及びプルア ッ プ用スィ ツチング素子 6 0 χ 、 プルダウン用スィ ツチング素子 6 2 X ) を備えた場合には、 更に自由度が向上する。 即ち、 前記のよ う な構成で ドン ト ケア入力を設定した場合、 こ の ドン ト ケアによ って一致出力を高レベルと して しま う と 、 例えば第 7 図に示すよ う な後段の 0 Rゲー ト 8 ◦ が 死んでしまい、 同 じ O Rゲー ト 8 0 に入力される他の入 力信号を生かすこ と ができない。 そこで、 ドン ト ケア入 力を設定する場合には、 同 じ O Rゲー ト に入力される他 の入力に も同 じ入力を入れる こ とが考え られるが、 例え ば一方が 3入力のと き 、 他方を 4入力 とする こ とができ ない等、 回路構成で工夫する必要があ り 、 設計の 自 由度 が減少 して いた。 これに対 して 、 本発明のよ う に高レべ ル電位線及び低レベル電位線のいずれも選択可能と した 場合には、 セレク タの出力をプルア ッ プして高レベルと し ドン ト ケアにするだけでな く 、 プルダウン して低レべ ノレと し、 後段の O Rゲー ト を活かすこ と も可能と なる 。
    [0031] なお、 前記選択可能とする手段を 、 例えば第 5 図に示 す如く 、 固定電位用スイ ッチング素子 4 0 χ 、 4 2 χ と は独立 して 、 前記接続点と高レベル電位線 （ 図では電源 線 V dd ) と を接続又は遮断する プルア ッ プ用スィ ッチン グ素子 6 0 χ 、 及び、 前記接続点と 低レベル電位線 （ 図 では接地線 ） と を接続又は遮断するプルダウン用スィ "/ チング素子 6 2 5! ( と 、 前記プルア ップ用及びプルダウン 用スイ ッチング素子 6 O x 、 6 2 X のオンオフ状態を相 補的に制御する第 3 のメモ リ セル 2 と を備えた場合 には、 構成が簡略である 。 この構成は、 特に、 メ モ リ セ ルが余って いる場合に好適である 。
    [0032] 一方、 前記選択可能とする手段を 、 例えば第 6 図に示 す如く 、 前記固定電位用スイ ッチング素子と共用化され た、 プルア ップ用及びプルダウン用のスィ ツチング素子 4 0 χ 、 4 2 « . 6 4 )κ 、 6 6 χ と 、 前記第 1 及び第 2 のメモ リ セル Μ χ 0 、 Μ χ ι の出力の組合せによ り 、 前 記負論理用及び正論理用のスィ ツチング素子 2 3 X 、 2 4 (第 6 図の場合） 、 又は前記プルア ッ プ用及びプル ダウン用のスィ ッチング素子 4 0 χ 、 4 2 x 、 6 4 x 、 6 6 ： κ のオンオフ状態を制御するための組合せ回路 （ 図 では 2つのゲー 卜 7 0 X 、 7 2 * ) を備えた場合には、 前記第 5 図の機能を、 メモ リ セルを追加する こ と なく 、 各セレク タ毎に計 2個のメモ リ セルで実現する こ とがで き る
    [0033] なお、 セレク タ出力の論理積を出力する A N D ゲー ト 2 6 が後段に設けられて いる場合、 セレク タ 2 1 * の出 力を高レベル電位線と接続するためのプルア ップ手段は、 A N D ゲー ト 2 6 に接続される全てのセレク タに設ける 必要があるが、 セレク タ 2 1 X の出力を低レベル電位線 と接続するためのプルダウン手段は、 前記 A N D ゲー ト 2 6 に接続されるセレク タの少なく と もいずれか 1 つに 備えればよ く 、 プルダウ ン手段によ る面積の增加を抑え る こ と ができ る 。
    [0034] 又、 例えば第 7図に示す如く 、 複数のセレクタ出力の 論理積を出力する A N D ゲー ト 2 6 i 、 2 6 j を含む、 複数 （ 図では 2個） の一致検出回路 2 0 i 、 2 0 j と 、 該複数の一致検出回路 2 0 ί 、 2 0 j 出力の論理和を出 力する O Rゲー ト 8 0 と 、 前記複数の一致検出回路 2 0 i 、 2 0 j 出力の論理積を出力する A N D ゲー ト 8 2 と を備えた場合には、 論理構成の自由度が向上する 特に、 前記一致検出回路と して 、 前記のよ う な出力のプルダウ ンも可能なセレクタを含むも のを用いた場合には、 入力 信号 I i 、 I j と は全く 無閬係に一致検出回路 2 0 i 、 2 0 j の一致出力 A i 、 A j を設定でき 、 プルダウ ン、 プルア ップのいずれも可能であるので、 次段の O Rゲー ト 8 0や A N D ゲー 卜 8 2への ド ン ト ケア入力等が極め て容易に作れる 。
    [0035] 図面の簡単な説明
    [0036] 第 1 図は、 本発明に係るプログラマブル論理素子の第 1 実施例で用いられて いる一致検出回路を示す回路図、 第 2 図は、 第 1 実施例におけるメモ リ セルの記憶内容 と セレク タ出力の関係を示す線図、
    [0037] 第 3 図は、 第 1 実施例におけるメモ リ セルへの書込み 回路を示す回路図、
    [0038] 第 4 図は、 本発明の第 2実施例で用い られて いるメ モ リ セルへの書込み回路を示す回路図、
    [0039] 第 5図は、 本発明の第 3実施例で用いられて いる一致 検出回路め要部を示す回路図、
    [0040] 第 6 図は、 本発明の第 4 実施例で用いられている一致 検出回路の要部を示す回路図、
    [0041] 第 7 図は、 本発明の第 5実施例で用いられている論理 回路を示すブロ ッ ク線図、
    [0042] 第 8図は、 出願人が特願昭 6 3 - 6 1 7 で提案 した、 プログラマブル論理素子を構成する プログラマブル論理 要素の構成の例を示すブロ ッ ク線図、
    [0043] 第 9 図は、 同 じ く 、 一致検出回路の構成を示す回路図、 第 1 0 図は、 各メ モ リ セルの具体的な構成例を示す回 路図である
    [0044] 発明を実施するための最良の形態 以下、 図面を参照して 、 本発明の実施例を詳細に説明 する 。
    [0045] 一致検出回路 2 0 に鬨する本発明の第 1 実施例は、 第 1 図に示す如く 、 入力信号 I Q 〜 I 3 を反転するイ ンバ ータ 2 2 0 〜 2 2 3 、 該イ ンバータ出力を導通又は遮断 する負論理用スィ ツチング素子 2 3 0 〜 2 3 3 、 前記入 力信号をそのま ま導通又は遮断する正論理用スィ ッチン グ素子 2 4 o 〜 2 4 3 、 該正論理用スイ ッチング素子出 力 と 負論理用スィ ツチング素子出力 と の接続点と 電源線 V dd (高レベル電位線） と を接続又は遮断する、 互いに 直列接続された 2つのプルア ップ用スィ ツチング素子 4 0 0 〜 4 0 3 、 4 2 Q 〜 4 2 3 、 前記負論理用スイ ッチ ング素子 2 3 0 〜 2 3 3 と プルア ップ用スィ '、/チング素 子の 1 つ 4 0 0 〜 4 0 3 のオンオフ状態を制御する第 1 のメモ リ セル M o O 〜M 3 Q 、 及び、 前記正論理用スィ ツチング素子 2 4 (！ 〜 2 4 3 と プルア ップ用スィ ッチン グ素子の他の 1 つ 4 2 0 〜 4 2 3 のオンオフ状態を制御 する第 2 のメモ リ セル M o 1 をそれぞれ含む、 例えば 4 個のセレク タ 2 1 o 〜 2 1 3 と 、 該セレク タ 2 1 0 〜 2 I s の出力の論理積を出力する 4入力 A N D ゲー ト 2 6 とから構成されている 。 前記電源用スイ ッチング素子 4 0 * 、 4 2 * と しては、 例えば、 Pチャ ンネル M O S ト ランジスタ を直列接続 し て用いる こ と ができ る
    [0046] 以下、 第 1 実施例の作用を説明する 。
    [0047] 本実施例において 、 あるセレク タ を ドン ト ケア に設定 したい場合には、 第 2図に示す如く 、 そのメモ リ セル M 5K Q と Μ χ ί を、 いずれも低レベル （ 0 ) に設定 する 。 する と 、 プルア ッ プ用スイ ッチング素子 4 O x 、 4 2 X がいずれもオンとなるため、 該当セレク タの出力 が電源線 V ddのレベル、 即ち髙レベルに固定され、 ドン ト ケアと なる 。
    [0048] —方、 入力信号 I * をそのま ま正論理で出力 したい場 合には、 第 1 のメモ リ セル Μ χ 0 の記憶内容を 0 と し、 第 2 のメ モ リ セル 1 の記憶内容を 1 に設定する 。 す る と 、 負論理用スィ ッチング素子 2 3 * がオフ と な り 、 正論理用スィ ツチング素子 2 4 )κがオンとなるので、 セ レク タ 2 1 X の出力は入力信号 I * そのま まの正論理信 号 I X と なる 。
    [0049] 又、 入力信号 I X を反転 した負論理信号 I 5Κ を出力 し たい場合には、 第 1 のメモ リ セル Μ * 0 の記憶内容を 1 と し、 第 2のメモ リセル Μ χ 1 の記憶内容を 0 に設定す る 。 する と 、 負論理用スイ ッチング素子 2 3 * がオンと な り 、 正論理用スイ ッチング素子 2 4 )κ がオフ と なるの で、 セレク タ 2 1 X の出力は負論理信号 I * と なる なお、 第 1 又は第 2 のメモ リセル M )K Q 、 M * 1 のい ずれか一方の記憶内容が 1 である場合には、 プルア ツ プ 用スィ ツチング素子 4 0 X 、 4 2 Xのいずれか一方がォ フ となるので、 正論理信号出力時や負論理信号出力時に 電源電位 V が出力される こ とはない。
    [0050] 一方、 第 1 及び.第 2のメモ リ セル M X 0 、 Μ X 1 の記 憶内容が共に 1 となる と 、 負論理甩スイ ッ チング素子 2 3 *及び正論理用スィ ツチング素子 2 4 *が共にオンと な り 、 正論理信号 I X と 負論理信号 I Xがぶつかって し ま う ので、 この状態は、 別途ソ フ トウェア等で禁止して 、 この状態を定義しないよ う にする必要がある 。
    [0051] 本実施例においては、 前出第 9 図に示 した従来例に比 ベて 、 各セレクタ毎に、 通常、 C M O S トランジスタが 4個で構成される ゲー トを 1つ減らすこ とができ 、 しか も 、 付加される ト ランジスタは、 Pチャ ンネル M O Sの 直列接続で、 且つ信号が直接通過しないため、 最小サイ ズにでき 、 付加される ト ランジスタによ る面積の増加は ほと んど無視でき る 。 従って 、 レイ アウ ト面積を縮小し て 、 動作速度を向上する こ とができ る 。
    [0052] なお、 前記第 1 及び第 2 のメモ リ セル M X 0 、 1 への書込みは、 例えば第 3 図に示す如く 、 b 線又は b i t 線と W O R D線を、 書込み用スィ ツチング素子 4 4 X o 、 4 6 x 0 . 4 4 χ ι 、 4 6 χ ί と接続する こ と によ つて行われる 。 従って、 ソ フ 卜 ウェア等で、 該第 1 及び 第 2のメモ リ セル M χ Q 、 M * 1 に同時に 1 が書込まれ ないよ う にすればよいのであるが、 特に、 電源投入時等 の過渡的な状態においては、 第 1 及び第 2 のメモ リ セル M 0 、 M X 1 に同時に 1 が書込まれて しま う 場合があ り得る 。 このよ う な問題点を解決 した、 本発明の第 2実 施例を次に説明する
    [0053] この第 2実施例は、 第 3 図と 同様の、 第 1 及び第 2 の メ モ リ セル Μ χ 0 、 Μ X 1 への書込み回路に、 第 4 図に 示す如く 、 前記第 1 のメ モ リ セル Μ * Q の出力に 1 が立 つた と き に動作 して 、 前記第 2 のメ モ リ セル 1 の記 憶内容を強制的に 0 に落とすための、 例えば ηチャ ンネ ル M O S ト ランジスタからなるプルダウン用スィ ッチン グ素子 5 0 χ を設けた ものである 。
    [0054] 他の点に閬 しては、 前記第 1 実施例と 同様であるので、 説明は省略する 。
    [0055] この第 2実施例においては、 例えば初期状態において 、 第 1 のメ モ リ セル Μ χ ο の記憶内容が 0 であ り 、 第 2 の メモ リ セル M X 1 の記憶内容が 1 であったとする と 、 こ れに対 して 、 誤って第 1 のメモ リ セル Μ χ 0 に 1 が書込 まれよ う と した場合、 該第 1 のメモ リ セル 0 の出力 の 1 の立上が り と 同時にプルダウン用スィ ツチング素子 5 0 * がオンと なって 、 第 2 のメモ リ セル M x i の記憶 内容が強制的に 0 に落と される 。 従って 、 電源投入時等 の過渡的な状態において も 、 第 1 及び第 2 のメモ リ セル M >κ o 、 M 1 の出力が共に 1 と なる禁止状態を確実に 防止する こ と ができ る 。
    [0056] この第 2実施例によれば、 第 1 及び第 2 のメモ リ セル を書込むソ フ ト ウエアの誤りや電源投入時等の過渡時に おいて も 、 禁止状態を確実に防止でき 、 フ ェ イ ルセーフ となるので、 設計が容易である 。 なお、 第 1 実施例に比 ベて 、 プルダウン用スイ ッチング素子 5 0 Xが更に付加 されるが、 このプルダウン用スイ ッチング素子 5 0 >！ (は 信号が通過する こ とがなく 、 例えば小面積の Πチャ ンネ ル M O S ト ランジスタ を用いる こ と ができ るので、 該プ ルダウン用スィ ツチング用素子 5 0 x によ る面積の増加 はほとんどない。
    [0057] なお、 前記第 1 又は第 2実施例においては、 プルア ツ プ用スイ ッチング素子 4 0 χ、 4 2 χ を設けて 、 後段の A N D ゲー ト 2 6への入力を高レベルにプルア ップして ド ン ト ケアとするよ う に して いたが、 このよ う に して A N E> ゲー ト 2 6 の入力を 1 にする と 、 例えば第 7 図に示 すよ う な、 その後段の 0 Rゲー ト 8 0 が死んで しまい、 該 O Rゲー ト 8 0 に入力される他の信号を活かすこ とが できなく なる 。 これに対して 、 対応する入力にも同 じ入 力信号を入れて対処する こ とが考え られるが、 例えば一 方が 3 入力の場合、 他方を 4入力にする こ と はできず、 自由度が減少するため、 回路構成で工夫する必要がある 。 従って 、 セレクタ 2 1 Xの出力をプルア ップするだけで なく 、 プルダウンする こ と も可能であれば、 後段のひ R ゲー ト を活かすこ とができ る 。 このよ う な対策を施した 本発明の第 3実施例を第 5図に示す fl
    [0058] この第 5実施例は、 前記第 1又は第 2実施例と 同様の 一致検出回路 2 0 に含まれるセレク タ 2 1 X において 、 第 5図に示す如く 、 前記プルア ッ プ用スイ ッチング素子 4 0 * . 4 2 χ と電源線 V の間にプルア ップ用スィ ッ チング素子 6 0 )κ を追加する と共に、 セレク タ 2 1 Xの 出力を接地線 （ 低レベル電位線 ） に接続可能なプルダウ ン用スィ ツチング素子 6 2 X を設け、 該スイ ッチング素 子 ό θ χ 6 2 )κ を 、 第 3のメモ リ セル Μ >κ 2 の出力に よ り 、 相補的にオンオフ制御する よ う に した ものである 。
    [0059] 他の点に閬しては、 前記第 1実施例ど同様であるので 説明は省略する 。
    [0060] この第 3実施例においては、 前記第 1 実施例の効果に 加えて 、 更に、 第 3のメモ リ セル Μ X 2 の記憶状態に応 じて 、 プルダウン用スィ ツチング素子 6 2 X をオン （ こ の時、 プルア ップ用スィ ツチング素子 6 0 X はオフ と な る 〉 と して 、 A N Dゲー ト 2 6の入力をプルダウンする こ と ができ る 。 従って 、 第 7図に示すよ う な後段の O R ゲー ト 8 0 を有効に活用する こ と ができ る ，
    [0061] なお、 第 3実施例によれば、 回路の 自由度は向上する ものの、 メモ リ セルの数が增加する 。 このよ う な問題点 を解決 して 、 第 3実施例と 同様の機能を、 第 1及び第 2 の 2つのメモ リ セル Μ )κ ο 、 Μ χ ι のみで実現した本発 明の第 4実施例を第 6 図に示す。
    [0062] この第 4実施例は、 第 6 図に示す如く 、 互いに直列接 続された、 前記第 1 実施例と 同様のプルア ップ用スィ ッ チング素子 4 0 χ 、 4 2 χ と 、 セレク タ出力を接地線に 接続するための、 互いに直列接続された 2つ プルダウ . ン用スイ ッチング素子 6 4 χ 、 6 6 χ と 、 第 1 及び第 2 のメモ リ セル M xc 0 、 M * 1 の出力の組合わせによ り 、 第 1 実施例と 同様の負論理用及び正論理甩のスィ ッチン グ素子 2 3 χ 、 2 4 X のオンオフ状態を制御するための 2つのゲー ト 7 0 χ 、 7 2 χ と を備えた ものである 。
    [0063] 他の点については、 前記第 1 実施例と 同様であるので 説明は省略する 。
    [0064] この第 4実施例において 、 ドン トケアに設定してセレ ク タ 2 1 X の出力をプルア ップしたい場合には、 例えば 第 1 及び第 2 のメモ リ セル M JK O S M JK の記憶内容を いずれも 0 に設定して 、 プルア ップ用スイ ッチング素子 4 0 )κ 、 4 2 χ をオンと し、 プルダウン用スイ ッチング 素子 6 4 χ 、 6 6 χ をオフ とする 。 する と 、 A N D ゲー 卜 2 6 の出力は ドン 卜 ケアとなる 。
    [0065] 又、 セレクタ 2 1 X の出力をプルダウンしたい場合に は、 逆に、 第 1 及び第 2のメモ リ セルの記憶内容をいず れも 1 に設定して 、 プルダウン用スィ ツチング素子 6 4 X 、 6 6 x をいずれもオンと し、 プルアップ甩スィ ッチ ング素子 4 、 4 2 )i ( をいずれもオフ とする 。 する と 、 A N Dゲー ト 2 6の出力は 1 に固定される 。
    [0066] 一方、 正論理出力を得たい場合には、 例えば第 1 のメ モ リ セル Μ χ 0 の記憶内容を 1 と し、 第 2のメ モ リ セル の記憶内容を 0 と して 、 ゲー ト 7 2 >κの出力によ り正論理用スィ ツチング素子 2 4 X をオンと する 。
    [0067] 逆に、 負論理で出力 したい場合には、 第 1 のメモ リ セ ル Μ X 。 の記憶内容を 0 と し、 第 2のメモ リ セル Μ X 1 の記憶内容を 1 と して 、 ゲー ト 7 2 χの出力を 1 と し、 負論理用スィ ツチング素子 2 2 X をオンとする 。
    [0068] なお、 プルア ップ用スィ 、yチング素子 4 0 X 、 4 2 X は、 前記第 3実施例と 同様に、 本実施例において も 、 全 てのセレク タ出力に設ける必要があるが、 プルダウ ン用 スイ ッ チング素子 6 4 X 、 6 6 *は、 後段の A N Dゲー ト 2 6 を共有するセレク タの う ち、 いずれか 1 つに設け ればよ い。
    [0069] このよ う に して 、 プルア ップ及びプルダウンのいずれ も出力可能と した一致検出回路 2 0は、 特に 自由度が高 く 、 有用性が高い。 このよ う な一致検出回路 2 0 を用い た論理回路の実施例を第 7図に示す。
    [0070] この実施例は、 第 7図に示す如く 、 複数の入力 I i の —致を検出するための、 A N Dゲー ト 2 6 ί を含む一致 検出回路 2 0 ί と 、 複数の入力 I j の一致を検出するた めの、 A N Dゲー ト 2 6 j を含む一致検出回路 2 O j と 、 前記 2つの一致検出回路 2 0 i 及び 2 0 j の一致出力 A ί 、 A j の論理和 A i 十 A j を出力する O Rゲー ト 8 0 と 、 前記 2つの一致検出回路 2 0 ί 、 2 0 j の一致出力 A i 、 A j の論理積 A i * A j を出力する A N Dゲー ト 8 2 と を備えた ものである 。
    [0071] この実施例においては、 O Rゲー ト 8 0から論理和 A i + A j が出力可能であるだけでなく 、 A N Dゲー ト 8 2から論理積 A i * A j も出力可能となるので、 回路設 計の自由度が向上する 。
    [0072] 特に、 一致検出回路 2 0 i 、 2 0 j と して、 前記第 3 及び第 4実施例で示したよ う な、 プルア ップによ る ドン ト ケアだけでなく 、 プルダウンによる 0出力 も可能な回 路を用いた場合には、 入力信号 I ί 、 I j と無閲係に一 致検出回路の出力 A i 、 Aj を設定でき るので、 次段の O Rゲー ト 8 0や A N Dゲー ト 8 2への ドン 卜 ケア等が 作 り易く なり 、 論理構成の自由度が向上する 。
    [0073] なお、 一致検出回路の構成は、 前記第 3又は第 4実施 例に示したものに限定されず、 例えば、 第 1又は第 2実 施例のセレクタ 2 1 X を含むものを用いた り 、 あるいは、 出願人が既に特願昭 6 3 — 6 1 9 7で提案したよ うな、 他の一致検出回路を用いて も よい.。
    [0074] 産業上の利用可能性
    [0075] 本発明は、 上記のよ う に構成したので、 プログラマブ ル論理素子のレイ アウ ト面積を縮小 して 、 動作速度を向 上する こ とができ る 。
    权利要求:
    Claims請 求 の 範 囲
    1 . 少なく と も 、 入力信号と 同 じ論理の正論理信号、 入 力信号を反転した負論理信号、 入力信号に依存 しない固 定信号を含む信号の う ち、 いずれか 1つを選択的に出力 するためのセレク タ を含むプログラマブル論理素子にお いて 、 該セレク タが、
    入力信号を反転するイ ンバータ と 、
    該イ ンバータ出力を導通又は遮断する負論理用スィ ッ チング素子と 、
    前記入力信号をそのまま導通又は遮断する正論理用ス ィ ツチング素子と 、
    該正論理用スィ ツチング素子出力 と負論理用スィ ツチ ング素子出力の接続点と所定電位線と を接続又は遮断す る 、 互いに直列接続された複数の固定電位用スィ 、、/チン グ素子と 、
    前記負論理用スィ ツチング素子と 固定電位用スィ ツチ ング素子の 1 つのオンオフ状態を制御する第 1 のメモ リ セルと 、
    前記正論理用スィ ツチング素子と固定電位用スィ ツチ ング素子の他の 1 つのオンオフ状態を制御する第 2のメ モ リ セルと 、
    を備えたこ と を特徴とするプログラマブル論理素子。
    2 . 請求項 1 において 、 前記負論理用と正論理用のスィ ツチング素子のいずれか一方がオンとなる時は、 他方を 強制的にオフ と する手段を備えたこ と を特徴と する プロ グラマブル論理素子。
    3 . 請求項 1 において 、 前記固定電位用スイ ッ チング素 子が Pチャ ネル M O S ト ラ ンジス タである こ と を特徴と する プログラマブル論理素子。
    4 . 請求項 1 において 、 前記所定電位線が高レベル電位 線及び低レベル電位線と され、 そのいずれも選択可能と する手段を備えたこ と を特徴とするプログラマブル論理
    ¾ ~Γ <,
    5 . 請求項 4 において 、 前記高レベル電位線が電源線、 前記低レベル電位線が接地線である こ と を特徴とするプ ログラマブル論理素子。
    6 - 請求項 4 において 、 前記選択可能とする手段が、 前記固定電位用スイ ッチング素子と は独立 して 、 前記 接続点と高レベル電位線と を接続又は遮断するプルア ツ プ用スィ ツチング素子、 及び、 前記接続点と 低レベル電 位線と を接続又は遮断するプルダウン用スィ ツチング素 子と 、
    該プルア ップ用及びプルダウン用スィ ツチング素子の オンオフ状態を相補的に制御する第 3 のメモ リ セル と 、 を備えたこ と を特徴とするプログラマブル論理素子
    7 . 請求項 6 において 、 前記プルア ッ プ用スイ ッチング 素子が Pチャ ンネル M O S ドラ ンジス タ 、 前記プルダウ ン用スィ ツチング素子が nチャ ンネル M O S ト ラ ンジス タである こ と を特徴とするプログラマブル論理素子。
    8 . 請求項 4 において 、 前記選択可能とする手段が、 前記固定電位用スイ ッチング素子と共用化された、 プ ルア ップ用及びプルダウン用のスィ ツチング素子と 、
    前記第 1 及び第 2 のメモ リ セルの出力の組合せによ り 、 前記負論理用及び正論理用のスィ ツチング素子、 又は、 前記プルア ッ プ用及びプルダウン用のスィ ツチング素子 のオンオフ状態を制御するための組合せ回路と 、
    を備えたこ と を特徴とするプログラマブル論理素子。
    9 . 請求項 4 において 、 複数のセレクタ出力の論理積を 出力する A N D ゲー トが設けられ、 該 A N D ゲー トに接 続されるセレク タの全てに、 その出力を高レベル電位線 と接続するためのプルア ッ プ手段が備え られ、 前記 A N D ゲー ト に接続されるセレク タの少な く と も いずれか 1 つに、 その出力を低レベル電位線と接続するためのプル ダウン手段が備え られている こ と を特徴とするプログラ マブル論理素子
    1 0 . 少なく と も 、 入力信号と 同 じ論理の正論理信号、 入力信号を反転した負論理信号、 入力信号に依存 しない 固定信号を含む信号のう ち、 いずれか 1 つを選択的に出 力するためのセレクタ を含むプログラマブル論理素子に おいて 、
    複数のセレク タ出力の論理積を出力する A N D ゲー ト を含む、 複数の一致検出回路と 、 該複数の一致検出回路出力の論理和を出力する 0 ゲ 一卜 と 、
    前記複数の一致検出回路出力の論理積を出力する A N I) ゲー 卜 と 、
    を備えたこ と を特徴とするプログラマブル論理素子。
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    公开号 | 公开日
    EP0460222A4|1993-10-27|
    US5202592A|1993-04-13|
    KR920702901A|1992-10-28|
    CA2046280A1|1991-06-09|
    JPH03179917A|1991-08-05|
    JP2726529B2|1998-03-11|
    KR940010677B1|1994-10-24|
    EP0460222A1|1991-12-11|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1991-06-27| AK| Designated states|Kind code of ref document: A1 Designated state(s): CA KR US |
    1991-06-27| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): AT BE CH DE DK ES FR GB GR IT LU NL SE |
    1991-08-07| WWE| Wipo information: entry into national phase|Ref document number: 2046280 Country of ref document: CA |
    1991-08-08| WWE| Wipo information: entry into national phase|Ref document number: 1991900336 Country of ref document: EP |
    1991-12-11| WWP| Wipo information: published in national office|Ref document number: 1991900336 Country of ref document: EP |
    1994-09-29| WWW| Wipo information: withdrawn in national office|Ref document number: 1991900336 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
    JP1319624A|JP2726529B2|1989-12-08|1989-12-08|プログラマブル論理素子|
    JP1/319624||1989-12-08||KR91700862A| KR940010677B1|1989-12-08|1990-12-07|프로그램 가능한 논리소자|
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