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    公开号:WO1991007757A1
    申请号:PCT/JP1990/001524
    申请日:1990-11-21
    公开日:1991-05-30
    发明作者:Teruo Seki
    申请人:Fujitsu Limited；Fujitsu Vlsi Limited；
    IPC主号:H03K19-00
    专利说明:
    [0001] 明 細 書 セ ンスァ ンプ制御回路 技術分野
    [0002] 本発明は、 セ ンスア ンプの制御回路に関し、 特に、 複数の バイ ボーラ ' ェミ ッタ · ホロワ型差動対からなるセ ンスア ン プをグループ毎に一括して作動/非作動制御するのに好適な 制御回路に関する。 背景技術
    [0003] 大容量の半導体メ モ リ では、 メ モ リ セルア レイをいつくか のブロ ックに分割し、 非選択のブロ ックを動作させないよう にして消費電力の低減を図ることが行われる。 読出しや書き 込みに必要なプロ ックのみを動作させることにより、 他プロ ッ クのセ ンスア ンプの消費電力をゼロとすることができ、 特 に、 大容量半導体メ モ リ では、 その低電力化の硬化が大きい < 第 6図は例えば従来の半導体メモリ の 1つのブロ ックの要 部を示す図である。 〜A n はそれぞれバイ ボーラ ' エ ミ ッタ ♦ ホロア型差動増幅器からなり、 セ ンスアンプとして動 作する。 又 1 はバイ アス電圧発生回路で、 各々のセンスアン ブ八， 〜A n は、 図示を略した一対のビッ ト線の電位差を増 幅し、 例えばメ モリ セルデータとして出力する。
    [0004] 第 7図は従来のセ ンスア ンプにおける差動増幅面路 （例え ば A を示す図で、 センスアンプ A t は、 一対のバイ ボーラ ト ラ ンジスタ Tt , T2 を備え、 , Τζ の各コ レクタを 抵抗 , R ζ を介して Ηレベル電源 Vccに接続し、 各エミ ッタを共通にして電流制御素子 T3 およびスィ ツチング素子 Τ< を介して Lレベル電源線 Vssに接続する。 なお、 I N ,
    [0005] I Nは入力信号、 O UT , O UTは出力信号である。
    [0006] バイ ァス電圧発生回路 1は、 例えば第 8図に示すように、 V ccと V ssとの間に抵抗 R3 、 R4 を直列接続する とともに、 バイ ボーラ ト ラ ンジスタ T 5 、 M 0 S ト ラ ンジスタ T 6 を直 列接続して構成し、 Vccを R3 , R4 で分圧して T5 のべ一 ス電位としている。 Τ5 のェ ミ ッタから一定電位の基準電圧 VB を出力する。
    [0007] 第 7図において、 今、 T4 がオンであれば、 一対のバイ ポ —ラ トラ ンジスタ 1 , Τ2 の各ェ ミ ッタ電流 I ΕΙ , I Ε2は、 Τ3 および Τ4 を介して流れる （定電流 I。）。 ここで、 所定 の作動/非作動指示信号 C 0 Ν Τを外部から操作して Lレべ ルにすれば、 Τ< がオフ状態となるので、 上記電流 I。 の経 路を遮断でき、 したがって、 差動増幅器 を非作動とする ことができる。
    [0008] すなわち、 半導体メモリ のセ ンスアンプをプロ ック単位で 非作動とする場合には、 第 6図において、 各々のセンスア ン ブ八！ 〜Αη に C ONTを共通入力し、 この C O NTを Lレ ベルにすればよい。
    [0009] しかしながら、 このような従来のセ ンスァ ンプにあっては. 各々のセ ンスア ンプ At 〜An にスイ ッチング素子 T4 を備 え、 この Τ4 のオンノオフを C 0 Ν Τによって制御する構成 であったために、
    [0010] ( i ) T * のチャネルオ ン抵抗によって Τ 3 と Τ 4 の間の ノード電位 （第 7図中 V N ) がわずかに上昇し、 このため、 T 3 の基準となる電位が持ち上げられ、 それだけ I 。 が減少 してセ ンスァンプの差動対の動作速度を低下させる要因とな つていた。
    [0011] ( Η ) 上記 （ i ) の対策として、 T < の面積を増大し、 チ ャネルオ ン抵抗を小さ くするのが有効であり、 実際に 4倍程 度の面積増大が行われている。 しかし、 この対策では各々の 差動増幅器ごとに 4倍、 したがって通常の ト ラ ンジスタの 4 偭分の ト ラ ンジスタ面積を必要とするので、 η個の差動増幅 器を備える集積回路では、 全体で 4個 X ηの ト ラ ンジスタ增 となり、 集積化の妨げになるといった問題点がある。 発明の開示
    [0012] そこで、 本発明は、 セ ンスア ンプの動作速度を低下させる ことな く、 安定した定電流を形成することが出来るので誤動 作が少く しかも集積化に適した構成のセンスァンブ制御回路 を提供することを目的としている。
    [0013] 本発明は上記した目的を達成するため、 以下に示すような 技術的構成を採用するものである。 即ち差動対を構成する一 対の ト ラ ンジスタ と該一対の ト ラ ンジスタの共通接続点へ接 続され定電流源を構成する定電流源 ト ラ ンジスタとから構成 されたセ ンスア ンプの該定電流源ト ラ ンジスタに、 該差動対 に於ける差動増幅の動作/非動作を指示する制御信号に応答 して該定電流源制御信号を発生する制御手段が接続されてい るセ ンスァンプ制御面路である。
    [0014] 本発明の原理構成は第 1図に示す通りであり、 セ ンスア ン プ八1 の差動対を構成する一対の ト ラ ンジスタ Τ , Τ 2 と、 該一対の トラ ンジスタの共通接続点 0 へ接続され定電流源 1 を構成する定電流源ト ラ ンジスタ τ 3 と、 該定電流源 トラ ン ジスタ Τ 3 の制御電極へバイァス電圧を印加するバイ アス電 圧発生手段 2 とを具備し、 該バイァス電 Ε発生手段 2は、 セ ンスアンプ Α 1 の差動対の差動増幅の動作/非動作を指示す る制御信号 （以下差動対制御信号と称する） に応答して前記 バイ アス電圧の値を切換える様に構成する。
    [0015] 本発明では、 差動対制御信号を非作動指示で入力すると、 バイ ァス電圧発生手段 （従来例のバイ ァス電圧発生回路 1 に 相当） の出力電圧 （バイ アス電圧） が所定電位に設定され、 これにより、 センスアンプの一対のバイ ポーラ ト ラ ンジスタ Τ ι , Τ ζ のェミ ツタ電流が 0値に制御される。
    [0016] したがって、 従来のようなセ ンスアンプごとの大面積のス ィ ツチング素子 （Τ 4)が不要になり、 動作速度の低下を面避 でき、 しかも、 い くつかのセンスアンプをグループとするセ ンスアンプ群に対して 1つの電位設定手段を設けるだけでよ いから、 面路規模の増大を抑えることができ、 集積化に適し た構成とする ことができる。
    [0017] 図面の簡単な説明
    [0018] 第 1図は本発明の原理構成図である。 第 2 〜 5図は本発明に係るセ ンスァンプ制御回路の実施例 を示す図であり、
    [0019] 第 2図は本発明に係るセ ンスァ ンプ制御回路を半導体メ モ リ に適用した場合における 1つのブロ ックの構成例を示す要 部構成図である。
    [0020] 第 3図は電流制御素子に M 0 S ト ラ ンジスタを用いたセ ン スアンプの構成を示す図である。
    [0021] 第 4 , 5図は本発明に係るセンスアンプ制御回路の他の実 施態様例をそれぞれ示す図である。
    [0022] 第 6図は従来における半導体メモ リ の 1つのブロ ックの要 部構成図である。
    [0023] 第 7図は第 6図における 1つのセ ンスア ンプの構成図であ る。
    [0024] 第 8図は第 6図におけるバイ ァス電圧発生回路の構成図で ある。
    [0025] 第 9図は本発明に係るセ ンスア ンプ制御回路の更に他の実 施例を示す図である。 発明を実施するための最良の形態
    [0026] 以下に、 本発明に係るセ ンスア ンプ制御回路の具体例につ いて図面を参照しながら詳細に説明する。 即ち第 2図に示す ように本発明に係るセ ンスァ ンブの制御回路は差動対を搆成 する一対の ト ラ ンジスタ Τ , , , T 1 2と該一対の ト ラ ンジスタ の共通接続点 0を接続され定電流源 1を構成する定電流源ト ラ ンジスタ T l 3とから構成されたセ ンスア ンブ S A , の該定 電流源トランジスタ T 13に、 該差動対に於ける差動増幅の動 作/非動作を指示する差動対制御信号 （ C O N T ) に応答し て該定電流源制御信号を発生する制御手段 4が接続されてい るものである。
    [0027] 本発明についてより詳細に説明するならば、
    [0028] 第 2〜 5図は本発明に係るセ ンスア ンプ制御茴路の一実施 例を示す図であり、 半導体メ モ リ に適用した例である。
    [0029] 第 2図において、 S At 〜 S An はメ モリ セルア レイを多 数プロ ックに分割したうちの 1 プロ ック内の n個のセ ンスァ ンプであり、 1 つのセ ンスアンプ （代表して S Ai)は、 一対 のバイ ボーラ ト ラ ンジスタ （一対の ト ラ ンジスタ） T , , , T , Z を備えてバイポーラ ♦ ェミ ッタ · ホロワ型差動増幅対を構成 している。 すなわち、 ト ラ ンジスタ T H . T ^の各コ レクタ を抵抗 , 1¾ 12を介して 11 レベル電源 V ccに接続し、 各ェ ミ ッタを共通 0にして定電流源ト ラ ンジスタ としてのバイ ポ ーラ ト ラ ンジスタ T 13を介して L レベル電源 V SSに接続する。 なお、 I N , Γ Νは入力信号、 O U T , O U Tは出力信号て' ある。
    [0030] 一方、 4 は上記複数のセンスアンプ S A T 〜 S AN がグル ーブ化されている 1 ブロ ックに共通の差動対制御手段であり 該差動対の作動/非作動を制御する制御手段 4はバイアス電 圧発生手段 2 と差動対制御信号発生手段 3 とを有するもので ある。
    [0031] 即ち本発明における制御手段は該定電流源に対するバイァ ス電圧発生手段を兼ねるものである。 又本発明の制御手段は該差動対に於ける差動増幅の動作/ 非動作を指示する制御信号に応答して該定電流源制御信号を 発生する定電流源制御信号発生手段とバイァス電圧発生手段 とから構成されているものであるこ とが好ま しい。
    [0032] 更に本発明に係るセ ンスァンプの制御手段の構成を具体的 に示すならば、 該制御手段は、
    [0033] 第 1 の電源例えば V ccに一方の端子が接続され、 他方の端 子が第 1 の抵抗手段 R Z1と第 2の抵抗手段 R22とが直列に接 続された抵抗群を介して第 2の電源例えば V ssと接統されて おり、 且つその制御端子には差動対制御信号が入力される第 1 の ト ラ ンジスタ T R i 、
    [0034] 該第 1 と第 2の抵抗手段 R21 , RZ2の接铳部に一方の端子 が接続され、 他方の端子は第 2の電源 V ssに接銃されており、 且つその制御端子には差動対制御信号が入力される第 2の ト ラ ンジスタ T R 2 、
    [0035] 第 1 の電源 V ccに一方の端子が接続され、 他方の端子が第 3の抵抗手段 R23を介して第 2の電源 V ssと接続されており、 且つその制御端子には該第 1 の抵抗手段 Rzlと第 2 の抵抗手 段 R22との接続部の電圧信号が入力される第 3 の ト ラ ンジス タ T R 3 、 及び
    [0036] 該定電流源ト ラ ンジスタ T 13の制御端子と該第 3の トラ ン ジスタ T R 3 と該第 3の抵抗手段 RZ3との接続部とに一方の 端子が接続され、 他方の端子が第 2の電濂 V ssと接続されて おり、 且つその制御端子には差動対制御信号が入力される第 4の ト ラ ンジスタ T R4 とから構成されている ものである。 本発明における上記構成のセンスァンプ制御回路における制 御手段 4を構成する第 1から第 4の ト ラ ンジスタはバイポ一 ラ ト ラ ンジスタであって も良く、 又 MO S F ET ト ラ ンジス タであっても良く、 更にはその組み合せであっても良い。
    [0037] 例えば、 第 3の ト ラ ンジスタ T R 3 がバイ ポーラ ト ラ ンジ スタであり、 その他の トラ ンジスタ TRt , T R 2 , T R * 等は MO S F E T ト ラ ンジスタであってもよい。
    [0038] 又本発明に係る上述の制御手段に用いられる抵抗手段とし ては、 通常の抵抗を用いる他、 MO S F ET ト ラ ンジスタを 用いることも出来る。 具体例としては、 第 3の抵抗手段を M O S F E Tとすることが出来る。
    [0039] こ こで第 2図に示される本発明の制御手段 4についてその 構造を具体的に説明する。
    [0040] 即ち、 第 2図において、
    [0041] 第 1の電源である Hレベル電源 V ccと第 2の電源である L レベル電源 Vssとの間に第 1の トランジスタ T Rt である M O S ト ラ ンジスタ、 抵抗 R21 , Rzzを直列接続するとともに、 第 3の トランジスタ T R 3 であるバイ ボーラ トランジスタ、 第 3の抵抗手段 R 23と して用いられる MO S ト ラ ンジスタ TZ3 を直列接繞し、 また、 上記抵抗 RZ2と並列に第 2の トランジ スタ T R4 である MO S トランジスタを接繞し、 また、 上記 トラ ンジスタ T z 3と並列に第 4の トランジスタ T R 4 である M 0 S トランジスタを接続して構成するとともに、 第 1の抵 抗と第 2の抵抗である R21と R2Zとの間のノ一ド N2lを第 3 の トランジスタ T R3 のべ一スに接続し、 Τ21 , T24および TZ5のゲー トを共通にして所定の作動/非作動指示信号 C 0 N Tを加えるようにするものである。
    [0042] このような構成において、 C 0 N Tが Lレベル （差動增幅 器の正常動作指示） で入力する と、 第 1の ト ラ ンジスタ T R がオ ン、 第 2の ト ラ ンジスタ T R 2 および第 4の ト ラ ンジス タ T R 4 がオフとなり、 制御手段 4は、 ノ ー ド N 21の電位か ら第 3の ト ラ ンジスタ T R 3 のしきい値電圧 V THだけ降下し た電位に設定される定電位のバイ アス電圧 V B を発生する。 これにより、 例えば S A t の ト ラ ンジスタ T , 3には、 バイ ァ ス電圧 V B によって定電流化された ト ラ ンジスタ T H , T 1 Z のェミ ツタ電流の合計電流 I 。 が流れ、 一対のバイボーラ ト ラ ンジスタ Τ Η , 2が正常に動作して I N , I Nの差電圧 を増幅し、 O UT , O UTとして出力する。
    [0043] 一方、 C O NTが Hレベル （差動増幅器の非作動指示） で 入力すると、 第 1の ト ラ ンジスタ がオフ、 第 2の ト ラ ンジスタ T R z および第 4の ト ラ ンジスタ T R 4 がオ ンとな り、 第 1の ト ラ ンジスタ T R, のオフによってノ ー ド NZ1と 第 1の電源 V CCとの間が遮断され、 そして第 2の ト ラ ンジス タ T R2 のオンによつて N 21の電位が速やかに第 2の電源 V ss 電位に低下させられる。 したがって、 第 3の ト ラ ンジスタ T R 3 が直ちにオフとなり、 また、 第 4の ト ラ ンジスタ T25も オ ンとなるので、 バイアス電圧 V B の電位が V SSへと速やか に変化する。
    [0044] すなわち、 差動対制御信号 （ C O NT) を L→Hレベルへ と操作すると、 バイ アス電圧 VB が所定電位としての第 2の 電源 V ss (例えば 0 V ) へと変化し、 この VB = o vによつ てセンスアンプ S A , の ト ラ ンジスタ T 13がオフになり、 そ の結果、 一対のバイ ボーラ トラ ンジスタ T t i , T t ζのエミ ッ タ電流が共に 0値に制御され、 S At 〜S An が非作動状態 となる。
    [0045] このように、 本実施例では、 セ ンスア ンプの差動対制御信 号 （ C ONT) のレベルを Lから Hへと変化させるとバイァ ス電圧 VB が所定電位としての 0 Vに変化するように構成し たので、 従来のようなスィ ツチング素子 （第 7図の T Jをセ ンスアンプごとに設ける必要がない。 したがって、 ト ラ ンジ スタ Tl3の基準となる電位を常に Vss (グラン ド電位） とす ることができるので、 I。 を减少させずに一定値に保つこと ができ、 セ ンスアンプの速度低下を面避できる。
    [0046] また、 通常のバイ アス電圧発生回路 2に制御信号発生手段 3 (第 2図では ト ラ ンジスタ TRi ， TR2 ,.TR4 から構 成される） を追加するだけでよ く、 しかも、 該制御信号発生 手段 3は複数の S At 〜 S An で構成される 1ブロ ックで共 通使用されるから、 追加ト ラ ンジスタも本実施例の場合 1つ のブロ ック当りわずかの 3偭 （TR, , T R 2 ， T R4 ) で 済み、 従来例の 1ブロ ック当りの トランジスタ数に比して格 段に少なくでき、 集積化に適した構成とすることができる。
    [0047] なお、 本実施例では、 センスァンブの定電流手段 1 として バイ ボーラ ト ランジスタ T13を用いた例を示したが、 これに 限らず、 例えば第 3図のように MO S ト ラ ンジスタ Τ13' を 用いるタイ プのものにも適用できる。 さらに、 本発明に係る差動対制御手段 4についても各種の 変形態様が考えられる。
    [0048] 即ち、 前記した基本的制御手段 4 において、
    [0049] 該第 1 の ト ラ ンジスタ T R , をバイ ポーラ ト ラ ンジスタで 構成し、 該第 1 の抵抗手段 R 21を省略して、 該バイ ボーラ ト ラ ンジスタのエミ ッタ一部を該第 2の抵抗手段 R 22と接続す るようにしたものであってもよ く 、
    [0050] 更には、 第 3の ト ラ ンジスタ T R 3 を M 0 S F E T ト ラ ン ジスタと第 4 の抵抗手段 R 2*で構成すると共に該 トラ ンジス タ T R 3 のベース端子に該差動対制御信号を入力せしめ、 又 第 3の抵抗手段 RZ3をバイ ポーラ ト ラ ンジスタ Tzzと第 5の 抵抗手段 R 25で構成すると共に、 該ト ラ ンジスタ Τ22のべ一 ス端子に該第 1 の抵抗手段 R21と第 2の抵抗手段 R2Zとの接 続部 N 21の電圧信号が入力される様に構成されているもので あってもよい。
    [0051] 上記した他の具体例についての詳細を第 4図及び第 5図に より説明する。
    [0052] 第 4図の制御手段 4を構成する制御回路は、 第 2図の トラ ンジスタ T23を抵抗 R Z3で置き換えるとともに、 第 2図の第 1 の ト ラ ンジスタ T R , をバイ ポーラ ト ラ ンジスタ T 26とし、 この ト ラ ンジスタ Tz<1のベースにィ ンバータゲー ト を介 して作動/非作動制御信号 C O N Tを加えるようにしたもの であり、 第 2図のものと同様な作用が得られる。 尚第 4図に おいてはバイァス電圧発生回路の制御信号を抵抗分割方式に よらずに、 バイポーラ型により とり出す構成となっている。 また、 第 5図の制御手段 4を構成する制御回路は第 2図の 第 3の抵抗手段として使用されている ト ラ ンジスタ TZ3をバ ィ ポーラ トラ ンジスタ Τ22及びそのエミ ッタに直列に接続さ れた第 5の抵抗手段である抵抗 RZ5で置き換えるとともに、 第 3の ト ラ ンジスタ T R3 を MO S F ET ト ラ ンジスタ TZ6 と第 4の抵抗手段である抵抗 R24とで置き換えたものであり、 さらに、 該バイ ポーラ ト ラ ンジスタ T zzのベース端子に該第 1の抵抗手段 R21と第 2の抵抗手段 R2Zとの接続部 N21の電 圧信号が入力される様に構成されているとともに第 3の トラ ンジスタ T R3 である該 MO S F ET ト ラ ンジスタ T26のゲ 一ト部に該差動対制御信号が入力されるように構成されたも のである。 かかる構成によってバイ ポーラ トラ ンジスタ Τ 22 のコ レクタから VB を取り出すようにした例である。 このよ うにしても第 2図のものと同様な作用が得られる他、 高目の VB を必要とする用途に好適である。
    [0053] なお、 上記実施例では、 VB の所定電位を便宜的に 0 Vと して説明したが、 これに限定されるものではない。 要は、 セ ンスア ンプ S At 〜S An の電流制御素子 （バイ ボーラ ト ラ ンジスタまたは M 0 S トラ ンジスタ） をオフ状態にすること のできる適当な電位であればよい。
    [0054] 尚第 4図に示す本発明の 1具体例においては第 3の トラ ン ジスタ T R 3 としてバイポーラ ト ラ ンジスタ T 2Zが使用され ているが、 かかる構成を採用することにより駆動能力をやや 高くすることが出来るとともに、 バイアス電圧 VB は Vccよ り低目に設定出来る。 例えば Vccが 5 Vであると T3 とバイ ァス電圧 VB は 2 V程度になる。
    [0055] かかる電圧レベルは前記したセ ンスァ ンブの定電流源回路 を構成する ト ラ ンジスタ T 13を制御するのに適したものとな る。
    [0056] 一方第 5図に示される回路構成においてはバイ アス電圧 VB を V cc側にシフ ト させる傾向があり、 V ccを 5 Vとすると VB は 3.5 V程度となる。
    [0057] 又第 5図の構成を有する回路においては、 M O S F E T ト ラ ンジスタ とバイ ポーラ ト ラ ンジスタ とが併用されているた め、 温度変化にもとずく特性変化を補償し合う ことが出来、 より正確な制御を行う こ とが出来る。
    [0058] 即ち、 上記第 4図に示された具体例ではバイアス電圧 VB を 2 V程度に設定出来るのでセ ンスアンプ等に使用する こ と が出来る。
    [0059] 又、 第 5図に示された具体例ではバイアス電圧 VB は 3. 5 V程度となるので、 ク ラ ンパーと して使用するのに適して いる。
    [0060] 次に本発明に係る更に他の具体例を第 9図に示す。
    [0061] 即ち第 9図の当該制御回路は、 第 2図に示される基本的回 路図に加えて該第 3の ト ラ ンジスタ T R 3 の制御端子に、 更 に一方の端子が第 1 の電源 V ccに接続された第 5の ト ラ ンジ スタ T R 5 の他方の端子を接铳させ、 且つ該第 5 の ト ラ ンジ スタ T RS の制御端子に、 該差動対制御信号に応答するバル ス信号が入力される様に構成されたものである。
    [0062] 本具体例に使用される第 5の ト ラ ンジスタ T R 5 はバイ ボ —ラ トラ ンジスタであっても良く、 又 MO S F E T ト ランジ スタであってもよい。
    [0063] 本具体例では第 3の ト ラ ンジスタ T R 3 であるバイ ポーラ ト ラ ンジスタのベースに積極的にパルス駆動される MO S F E T ト ラ ンジスタより電圧を供給することにより該バイ ポー ラ ト ラ ンジスタのたち上り速度を加速させるものである。
    [0064] つまり通常においては差動対制御信号 （ C O NT) が入力 されその応答信号 V , が第 2の トラ ンジスタ T R 2 の一方の 端子で第 1 と第 2の抵抗手段 RZ1 , R22のノード部 N21から 出力されるが、 該ノード部 N21から第 3の ト ラ ンジスタ T R3 であるバイ ポーラ ト ラ ンジスタ TZ2までの配線容量とか該ト ラ ンジスタの躯動能力の影響により、 バイ アス電圧 VB は上 記応答信号 V, に対してなまりかつ遅延せしめられることに なる。
    [0065] そのため、 該制御信号が入力された場合、 例えば Lレベル の入力が前記定電流源トラ ンジスタ T13を O Nするという論 理をとっている場合該 Lレベルの制御信号 （ C 0 N T ) が入 力されたことに応答して上記 MO S F ET トランジスタ T R5 のゲ一 トに Hレベルのパルス Pを印加することによりノ ィポ ーラ ト ラ ンジスタは瞬問的に高電位にブルアップされるので VE のたち上りを V t のたち上りに同期させることが可能と なる。
    [0066] 該バルス Pの幅は短くても良いのであり、 従来の回路にお ける V B のたち上りの運れを促進するだけの短いパルスで十 分である。 発明の効果
    [0067] 本発明によれば、 セ ンスアンプにおける定電流源回路の ト ランジスタを 1 つ省略することにより小型化が計れるため高 密度集積化に適した面路構成をとることが出来る。 又本発明 におけるセ ンスア ンプの制御回路においては、 所定の定電流 を正確にかつ確実に流すことが出来るのでセ ンスア ンプの検 出動作は正確となり、 誤動作が防止出来る。
    权利要求:
    Claims請 求 の 範 囲
    1 . 差動対を構成する一対の ト ラ ンジスタ と該一対の ト ラ ン ジスタの共通接続点へ接続され定電流源を構成する定電流源 ト ラ ンジスタとから構成されたセ ンスァ ンブの該定電流源ト ランジスタ に、 該差動対に於ける差動増幅の動作/非動作を 指示する制御信号に応答して該定電流源制御信号を発生する 制御手段が接続されている事を特徴とするセンスァ ンプ制御 回路。
    2 . 該制御手段は該定電流源に対するバイァス電圧発生手段 を兼ねるものである事を特徴とする請求範囲 1記載のセンス
    3 . 該制御手段は該差動対に於ける差動増幅の動作/非動作 を指示する制御信号に応答して該定電流源制御信号を発生す る定電流源制御信号発生手段とバイァス電圧発生手段とから 構成されている事を特徴とする請求の範囲 2記載のセ ンスァ ンプ制御回路。
    4 . 該制御手段は、
    第 1 の電源に一方の端子が接続され、 他方の端子が第 1 の抵抗手段と第 2の抵抗手段とが直列に接続された抵抗群を 介して第 2の電源と接続されており、 且つその制御端子には 差動対制御信号が入力される第 1 の ト ラ ンジスタ、
    該第 1 と第 2の抵抗手段の接続部に一方の端子が接続さ れ、 他方の端子は第 2の電源に接続されており、 且つその制 御端子には差動対制御信号が入力される第 2 の ト ラ ンジスタ 第 1 の電源に一方の端子が接続され、 他方の端子が第 3 の抵抗手段を介して第 2の電源と接続されており、 且つその 制御端子には該第 1 の抵抗手段と第 2の抵抗手段との接続部 の電圧信号が入力される第 3 の ト ラ ンジスタ、 及び
    該定電流源 ト ラ ンジスタ の制御端子と該第 3 の ト ラ ンジ スタと該第 3の抵抗手段との接铳部とに一方の端子が接続さ れ、 他方の端子が第 2の電源と接続されており、 且つその制 御端子には差動対制御信号が入力される第 4 の ト ラ ンジスタ とから構成されている事を特徴とする請求範囲 1乃至 3記載 のセ ンスア ンブ制御回路。
    5 . 第 3 の ト ラ ンジスタがバイ ポーラ ト ラ ンジスタであり 、 その他の ト ラ ンジスタ は M O S F E T ト ラ ンジスタである事 を特徴とする請求範囲 4記載のセ ンスァンプ制御回路。
    6 . 第 3 の抵抗手段は M O S F E T ト ラ ンジスタである事を 特徴とする請求範囲 4記載のセ ンスア ンプ制御回路。
    7 . 該第 1 の ト ラ ンジスタをバイ ボーラ ト ラ ンジスタで構成 し、 該第 1 の抵抗手段を省略して、 該バイ ポーラ ト ラ ンジス タのェ ミ ッ タ一部を該第 2 の抵抗手段と接続した事を特徴と する請求範囲 4 記載のセ ンスァ ンプ制御面路。
    8 . 第 3 の ト ラ ンジスタを M O S F E T ト ラ ンジスタ と第 4 の抵抗手段で構成すると共に該 ト ラ ンジスタ のベース端子に 該差動対制御信号を入力せしめ、 又第 3の抵抗手段をバイ ポ ーラ ト ラ ンジスタ と第 5 の抵抗手段で構成すると共に、 該 ト ラ ンジスタ のベース端子に該第 1 の抵抗手段と第 2 の抵抗手 段との接続部の電圧信号が入力される様に構成されている事 を特徴とする請求範囲 5記載のセ ンスア ンプ制御回路。
    9 . 該第 3の ト ラ ンジスタ の制御端子に、 更に一方の端子が 第 1 の電源に接続された第 5 の ト ラ ンジスタの他方の端子を 接続させ、 且つ該第 5 の トラ ンジスタ の制御端子に、 該差動 対制御信号に応答するパルス信号が入力されるものである事 を特徴とする請求範囲 5記載のセ ンスァ ンプ制御回路。
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    同族专利:
    公开号 | 公开日
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    EP0455834A1|1991-11-13|
    EP0455834A4|1992-06-03|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1991-05-30| AK| Designated states|Kind code of ref document: A1 Designated state(s): JP KR US |
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    1991-07-18| WWE| Wipo information: entry into national phase|Ref document number: 1991900348 Country of ref document: EP |
    1991-11-13| WWP| Wipo information: published in national office|Ref document number: 1991900348 Country of ref document: EP |
    1996-06-07| WWR| Wipo information: refused in national office|Ref document number: 1991900348 Country of ref document: EP |
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    优先权:
    申请号 | 申请日 | 专利标题
    JP30293789||1989-11-21||
    JP1/302937||1989-11-21||KR1019910700762A| KR920701979A|1989-11-21|1990-11-21|센스 앰프 제어회로|
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