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    公开号:WO1991003872A1
    申请号:PCT/JP1990/001120
    申请日:1990-08-31
    公开日:1991-03-21
    发明作者:Mitsuo Kakuishi
    申请人:Fujitsu Limited；
    IPC主号:H03H17-00
    专利说明:
    [0001] 明 細 書 ウェーブディ ジタルフ ィ ルタ用変換アダプタ及び ウェーブデ ィ ジタルフ ィ ルタを用いたバラ ン シ ン グネ ッ ト ワーク
    [0002] 〔技術の分野〕
    [0003] 本発明は、 複数のコ ンデンサおよび複数の抵抗を構成素子 とした直並列回路より なるフ ィ ルタ演算機能を該構成素子対 応に果す複数の変換アダプタ及び、 この変換アダプタを縦属 接続して構成したウェーブディ ジタルフ ィ ルタを用いたバラ ンシ ングネ ッ トワークに関する。
    [0004] 〔背景技術〕
    [0005] 2線式の有線伝送方式において必要なバラ ンシ ングネ ッ ト ワークを、 ディ ジタル信号で実現する場合にゥユ ーブディ ジ タルフ ィ ルタを使う こ とが有利である。 これは、 分母、 分子 共に 2次の z関数で表される基本ディ ジタルフ ィ ルタセク シ ョ ンの縦属接続で表される一般的なディ ジタルフ ィ ルタに比 ベて、 従来の、 アナログ領域での受動素子によるバラ ンシ ン グネ ッ ト ワーク との対応がよ く、 必要なメ モ リ量を少な く で きる こと、 さ らにバラ ンシ ングネ ッ トワークの出力と して必 要な回路の入力端子での反射波を容易に取り出せることなど による。
    [0006] ウェーブディ ジタルブイ ルタ の考え方を使ったディ ジタル 方式のバラ ンシ ングネッ トワークの設計法は既知であるが、 本発明は特にその構成法の改良とその特性向上について提案 ¾：行う。
    [0007] 後に詳述するように、 ゥヱーブディ ジタルフィルタ型バラ ンシングネッ トワークは、 一般のディ ジタルフィルタに比べ て種々のメ リ ッ トを有する反面、 基本サンプリ ングクロ ック 当りのフィルタ演算量が多く なるという問題があり、 したが つてハードウユア規模も大形化する。
    [0008] 〔発明の開示〕
    [0009] 本発明は上記問題点に鑑み、 基本サンプリ ングクロ ック当 りの演算量を少なくするこ とのできるゥヱーブディ ジタルフ ィルタ形バランシングネッ トワークを提供することを目的と するものである。
    [0010] 本発明はその目的を達成するために、 前記複数の変換ァダ プタのうち前記抵抗に対応する変換アダプタの各々を、 それ ぞれに隣接する変換アダプタと統合して、 複数の統合変換ァ ダブタとなし、 該複数の統合変換アダプタを縦属接続するよ うに構成する。 これにより、 フィルタ演算量を減らすこ とが できる。
    [0011] 〔図面の簡単な説明〕
    [0012] 本発明を、 添付の図面を参照しながら以下に説明する。 第 1図はバラ ンシ ングネッ トワークの概要を説明するため の図、 ' 第 2図はアナログ梯子形バラ ン シ ングネッ トワークの一般 例を示す回路図、
    [0013] 第 3図は一般的なゥヱーブディ ジタルフ ィ ルタ形バラ ンシ ングネ ッ ト ワーク の構成図、
    [0014] 第 4図は本発明に係る第 1 のゥヱ一ブディ ジタルフィ ルタ 形バラ ンシ ングネッ トワーク の原理構成図、
    [0015] 第 5図は本発明に係る第 2 のウェーブディ ジタルフ ィ ルタ 形バラ ンシ ングネ ッ ト ワーク の原理構成図、
    [0016] 第 6図は第 1 のウェーブデ ィ ジタルフ ィ ルタ形バラ ンシ ン グネッ トワーク の一実施例を示す図、
    [0017] 第 7図は参考とするアナ口グ梯子形バラ ンシ ングネ ッ ト ヮ 一クの回路図、
    [0018] 第 8図は第 2 のウ ェーブディ ジタルフ ィ ルタ形バラ ンシ ン グネッ トワーク の一実施例を示す図、
    [0019] 第 9図は参考とするアナログ梯子形バラ ンシ ングネッ トヮ —ク の回路図、
    [0020] 第 10図は直列 3端子対アダプタの一般形を表す等価結線図- 第 11図は並列 3端子対アダプタの一般形を表す等価結線図- 第 12図は直列 3端子対アダプタの簡略化した形を表す等価 結線図、
    [0021] 第 13図は並列 3端子対アダプタの簡略化した形を表す等価 結線図、
    [0022] 第 14 A , 14 B , 14 Cおよび 14 D図は第 3図の変換アダプタ 21および 22 (第 1段目） を統合して本発明の統合変換ァダブ タ 41を形成する手順を表'す図、 - 第 15 A , 15 Bおよび 15 C図は第 3図の変換アダプタ 23およ び 24 (第 2段目） を統合して本発明の統合変換アダプタ 41を 形成する手順を表す図、
    [0023] 第 16 A , 16 Bおよび 16 C図は第 3図の変換アダプタ 25およ び 26 (第 3段目） を統合して本発明の統合変換アダプタ 41を 形成する手順を表す図である。
    [0024] 〔発明を実現する最良の形式〕
    [0025] 第 1図はバラ ンシングネ ッ ト ワークの概要を説明するため の図であり、 本図において、 本発明が適用されるのはバラ ン シングネ ッ トワーク（BNW) 11 である。
    [0026] 相手局 （図示せず） からのディ ジタル信号は図の左下の信 号 R i nとしてディ ジタル信号処理回路 12に入力される。 ここ でレベル設定、 ケーブルロスの周波数特性の等化など （図で は省略） を行い、 P C M · C0DEC (C0DER - DEC0議）の D Z A変換 器 13でアナ口グ信号に変換され、 ハィブリ ッ ド トランス 14、 2線のペアケーブル 15を経由して、 加入者の終端回路 16に達 する。 一方加入者からの信号は同じペアケーブル 15を経由し てハイブリ ッ ド ト ラ ンス 14に入り、 右側の PCM · CODEC の A / D変換器 17でディ ジタル信号に変換されて再びディ ジタル 信号処理回路（DSP ) 12 に入力され、 ここでレベル調整ゃケー ブルロスの周波数特性の等化を行い、 信号 S o u t として上記 の相手局に送出される。
    [0027] ここで、 ハイ プリ ッ ド ト ラ ンス 14からケーブル側をみたィ ンビーダンスが、 回路 0特性イ ンピーダンスである R。 であ れば問題はないが、 一般にはケーブル種類や長さによってィ ンピ一ダンス Zが異なるため、 上記の加入者に向かうべき相 手局からの信号がハイプリ ッ ド ト ラ ンス 14を経由して A / D 変換器 17に廼り込む。 その伝達特性 H ( D Z A変換器 13の出 力側のア ンプ 18の出力電圧を 1 としたときの A / D変換器 Π の入力電圧に等しい） は次の式で与えられる。
    [0028] H = ( Z - R 0) / ( 4 ( Z + R 0 )〕
    [0029] このため、 ディ ジタル信号処理回路 12では相手局からの信 号を上記の式と同じ振幅、 位相特性を持つバラ ンシングネッ トワーク 11を通すこ とによつて擬似廼り込み信号を生成し、 A Z D変換器 17からの信号から差し引 く という処理を行う。 すなわちエコーキ ャ ンセラである。 第 1図の低域通過フ ィ ル タ（LPF) はバランシングネッ トワーク 11がオーバーサンプリ ングクロ ックで動作させなければならないときの補間データ 生成のために必要なものである。 また等化器（EQい は、 上記 の廻り込み特性が上記の式 H以外に Dノ Aおよび A / D変換 器 13 , 17に付属の低域通過フ ィ ルタの振幅、 位相特性によつ ても変化するので、 それらを補正するためのものである。
    [0030] 2線式の有線伝送方式において必要なバラ ンシ ングネッ ト ワークはこの等価回路が抵抗と、 コ ンデ ンサからなる直並列 回路に置き替えることができる。 従ってディ ジタル信号で実 現する場合に各素子対応に演算単位を有するゥュ一ブデイ ジ タルフィルタを使う ことが有利である。 しかし、 ゥヱーブデ ィ ジタルフィルタの欠点は演箕量が従来形のディ ジタルフィ ルタに比べて 2倍以上ど多いことである。 ゥエーブデイ ジタルフィルタではアナ口グ領域での受動素 子によるバラ ンシングネッ トワーク との対応が良いというメ リ ッ トがあることを述べたが、 バラ ンシング （平衡化） が必 要な周波数帯域の上限がゥヱーブディ ジタルフィルタではサ ンプリ ングク ロ ッ クの周波数の 1 /2に近いときにはこの対応 が悪く なる。 このため、 ゥヱーブディ ジタルフィ ルタのサン プリ ングクロ ックの周波数を大き く して、 信号周波数帯域の 上限がサンプリ ングクロ ックの周波数の例えば 1 /4以下に設 定する必要がある。 これを、 信号の上限周波数を基準にみる とサンプリ ングク ロ ックの周波数は 2倍ではな く、 もっと大 きい倍率になっているので、 オーバーサンプリ ングと言う。 このようにウェーブディ ジタルフ ィルタのサンプリ ングク ロ ックの周波数を、 基本サンプリ ングクロ ックの周波数 （ f s ) に比べて n倍高い、 周波数 （ n · f s ) のオーバーサンプリ ングクロ ックとした場合は、 フ ィ ルタ演算のための演算量は n倍に増える。
    [0031] このようにウェーブディ ジタルフィルタ及びウエーブディ ジタルフ ィ ルタを用いたバラ ンシングネッ トワークではその 演算量の多さが問題となる。 この問題を具体的に説明すると 以下のようになる。
    [0032] 再び第 1図を参照すると、 加入者と局との間を 2線方式で P C M伝送する場合、 これらの間のペアケーブル 15と終端ィ ンビーダンスとのミスマッチングに起因する、 受信側 （ R i n ) から送信側 （ S。u t ) への信号の廼り込みを少なくするため に、 前述のバラ ンシングネッ トワーク（BNW) 11 を使用する。 この場合このバラ ンシングネ ッ トワーク 11の回路としては通 常終端ィ ンピ一ダンスを含むペアケーブルの等価回路に等し い、 いわゆるアナログ梯子形回路 （ C R梯子形回路） が用い られる。
    [0033] 第 2図はアナログ梯子形バラ ンシングネ ッ トワークの一般 例を示す回路図であり、 例えば、 米国等でよ く用いられるぺ ァケーブルで長さ 12キロフ ィ ー ト（kft) 以下のときは、 この アナログ梯子形バランシングネッ トワークのようにコ ンデン サ 4個と抵抗 3個で十分良い特性が得られる。 ここで、 C。 および Cx は終端ィ ンビーダンスの中の直流しや断用のコ ン デンサであり、 Rx はその終端イ ンビーダンスの中の抵抗で ある。 したがって本図の回路のィ ンビーダンスレベルを実回 線のイ ンピーダンスレベルに合わせたとすると C。 = CX = 2.16; Fであり、 R x は 600 Ωまたは 900 になる。 なお、 図中の R , , R 2 , C , および C 2 の部分はペアケーブル自 身の等価要素であり、 ペアケーブルの種類およびその長さに よって異なる値となる。
    [0034] 実回線では、 終端抵抗として上述のように 600 Ωと 900 Ω の 2通りの場合があり、 さらに直流しや断用のコ ンデンサが 2.16 // Fの場合や、 もっと大きな容量 （例えば 33 F ) であ つて信号周波数帯では実質上短絡と見なせる場合があるため 本図のようにケーブル部分とその両端の終端回路を分離した バラ ンシングネ ッ ト ワークの方が、 各種ケーブル、 各種ケー ブル長さ、 終端条件等にいちいち合わせて等価回路の素子の 値を記憶する必要がな ぐ、 当該メ モ リ のメ モ リ容量を大幅に 滅らすことができる。 本発明も本図のようにケーブル部分と その両端の終端回路を分離したバラ ンシ ングネ ッ ト ワークを 基本とする。
    [0035] 第 3図は一般的なゥヱ一ブディ ジタルフ ィ ルタ形バラ ンシ ングネッ トワークの構成図である。
    [0036] 第 2図の面路をゥヱーブディ ジタルフ ィ ルタ に変換する場 合、 変換アダプタ 21〜26を用いて各素子 （抵抗、 コ ンデンサ） 毎に変換を行う こ とになり、 その変換の結果は本図のように なる。 各変換アダプタ 21〜26はフィルタ演箕機能を果すもの であり、 その演算量は、 本明細書の後半に記載する "ゥユ ー ブフ ィ ルタ理論" で表す通り、 最も一般的に言う と、 各式が 3つの積和算からなる 3個の式の演算が必要である。 したが つて 1素子当り平均 9 ( = 3 X 3 ) 回の積和演算と 3回のデ 一夕格納（s tore) 処理が必要になることになるが、 殆どの変 換アダプタについては後述の "ゥヱーブフ ィ ルタ理論" にお ける（A— 式が成り立つように簡素化しているので、 積和演 算の画数は平均 8回となる。 一般にディ ジタルフ ィ ルタの演 箕を汎用ディ ジタル信号処理 LS I (DSP)で行う場合、 通常積和 演算に 1 ステップを要し、 データ格納に 1 ステップを要する。 バラ ンシ ングネッ トワークが第 2図の回路構成の場合は 6素 子 （最後の素子 R x は数えない） なので、 演算ステップ数の 合計は、 11 ( = 8 + 3 ) X 6 = 66になる。
    [0037] また通常の P C M伝送回路の信号の伝送周波数帯域は 0. 3 〜 3. 4 kHz であり、 基本サ ンプリ ングク ロ ッ ク の周波数は 8 kHz である。 この場合、'信号帯域の上限は 3. 4 kHz で、 サ ン プリ ングク ロ ッ クの周波数との比は 0.425と 0. 5に近いため、 ウェーブディ ジタルフ ィ ルタ と して特性が良好になるパラメ 一夕が求ま らない。 このためウ エーブディ ジタルフ ィ ルタの サンプリ ングク ロ ックの周波数を基本サンプリ ングク ロ ッ ク の周波数の 2倍の 16kHz にする （既述のオーバ一サンプリ ン グ） 。 このように 2倍にすると各基本サンプリ ングク ロ ック 当り必要な演算量は 2倍になるので、 第 2図の回路を参考回 路とするウェーブディ ジタルフ ィ ルタ形バラ ンシングネ ッ ト ワークの処理量は、 132演算ステップと大規模になる。 ここ に "参考" とはいわゆる referenceのこ とであり、 第 2図の 回路を参考回路とするバラ ンシングネ ッ ト ワークが第 3図に 示される。
    [0038] このようにゥヱーブディ ジタルフ ィ ノレタ形バラ ンシングネ 'ン ト ワークの演算量は、 一般に素子数を m個、 （オー バーサ ンプリ ングク ロ ックの周波数） / (基本サンプリ ングク ロ ッ クの周波数） を nとすると、 1基本サンプリ ングク ロ ック当 り必要な演算量は 11 · n (m— 1 ) と大規模になり、 そのた めにハ ー ドウ ア規模が増大するという重大な問題が生ずる < ウェーブディ ジタルフ ィ ルタの設計法に関しては ALFRED FBTTWE1S "WAVE DIGITAL FILTERS ： THEORY AND PRACTICE" Proceedings of the IEEE, Vol.74, No.2, February 1986に 詳し く述べられているので、 こ こでは、 前述の第 2図の回路 を参考回路とするゥュ一ブディ ジタルフ ィ ルタ形バラ ンシン グネ ッ トワークに絞って、 その設計法と動作について述べ、 上記の問題点を再度鮮明にする。 前述のとおり第 3図は、 第 2図を参考回路とするウェーブ ディ ジタルフィ ルタであり、 両図において右端の抵抗 R x を 除く各素子に、 それぞれ四角のブロ ックで表される 3端子対 の変換アダプタが対応させられる。 左端の変換アダプタ 21を 例にとって各端子対の説明をすると、 a 1 は左側回路からの 入射波を表し、 b 1 は左側回路に出ていく反射波を表す。 ま た a 2 は右側回路への反射波 （左から 2番目の変換アダプタ 22にとっては入射波なので a 2 と名付ける） であり、 b 2 は 右側回路からの入射波である （ 2番目のアダプタ 22にとつて は反射波なので b 2 と名付ける） 。 さらに d 1 は左端の変換 アダプタ 21に対応する素子 （この場合は第 2図の C。）への出 力波であり、 c 1 はその素子からの反射波である。 変換ァダ プタには 2種類 （21 , 22 , 24 ， 26と 23 , 25) あって、 一方は 直列素子に対応し、 もう一方は並列素子に対応する。 直列素 子の場合と並列素子の場合では端子間の関係式が、 後述の "ウェーブディ ジタルフィルタ理論" で述べるように異なる。 ここで a k と b k ( kは 1 , 2 , 3 ··· ) は物理的には同一 の端子対上の信号であり、 その信号をその端子対の端子イ ン ビーダンス （port impedance) の関数として、 後述の（A— 10) 式と類似の関係を使って入射波 （ a ) と反射波 （ b ) に分離 したものである。
    [0039] 素子 （抵抗 R、 コ ンデンサ C ) につながる端子対の端子ィ ンピーダンスは素子の種類によって下記のように設定する。 コ ンデンサの場合 T/ ( 2 . C ) ( 1 ) 抵抗の場合 R こ こで Tはウ エーブデ ィ ジタルフ ィ ノレタの基本サ ンプリ ン グ周期である。 この Τはまた第 3図中の Τに対応し、 第 3図 ではコ ンデンサの充電時間分 （ Τ ) だけ遅延することを意味 する。
    [0040] 変換アダプタと変換アダプタとを結ぶ端子対の端子ィ ンピ 一ダンスは任意に設定できるが、 実際のフ ィ ルタ演算を簡素 化するため、 一般的なウェーブディ ジタルフ ィ ルタでは、 後 述の（Α— 4)式が成立するように、 直列 3端子対の変換ァダブ タ 21 , 22 , 24では右側端子対の端子ィ ンピーダ ンス ΒΤ2 が、 左側端子対の端子イ ンピーダンス RT, と、 上側の端子対の端 子イ ンピーダンス RT3 との和になるように設定する （後述の (A— 3)式に示す、 RT2= RT, +RT3 参照） 。
    [0041] 同様に並列 3端子対の変換アダプタ 23 , 25のときには端子 ィ ンビ一ダンスの逆数である端子コ ンダクタ ンスが後述の
    [0042] (A— 8)式の関係を満足するようにする。
    [0043] また左側アダプタ 21の左側端子対の端子ィ ンビ一ダンスは 後述のように、 ハイ プリ ッ ド ト ラ ンス 14の特性ィ ンビーダン スである R 0 としなければならない。
    [0044] 以上の関係を使って第 3図の変換アダプタ間の端子ィ ンビ 一ダンスを左から RPい RP2, RP3,〜 RP5とすると、 それぞれ の値は次のようになる。
    [0045] RPi =β。 + Τ / ( 2 · Co) ( 2 )
    [0046] RP3 = RP2 - (T/C,/ 2 ] / (RP2 + T/C,/ 2 ) ( 4 )
    [0047] RP4 = RP3 + R2 ' -( 5 ) P5 = RP4 - (T/C2/2 ) / (RP4 + T/C2/2 ) (6) これらの端子ィ ンビ一ダンスを用いて、 各変換アダプタの フィルタ係数 r mm' は次のようになる。
    [0048] なお、 r mm' のうちの mは 3端子の各々 （ 1 , 2および 3 ) を表し、 T mm' のうちの m' は 6種のアダプタの各々 （ 1 ,
    [0049] 2 , 3 6 ) を表す。
    [0050] r 11 U P,, T 21 = 1, r 31 = ]一 r 11 (7 ) r 12 = RP,/RP2) T 22 = 1, r 32 = ] .- r 12 (8) τ 13 = RP3/ P2, 7" 23 = 1， r 33 = ] -- r 13 ( 9 ) τ 14 = BP3 RP4, r 24 = 1, T 34 = ] .- r 14 (10) r 15 = RP5/RP4J T 25 = 1, r 35 = ] L- r 15 (11) r 16 = 2-RP5/RP, T 26 = 2-Rx/RP, r 36 = T/CX/RP (12) 但し1^ = 1^5十 +11 2
    [0051] 一方、 素子への入射波である d„'と素子からの反射波であ る c π,'には素子の種類によつて定まる次の関係がある。
    [0052] コ ンデンサの場合
    [0053] c(t) = d (t- T) ( t は時刻） （13) 抵抗の場合 c(t) = 0 (14) (注 ： 抵抗素子はそれ自身でパワーを消費して発熱し、 反射 波を出さない。 ）
    [0054] これらのフィルタ係数および関係式を、 後述の "ウェーブ フィルタ理論" に示す 3端子対変換アダプタの関係式に代入 すると次の 15個の数式（（15) 式〜 （29) 式） が成り立つ。
    [0055] bl(t) = (l- r ll)al(t) - r 11♦ b2(t) - r 11 · dl(t-T) (15) a2(t)= -al(t) ' -dl(t-T) (16) dl(t) =— a— rll)al(t)-(l- r H)b2(t)- r 11 · dl(t-T) (17) b2(t) = (l- r 12)a2(t) - r 12 · b3(t) (18) a3(t)= 一 a2(t) (19) b3(t) = (r 13-l)a3(t) +b4(t) 十 — T 13) d3(t-T) (20) a4(t)= T 13 - a3(t) +(1- r 13) d3(t-T) (21) d3(t)= r 13 - a3(t) +b4(t) - - 13 · d3(t-T) (22) b4(t) = (l- r 14)a4(t) - r 14 · b5(t) (23) a5(t)= -a4(t) (24) b5(t) = (r 15-l)a5(t) +b6(t) +(1- r 15) d5(t— T) (25) a6(t)= 15 - a5(t) + (1— r 15) d5(t— T) (26) d5(t)= r 15 - a5(t) +b6(t) - - r 15 · d5(t-T) (27) b6(t) = (l- r 16)a6(t) 一 r 16 · d6(t— T) (28) d6(t)= 一 r36 · a6(t) +(1— r 36) d6(t— T) (29) 上記 （15) 式から （29) 式では cl(t) =dl(t— T) , c3(t) = d3(t-T) , c5(t) =d5(t-T) , c6 (t) = d6 (t— T)というコ ンデ ンサ素子に係わる入射波および反射波の関係 （上記 (13) 式） を利用して c m' (t) は消去されている。 また c2(t) = 0 , c4(t) = 0 , b7(t) = 0 という抵抗素子に係わる反射波の式 (上記 （14) 式） も代入済である。
    [0056] これらの 15個の （15) 式〜 （29) 式は離散時間データに関 する漸下式であり、 時刻 t の bl(t)は次のように計算する。 先ず入力データは al(t)である。 dl(t— T), d3(t-T), d5(t— T), d6(t— T)は 1 サ ンプリ ングクロ ック前の各変換ァ グプタの上側端子の出力であり、 既知の値である。 したがつ て上記（16), (19)式よ a3(t)が求められ、 次に（21), (24) 式から a5(t)が求められる。 さ らに （26) 式から a6(t)が得 られる。 この a6(t)と d6(t— T)を使って、 （28), (29)式より b6(t) , d6(t)が求まる。 d6(t)は次のサンプリ ング時刻であ る t + Tでの計算に使われる。 次に b6(t)と既知の a5(t), d5(t— T)を使って、 （25)， （27)式より b5(t), d5(t)を計算す る β
    [0057] 次に （23) 式より、 b4(t)を計算し、 （20), (22)式より b3(t), d3(t)を計箕する。
    [0058] 次に （18) 式より、 b2(t)を計算し、 （15), (17)式より bl(t)， dl(t)を計算する。
    [0059] このようにして求めた bl(t)が、 求める反射波の時刻もの 値であり、 時刻 t + T , t + 2 T ···と順次入力 al(t)に対し て計算していく。
    [0060] この計算を汎用ディ ジタル信号処理 LSI (DSP)を使って処理 することを考える。 この D S Pでは一般に A X B + D→ Dと いう積和演算を 1 サイ クルで処理するが、 加算のみの処理も 1 サイ クルを要する。 さらにメ モリからのデータのロード (LOAD) 処理は最初の第 1回および第 2回の演算を除けばあ とは演算と並行して実施できるが、 結果をメ モリ にス トァ (STORE) する処理は並行して処理できず、 演算とは別に処理 サイ クルが必要になる。
    [0061] 上記 （15) 〜 （29) 式の処理では 34回の積和演算と、 15回 のス トァ処理とが必要で合計 49 ( = 34 + 15) 回のサイ クルが かかる。 6素子当り 49演算ステップというのは先に述べた 66 演算ステップに比べて少'ない。 これは抵抗素子が含まれると 反射波 = 0 という特殊条件 （上記 （14 ) 式） が加わるためで ある。
    [0062] しかしバラ ンシングネ ッ ト ワークのサンプリ ングク ロ ック の周波数が、 基本サ ンプリ ングク ロ ッ ク の周波数の n倍とす る と、 1基本サンプリ ングク ロ ック 当り 49 η回のサイ ク ル数 が必要になり、 やはり大きな規模と言える。 通常 P C Μ伝送 回線のバラ ンシ ングネ ッ ト ワークでは n = 2 で十分なので、 n = 2 とすると、 n = 2 のときノ 'ラ ンシングネ ッ ト ワークの 処理に必要なサイ クル数は 98になり、 1素子当り平均的に 16 サイ クル要していることになる。 n は前述した比、 すなわち (オーバーサ ンプリ ングク ロ ッ ク の周波数） / (基本サ ンプ リ ングク ロ ックの周波数） である。 通常のディ ジタルフ ィ ル タを n = 2 のオーバーサンプリ ングで動作させたときは 2次、 従って 2素子当り 12サイ クルで済むのに比べて約 2. 5倍のサ ィ ^ル数がかかるこ とになる。
    [0063] 以上詳述したよう にウェーブディ ジタルフ ィ ルタ形バラ ン シングネ ッ トワークは、 一般のディ ジタルフィ ルタに比べて 既述のメ リ ッ トを有する反面、 基本サンプリ ングク ロ ッ ク 当 りのフ ィ ルタ演算量が多く なるという問題があり、 したがつ てハー ドゥヱァ規模も大形化する。
    [0064] 第 4図は本発明に係る第 1 のゥヱーブディ ジタルフ ィ ルタ の原理構成図である。 複数の変換アダプタ 31 , 32 (第 3図の 21〜26 ) のう ち抵抗 R ( R , , R 2 等） に対応する変換ァダ プタ 31 ( 22 , 24 , 26 ) の各々を、 それぞれに隣接する変換ァ ダプタ 32 ( 21 , 23 > 25 ) 'と統合して複数の統合変換アダプタ 41となし、 これらの統合変換アダプタ 41を縦属接続してバラ ンシングネ ッ トワークを構成する。
    [0065] なお、 aおよび bはそれぞれ前述した入射波および反射波で ある。
    [0066] 第 5図は本発明に係る第 2のゥヱ一ブディ ジタルフィルタ 形バラ ンシングネッ トワークの原理構成図である。 本図にお いて、 ウェーブディ ジタルフ ィ ルタ形バラ ンシングネ ッ トヮ ークを、 基本サンプリ ングク ロ ック （ C K ) の n ( nは 2以 上の整数） 倍の周波数を有するオーバーサンプリ ングクロ ッ ク （CKn ) で動作させ、 かつ、 各基本サンプリ ングク ロ ック ( C K ) 毎に離散的なフィルタ出力（OUT) を得るようにし、 さらに各基本サンプリ ングクロ ック （ C K ) 内のフィルタ演 算を n回に分割して行うために、 複数の統合変換アダプタ 41 の各々を n倍の個数の分割化統合変換アダプタ 4 , 41 " に て構成し、 分割化統合変換アダプタ 4Γ , 41 " 相互間ではフ ィルタ係数の値を異ならせる。
    [0067] 上記第 1および第 2のゥヱーブディ ジタルフィルタ形バラ ンシングネッ トワークの各作用は次のとおりである。
    [0068] 第 1 のゥヱーブディ ジタルフィルタ形バラ ンシングネ ッ ト ワーク （第 4図） は、 抵抗素子 （ R ) からは反射波がないこ とに着目して （前述の （14 ) 式参照） 、 端子を排除するもの である。 そして端子を排除するこ とに伴い隣接の変換ァダプ タを統合して 1つの変換アダプタ 41にまとめる。 これは演算 量の削滅につながる。
    [0069] 第 2 のウエーブディ ジ'タルフ ィ ノレタ形バラ ンシングネ ッ ト ワーク （第 2図） は、 オーバーサンプリ ング動作を利用し、 1基本サンプリ ングク ロ ッ ク （ C K ) 内において、 フ ィ ルタ 係数の異なる複数の変換アダプタが使えるようにする。 フィ ルタ処理を例えば前半と後半に分けてフィルタ係数を変えれ ばより精度の高いバランシングネッ トワークが得られるかも しれないことは充分予想されることであるが、 もし前半と後 半の処理結果を両方とも使用する場合には一般に時変数フ ィ ルタとして動作するので、 異なる周波数成分が発生してしま う という問題が生じる。 しかしここでは、 前半または後半の 片方のみの結果しか使用しないので、 その問題は発生せず、 バラ ンシングネッ トワークの精度を向上させることができる。
    [0070] ( I ) 第 1 のウェーブディ ジタルフ ィ ルタ形バラ ンシング ネ ッ トワークについて
    [0071] 第 6図は第 1 のウェーブディ ジタルフィルタ形バラ ンシン グネッ トワークの一実施例を示す図であり、 第 7図は参考と. するアナログ梯子形バラ ンシングネ ッ トワークの回路図であ る。 この第 7図の回路は前述した第 2図の回路と全く同じで あるが、 各変換アダプタの対象となる素子は、 一点鎖線で図 示するように少なく とも 2素子ずつである （従来は 1つの素 子に 1つの変換アダプタが対応する） 。 したがって、 第 6図 では変換アダプタの数を従来の 6個から 3偭に减らしている < 第 1 の統合変換アダプタ 41 (AD , ) は従来のゥ ーブディ ジタ ルフ ィ ルタ （第 3図） の左端から数えて第 1、 第 2の変換ァ ダプタ 21 , 22を統合したものであり、 第 2の統合変換ァダブ タ 41 (AD 2 ) は従来のもの'の第 3、 第 4 の変換アダプタ 23 , 24 を統合したものであり、 第 3 の統合変換アダプタ 41(AD3) は
    [0072] 従来のものの第 5、 第 6の変換アダプタ 25 , 26を統合したも
    [0073] のである。
    [0074] この統合におけるボイ ン トは、 元の 2つの変換アダプタの
    [0075] うちの一方のアダプタのいずれかの端子には抵抗が接続され
    [0076] ていることである。 従来のウェーブディ ジタルフィルタの第
    [0077] 6の変換アダプタ 26でも上側端子はコ ンデンサが接続される
    [0078] が、 右側端子に抵抗がつながつている。 この場合新しい統合
    [0079] 変換アダプタ 41の端子対数は何れも 3であり、 それらの端子
    [0080] 対間の関係は従来の直列アダプタ、 並列アダプタと異なるが、 演算量は増加しない。 第 6図の各端子対の入射波 al , a3 , a5 , dl , d3 , d5 , d6および反射波 cl , c3 , c5 , c6は第 9図の場合
    [0081] と同じものである。
    [0082] これらの間の関係は既述の （15) 〜 （29) 式から、 a2 , b2 , a4 , b4 , a6 , b6を消去することにより導く ことができる。 そ
    [0083] の結果を以下の数式により示す。
    [0084] bl(t) = (l-rll - rl2)al(t) + rll- 12 · b3(t)- r 11 · rl2-dl(t-T) (30) a3(t)= al(t) 十 dl(t— T) (31) dl(t) =- r 12C1- r ll)al(t) + r 12(1- r ll)b3(t) + {l-rl2(l-rll)} dl(t-T) (32) b3(t)= ((2-rl4)rl3-13 a3(t) - r 14 · b5(t) + (1- r 13) (2- r 14)d3(t-T) (33) a5(t)= -rl3-a3(t) —(1— rl3)d3(t— T) (34) d3(t) = T 13(2- r 14)a3(t) - 14 · b5(t) + {(1- l3) (2- r 14)-1} d3(t-T) (35) b5(t)= { r 15(2— r 16) -1} a5(t) + (1- r 15) (2- r 16)d5(t-T) - r 16 · d6(t-T) (36) d5(t)= rl5(2-rl6)a5(t)+ l— rl5) (2— r 16)— 1} d5(t— T)— rl6 · d6(t— T) (37) d6(t)= rl5- r 36 - a5(t) - Q-γ ' 15) r 36 - d5(t-T) + (1- τ 36)d6(t-T) (38) これら （30) 〜 （38) 式の 9個の式の解き方は既逑の （15) 〜 （29) 式を解く ときと同じである。 それぞれのフ ィ ルタ係 数 r mm' に係わる方程式の係数を予め計箕すると、 （30) 〜 (38) 式の 9個の式は 25回の積和演算と、 9回のス トア処理 とにより演算できるので、 必要なサイ クル数は 34回になる。 基本サンプリ ングクロ ック （ C K ) 当りでみると 68面であり、 従来のものに比べると 30回少なく なり、 総演算量は約 2/3に 減少する。
    [0085] ( Π ) 第 2 のウェーブディ ジタルフ ィ ルタ形バラ ンシング ネ ッ ト ワークについて
    [0086] 第 8図は第 2 のゥヱーブディ ジタルフィ ルタ形バラ ンシン グネッ トワークの一実施例を示す図であり、 第 9図は参考と するアナ口グ梯子形バランシングネッ トワークの回路図であ る。 第 8図において、 基本サンプリ ングクロ ック （ C K ) の 例えば 2倍の周波数を有するォ一バーサンプリ ングクロ ック を用いるとすると、 第 6図でのフィルタ演算は 2回に分割さ れる。 そこで第 6図の統合変換アダプタ 41の各々を、 2倍の 個数の分割化統合変換アダプタ 4Γ および 41〃 にて構成する。 これは第 6図に示す第 1、 第 2および第 3の統合アダプタ (AD, 9 AD2) AD3) の各々について全て同じである。
    [0087] この本発明の第 2の態様は、 オーバーサンプリ ングク ロ ッ ク （CKn ) の周波数で動作するゥヱ一ブディ ジタルフ ィ ルタ 形バラ ンシングネ ッ トワークを前提とする。 前述のとおり、
    [0088] (オーバーサンプリ ングク ロ ッ ク （CKn ) の周波数） / (基 本サンプリ ングク ロ ック ' （ C K ) の周波数） の比の値 （ n ) は一般的な n = 2 として説明を行う。 この場合、 基本サンブ リ ングクロ ック （ C K ) 内に前記 （ 30 ) 〜 （ 38 ) 式のフ ィル タ演算を 2 ( n = 2 ) 回に分割して行う力 2面の内の 1 回 目を前半処理、 2回目を後半処理と呼ぶこ とにする。 この第 2 の態様のポイ ン トは、 オーバーサンプリ ングク ロ ック（CK n) の周波数で動作するゥヱ一ブディ ジタルフィルタの出力 bl ( t) は、 基本サンプリ ングク ロ ック （ C K ) 当り、 前半処理と後 半処理の 2回得られるものの、 実際にはその一方しか使用し ないことに着目して、 前半処理と後半処理とで、 参考とする アナ口グ梯子形回路の回路形およびその素子値を変えること とする。 一般には、 ディ ジタルフィルタにおいて処理の途中 でそのフィルタ係数を変えたとすると、 時変係数フィルタと なるため、 入出力間の伝達特性が非線形になってしまう。 し かし上記のようにオーバ一サンプリ ングク ロ ック （CKn ) の 周波数で動作するデイ ジタルフィ ルタにおいて基本サンプリ ングクロ ック （ C K ) に 1回しか出力を出さない場合は、 基 本サンプリ ングク口 ック間隔でみるとフィルタ係数の変化が なく入、 出力間の線形性は保たれ、 出力は保証される。 なお ここでの出力が保証されるとは、 入力に特定の周波数の信号 を入力したとき、 出力にも同一周波数の成分しか生じないこ とを意味している。
    [0089] 具体例を第 9図の参考回路で説明する。 先ず第一に終端素 子のうち直流しや断用のコ ンデンサである C。 ， C x を前半 処理か後半処理の一方で短絡し、 第 7図ではその容量が C。
    [0090] = C = 2· 16 # Fであつ'たが、 こ こではその 1 /2の 1.08〃 F の容量を使用する。 第 9図のスィ ッチ S Wおよび S W' は、 前半処理と後半処理とでそのォンノオフを相補的に切り換え ることを意味しており、 例えば本図の状態が前半処理の状態 であるとすると、 後半処理ではこの図でオンのスィ ツチ S W がオフになり、 この図でオフのスィ ッチ S W' がオンになる。 そうすると、 コ ンデンサ C。 は前半処理では有限値 （ C。 の 容量） であるが、 後半処理では短絡される。 またコ ンデンサ Cx は後半処理では有限値 （ Cx の容量値） であるが、 前半 処理では短絡されている。 なぜこのような変更が許されるか という と、 コ ンデンサ C。 ， Cx は 2.16〃 Fという大きな容 量であるため、 基本サンプリ ングクロ ック周波数の 1/2に近 い信号の上限周波数付近では、 十分短絡に近い状態になり、 本来この部分はオーバーサンプリ ングクロ ック周波数で動作 させる必要がないことから、 前半処理または後半処理のいず れか一方の処理で 2.16 i/ F Z 2の容量があるという設定にし ておけば、 前、 後半処理とも 2.16 Fがある回路と等価な機 能が得られるのである。
    [0091] 次に第 7図におけるケーブルの等価回路部分である C , , C2 , R , , R2 からなる梯子形回路部分の演算量削減につ いて述べる。 第 9図では第 7図にはある抵抗 R , が無く なつ ている。 第 7図の参考回路において、 この R , を零でない値 にしなければならない場合は、 単位長さ当りのロスが多いケ 一ブル種類で距離がかなり長いときに限られており、 それ以 外の場合は R , = 0 としても良い結果が得られている。 この ため本発明では第 9図の'ように R , = 0 とすることにより、 演算量を減らすこととする。 このときケーブル距離が長いと
    [0092] き問題となる、 等価回路の精度の悪化を、 抵抗 R2 の値を前
    [0093] 半処理 （ R2)と後半処理 （ R ) とで変えることによって補
    [0094] 償する。 前半処理と後半処理とでバラメータ （フ ィ ルタ係数） を変えれば、 より精度の高い等価面路になる可能性があるこ
    [0095] とは当然であるが、 どの程度変えればどれく らい良く なるか
    [0096] 等の具体的な改善度については、 実際にシミ ュ レーショ ンを
    [0097] 実施しないと分からない。 一方、 ケーブル種類やケーブル長
    [0098] さに対応するパラメータ （フィルタ係数） の値をメ モ リ に保
    [0099] 持する必要があるから、 そのメ モリ量を減らすという観点か
    [0100] らは前半処理と後半処理とで値をかえる素子の数はできるだ
    [0101] け少ない方がよい。 第 9図に示す実施例では抵抗 R2 のみ、
    [0102] 前半と後半とでその値を変えている。
    [0103] このようにしたときの基本サンプリ ングク ロ ック （ C K)
    [0104] 当りの演算式はどのようになるか見てみる。 まず一般的に前
    [0105] 半処理と後半処理とで全てのバラメータが変わるとして、 方
    [0106] 程式中のバラメータを前半は 7· mm' とし、 後半は iSnm' とす
    [0107] る。 なお 1^ = 0のときは既述の （3), (8) 式から r 12 =
    [0108] 12= 1 となる。
    [0109] 先に必要な演算式を掲記し、 後でその説明を行う。
    [0110] bl(t) l-rll. rll, -rll al(t) (39) a3(t) 1, 0， 1 b3(t) (40) dl(t) — (1— rll), 1一 rll, rll dl' (t-T) (41)
    [0111] 上記各式において、 （39) （47) 式は時刻 t における関 係式である。 入力値 al(t) と、 時刻 t 一 Tにおいて既に演算 結果として得られた dl' (t-T) , d3' (t-T) , d5' (t-T) , d6' (t— T)とを既知とし、 をバラメータとする方程式 を解き、 bl(t), dl(t) , d3(t) , d5(t), d6(t)を求める。 次 にこれらの値 dl(t)〜d6(t) と時刻 t + Tの入力である al(t + T)とを合わせて、 β mn' をパラメータとする （48) (56) 式の方程式により、 bl' (t + T), dl' (t + T), d3' (t + T) , d5' (t + T), d6' (t + T)を求める。 dl' (t + T)〜 d6' (t + T)は次のサ ンプリ ング周期における前半処理のデー タとして使用する。
    [0112] 以上が前半処理と後半処理とでパラメータを変えたときの
    [0113] 基本サンプリ ングクロ ック （ C K ) 内の一連のフィルタ演算
    [0114] であり、 出力 bl' (t) または bl(t)が求める反射波である。
    [0115] bl' (t) と bl(t)のどちらを使うかについては後述するが、
    [0116] いずれにしても片方しか使わないので （39) 式か （48) 式か
    [0117] のいずれかの計算は不要である。 ここでは bl' (t) を使う こ
    [0118] ととすると （39) 式の計算は不要になる。
    [0119] ここでもし前半処理では Cx =無限大、 後半処理では C。
    [0120] -無限大とすると既述の （2 ), (7 ), (12) 式より次式が成
    [0121] り立つ。
    [0122] r 36= 0 (57)
    [0123] $11= 1 (58)
    [0124] (57) 式を （47) 式に代入すると
    [0125] d6(t) =d6' (t-T) (59) となる。 同様に （58) 式を （50) 式に代入すると
    [0126] dl' (t + T) =dl(t) (60)
    [0127] となる。 なお、 d 6 と d 6 ' および d l と d l ' についてそ
    [0128] れぞれ同一メモリを割当てておけばこれらの処理は自動的に
    [0129] 行われることになり、 計算が簡単になる。
    [0130] 以上を既述の （39) 〜 （56) 式に反映すると次の式が成り
    [0131] 立つ。
    [0132] al(t)
    [0133] a3(t) 1, 0, 1 b3(t) (61) dl(t) に（1— rll), 1-rll, ll dl(t-2T) (62) b3(t) ) (2-rl4) r 13-1, -r 14, (1- r 13) ( ( a5(t) -rl3, 0, -
    [0134] (d3(t) J r 13(2- BU),-r 14, (1— r 13) (2 ( b5(t) ' rl5(2— τ16)— 1, (1— r ）（2- r 16 ( 5(t) ' r 15(2— r 16), (1一 τ 15) (2— r 16)— ( rbl' (t+T) 0, 1, -1 i ( 3' (t+T) 1, 0, 1 J (
    [0135]
    [0136] (t+T) ] (2— β 14) β 13—1,—/ 814, (1-/913) (2— β 14) ra3' (t+T) (
    [0137] (t+T) -/913, 0, ― (1-|813) b5' (t+T) (t+T) ' β 13(2- Η),-β 14, (1-/913) (2- $U)-l 3(t) b5' (t+T)、 15(2— 16)— 1, 15) (2-/916), 一/ 916 r a5' (t+T)， d5' (t+T) β 15 (2- 916) , (1-/915) (2— 16)— 1,一 /916 d5(t)
    [0138] 6' (t+T) ' 一/ 915 · )936, -(1-/915)/936, 1-/536 6(t) ' これらの式で処理されるウェーブディ ジタルフィルタ形バ ラ ンシングネッ トワークは第 8図に示すとおりである。 分割 化統合変換アダプタ AD'l s ADS, AD^ は （61 ) 〜 （67) 式の処 理を行い、 もう一方の分割化統合変換アダプタ ADY, ftD'2', AD'3' は （68) 〜 （75) 式の処理を行う。 スィ ッチ S W , S W ' の オン、 オフは第 9図に対応しており、 既述のとおり この図で のスィ ツチは前半処理の状態である。 dl ' (t) および d6(t) は計算せず、 その代わり dl (t)および d6' (t) を使っている ので、 従来 dl ' (t) および d6 (t)に要していた演算が節約で きることになる。 ' (61) 式〜 （75) 式の計算に要するステップ数は積和演箕 回数が 41回、 ス トァ処理が 15面で合計 56回 （ 1基本サンブリ ングクロ ック当り） である。 これを前逑した第 1 のゥヱーブ ディ ジタルフ ィ ルタ形バラ ンシングネ ッ トワーク （第 1 の発 明） の場合と比較すると、 この第 1 の発明の場合は基本サン プリ ングクロ ック当り 68ステップを要したが、 この数字は基 本サンプリ ングクロ ック内に bl(t)を 2回計算するとした場 合の値である。 実際には前半処理か後半処理のいずれかの bl(t)の計算は不要なので、 この分を差し引 く と第 1 の発明 の場合 64回 （ 1基本サンプリ ングクロ ック当り） になる。 し たがって第 2 のウエーブディ ジタルフィ ルタ形バラ ンシング ネッ トワーク （第 2の発明） を適用すると、 第 1 の発明に比 ベてさ らに基本サンプリ ングク ロ 'ンク当り 8 ステップ分滅少 する。
    [0139] なおオーバーサンプリ ングク ロ ックの周波数で動作させる ディ ジタルフ ィルタで基本サンプリ ングクロ ック内の前半と 後半とでバラメ ータを変える場合のパラメ ータの値、 言い換 えれば第 9図の各素子の値をどのようにして求めるかという 問題が残る。
    [0140] これに対しては （61) 〜 （75) 式に対応する、 z ( =exp (j27T fT) f ： 周波数〕 パラメータを用いた周波数領域の式 を立てる。 Al(f), A3(f)…をそれぞれ al(t), a3(t)〜の定常 解とすると次の式が成り立つ。 f
    [0141] B3(f) f (2- r 14) r 13-1, r 14, (1- rl3) (2- r 14) A3(f) (
    [0142] A5(f) = -rl3, 0, —a - r 13) B5(f) ( 3(f) ' r 13 (2- !Α),-τ 14, (1一 r 13) (2— r 14)—1 Z -1 · D3' (f) ( rB5(f) ' rl5(2-rl6)-l, (l-rl5)(2-rl6), -rl6 A5(f) (
    [0143] ^ D5(f) ' r 15(2- r 16), (1- r 15) (2- r 16)-1, 一 rl6 Z- 1 ' D5' (f) (
    [0144] Z-' - D6' (f) r Z · Bl' (f) 0, 1, -1 Z' Al (f) (
    [0145] I Z · A3' (f) 1, 0, 1 J Z - B3' (f) (
    [0146] ^ Dl(f)
    [0147] ( ( Ζ · Β5' (f) ) Z - A5' (f) ( Z - D5' (f) = D5(f) ( Z - D6' (f) L D6(f) ( これらの式は複素連立方程式になるが、 求める周波数に対 応する z を代入して方程式を解けば bl(t) , bl ' (t) に対応 する定常解である Bl (f) , ΒΓ (f) が求まる。 Bl (f) , ΒΓ (f) のどちらかが、 求まる周波数特性となるように、 参考とする アナ口グ梯子形バラ ンシ ングネ ッ トワーク の素子値を最適化 シ ミ ュ レ一シ ョ ンプログラムを用いて最適化してその素子値 が求められる。 ' - 下表にシミ ュレ一シ ョ ンで求めた素子値の一例を示す
    [0148]
    [0149] (ただし、 Co=1.08 F、 Cx =1.08 ？とする） この表は長さ 12キロフィー トで、 一般に 24ゲージケーブル と呼ばれるペアケーブル 15の先端を 900Ω + 2.16 / Fまたは 600Ω + 2.16 Fで終端し、 近端の方には直流しや断用の 2.16 Fのコ ンデンサをペアケ一ブル 15と直列に挿入し、 ノヽ イ ブリ ッ ド ト ラ ンス 14の特性ィ ンビーダンス R。 はペアケー ブルの先端の終端抵抗に合わせて、 900 Ωまたは 600Ωに切 り換えることとして、 両方の場合ともできるだけ廼り込み減 衰量がとれるように最適化した結果を表すものである。
    [0150] 本表の上段は R 2 (第 9図参照） とした場合、 その下 段は R 2 と を独立パラメータとした場合のシミュレ一シ ヨ ン結果をそれぞれ示す。 この結果から R 2 と R を独立パ ラメータとした場合には低周波から中周波にかけて特性が良 く なつていることが分かる。
    [0151] なおこの表での廼り込み減衰量とは、 第 1図の回路でハイ プリ ッ ド トランス 14の一'次側に 〔ケーブル十終端回路〕 を設 けたときの、 信号 R inから信号 S。ut へのロスと、 その一次 側を開放したときの R i nから S out へのロスとの差を意味す る。
    [0152] ( 1 ) "ゥヱーブフィルタ理論"
    [0153] ウェーブディ ジタルフ ィルタ理論における直列 3端子対ァ ダプタの基本式は次式で表される。
    [0154] bk = (1— T 1 k) ak - r ik-bk + ι - r ik'Ck ) ak + 1 = - r zk-ak + d - r 2k)bk + i - zk-Ck - (A - 1) dk = ~ T 3 k · a k — r 3 k-bk + i + (l~~ T 3 k)Ck
    [0155] ここで左側端子対の入射波を a k 、 反射波を b k とし、 右 側端子対の入射波を b k +1 、 反射波を a k + 1 とし、 さらに上 側端子対の入射波を c k 、 反射波を d k とする。 また左側端 子対の端子ィ ンビーダンスを RT, 、 右側の端子ィ ンビーダン スを RT2 、 上側端子対の端子ィ ンビーダンスを RT3 とおく と r nn' =2-RTn/(RT1 +RT2 + RT3) m= l〜 3 (A— 2) である。
    [0156] もしアダプタの右側端子対の端子ィ ンビーダンスが、 左側 端子対の端子ィ ンビーダンスと、 素子につながる端子対の端 子ィ ンビーダンスとの和になっているならば、 すなわち
    [0157] RT2 = RTt +RT3 (A— 3) が成り立つときは、 次式が成り立つ。
    [0158] r zk = 1 (A— 4) となり、
    [0159] r 1 k + r 3 k = 1 (A - 5) となる。 ' 次に並列 3端子対アダプタの基本式は次式で表される
    [0160] bk = ( r ik— l)ak+ T 2k*bk + i + T 3k-Ck
    [0161] ak + l = T I k · ak + ( T 2k ~ l)bk + i + T 3 k · C « (A— 6) dk ~ T l k · ak + T zk , bk + l + ( 7 3k— 1) Ck
    [0162] 上式の r mm' は各端子対の端子コ ンダクタンスを GT,, GTZ) GT3とすると、 次式から求めることができる。
    [0163] r mm' =2-GTra/(GT, +GT2 + GT3) m = l 〜 3 (A-7) 端子コ ンダクタンスは前述の端子ィ ンビ一ダンスの逆数であ るから、 直列アダプタと同様に
    [0164] GT2 = GT, +GT3 (A-8) ならば上記の（A— 4)， （A— 5)式が成り立つ。
    [0165] 一般のディ ジタルバランシングネッ トワークの概要につい ては第 1図において詳しく述べたとおりであるが、 一方第 3 図のウエーブディ ジタルフィルタ形バランシングネッ トヮー クにおいて、 左側端子の入射波 al(t) から反射波 bl(t) への 伝達特性を計算すると、 左側端子の端子電圧を V、 端子電流 を I と置き、 さらに a 1 , b 1 (周波領域の値） の定常値を それぞれ A 1 , B 1 (時間領域の値） と置く と、 左側端子の 端子ィ ンビーダンスは R。 であるから次の関係が成り立つ。
    [0166] Al= V + Ro · I, Bl= V + o · I (A— 9) 故に B1ZA1= (V—！ 。 · I)/(V + R。 . I)
    [0167] となる。 ここで第 2図の回路はケーブルの等価回路と終端ィ ンピーダンスであるから、 第 1図のケーブルと終端回路をみ たイ ンビーダンスに等しく
    [0168] V / I = Z ' (A— 10) が成り立つ。 これを上記（A— 9)式に代入すると
    [0169] B1/A1= (Z-Ro) Z (Z十 R0) (A— 11) となり、 これは（A— 9)式の 4倍の値である。 したがってゥュ —ブディ ジタルフ ィ ルタ形バラ ンシ ングネ ッ ト ワーク のとき は、 入射波 a 1 に信号を加え、 反射波 b 1 に 0.25 ( =1/4)を 掛けたものを A/D変換器 17の出力から差し引けばよいこと になる。
    [0170] 以上の説明は数式を主体として行ったが、 数式だけでは容 易に理解できないので、 図解的に示したイ メージ結線図によ つてさらに補足的に説明する。
    [0171] 第 10図は直列 3端子対アダプタの一般形を表す等価結線図 であり、 第 3図の変換アダプタ 21 , 22 , 24および 26の各々を 表している。 図中 , a k + 1 , , k , b k+ 1 , c k , c k + , , d k , d k + 1 (k = l ， 2 , "' ) は、 第 3図中の a , , a ζ , - b i , b 2 - , c i , c 2 ··· , d , , d ζ …に相当する。 また、 十のマークを丸で囲んだシ ンボル A 1 , A 2等は加箕 手段を表し、 三角形のシ ンボル M l , M 2等は乗算手段を表 す。 このことは以後の図において同じである。 ここに、 加算 手段 （A) および乗算手段 （M ) は、 ハー ドウ アで組まれ た加算器および乗算器でも良いし、 あるいはソフ トウヱァに おける加算演算処理および乗算演算処理でも良い。
    [0172] 第 10図の等価結線図は、 数式で表すとすれば、 前述した ( I ) 節 "ウェーブフ ィ ルタ理論" における（A— 1)式のよう になる。 このことを実証する。 この（A— 1)式の第 1行目にお ける b k について見ると； この（A— 1)式の b k は第 10図の b K であり、 この第 10図の b K は本図において、 加算手段 A 1 を経た a k と ； 加算手段 A 3 ， A 4、 乗算手段 M 1 およ び A 1 を経た a k ( = - r !k · a k ) と ； A 4 , M lおよび A lを経た b k + 1 ( = — ァ ' 1) 1£ +1 ) と ； 八 3 ， 八 4 , M l および A 1 を経た c k ( = - r ik · c k ) とを合計した ものであり、 その結果は、
    [0173] ak ~~ T lk ' au — T lk * bk + !— T lk ' Ck
    [0174] となる。 これは上記（A— 1)式の第 1行目 （ b k ) に相当する。 以上の手続は、 （A— 1)式の第 2行目 （ a k + 1 ) および第 3 行目 （ d k ) にも同じように当てはまる。
    [0175] 第 11図は並列 3端子対アダプタの一般形を表す等価結線図 であり、 第 3図の変換アダプタ 23および 25の各々を表してい る。
    [0176] 第 11図の等価結線図は、 数式で表すとすれば、 前述した ( I ) 節 "ウエーブフ ィ ルタ理論" における（A— 6)式のよう になる。 このことを実証する。 この（A— 6)式の第 1行目にお ける b k について見ると、 この（A— 6)式の b k は第 11図の b k であり、 この第 11図の b k は、 本図において、 加算手段 A 1 のマイ ナス端子 （一） を経た a k ( =— a k ) と ； 乗算手段 M 1、 加算手段 A 2 , A 4および A 1 を経た a k ( = τ a ) と ； M 2 , A 4および A 1を経た b k + 1 (= r 2k . b k+ I) と ； M 3 , A 2 , Α 4および Α 1 を経た c k ( = r 3k · c k ) とを合計したものであり、 その結果は、
    [0177] — ak + T ik ' ak + r zk * bk + i + r 3k * Ck
    [0178] となる。 これは上記（A—' 6)式の第 1行目 （ == b k ) に相当す る。
    [0179] ここで既述した端子ィ ンビーダンスの条件、 すなわち
    [0180] RT Z = RT , + RT 3
    [0181] を満足させると、
    [0182] T z k ~ 1 となり、 前述の等価結線図は簡略化され、 さらに簡素化され る。
    [0183] 第 12図は直列 3端子対アダプタの簡略化した形を表す等価 結線図であり、 第 10図の結線図を簡略化したものである。 第 11図では、 第 10図に示した 3つの乗算器が 1つ （ r l kのみ） になっている。 このこ とは、 並列 3端子対アダプタにもあて はまる。
    [0184] 第 13図は並列 3端子対アダプタの簡略化した形を表す等価 結線図であり、 第 11図の結線図を簡略化したものである。 第 13図では、 第 11図に示した 3つの乗算器が 1つ ( τ i kのみ） になっている。
    [0185] 第 12図および第 13図に示した簡略化変換アダプタを主とし て利用し、 第 4図の統合変換アダプタ 41を形成する。
    [0186] これら第 12図および第 13図に示した簡略化結線図をもとに して、 第 3図の変換アダプタ 21 , 22 , 23 , 24 , 25および 26を 数式で表すと、 既述した （15 ) 式〜 （29 ) 式が得られる。 対 応関係は次のとおりである。 左は変換アダプタの参照番号、 右は数式の番号である。 変換アダプタ 直
    [0187] 21 (15), (16), (17)
    [0188] 22 (18), (19)
    [0189] 23 (20), (21), (22)
    [0190] 24 (23), (24)
    [0191] 25 (25), (26), (27)
    [0192] 26 (28)， (29)
    [0193] 変換アダプタ 22は出力 d z がないので数式は 2つである。 このことは変換アダプタ 24についても同じである。
    [0194] また、 変換アダプタ 26は出力 a 7 を使わないので同じく数 式は 2つである。
    [0195] 次に本発明の場合について考察すると、 本発明は第 12図お よび第 13図に示した簡略化変換アダプタを主として利用し、 第 4図の統合変換アダプタ 41を形成するものであり、 その形 成手順を以下に示す。
    [0196] 第 14 A , 14B , 14Cおよび 14D図は第 3図の変換アダプタ 21および 22 (第 1段目） を統合して本発明の統合変換ァダブ タ 41を形成する手順を表す図である。
    [0197] まず第 3図の変換アダプタ 21および 22を統合した統合変換 アダプタは第 14A図のように表すことができる。 本図におい ては実際には計算には使われない加算手段や乗算手段がある, すなわち、 抵抗を接続するので C2 = 0、 したがって d 3 は 未使用である。 そこで本図の加算手段 A 1 および A 2 とこれ らに接続する線を排除する。 そうすると第 14B図のように簡 略化した結線図が得られ'る。 第 14 B図をさらに観察すると、 本図中のバス P 1およびパ ス P 2をそれぞれ経由した演算は、 加算手段 A 3において足 し引き零になり、 実質的に存在しないのと等価である。 そこ で本図の加算手段 A 3および A 4 とこれらに接続する線を排 除する。 そうすると第 14 C図のように簡略化した結線図が得 られる。
    [0198] 第 14C図をさらに観察すると、 加算器 A 5 の各マイナス端 子 （一） をプラス端子 （ + ) に変更する ことによって、 本図 の乗算器 M 1 (乗数一 1 ) を排除できることが分かる。 そう すると第 14 D図のように簡略化した結線図が得られる。
    [0199] 第 14 D図より、 l , a 3 および をそれぞれ計算する と、 既述の （30) 式、 （31) 式および （32) 式が得られる。 第 15 A , 15 Bおよび 15 C図は第 3図の変換アダプタ 23およ び 24 (第 2段目） を統合して本発明の統合変換アダプタ 41を 形成する手順を表す図である。 まず第 15A図を観察すると、 抵抗に相当する変換アダプタ 24の出力 d 4 と入力 c < は不使 用であるから、 本図中の加算手段 A 1および A 2 とこれらに 接続する線を排除することができる。 そうすると、 第 15B図 のように簡略化した結線図が得られる。
    [0200] 第 15B図をさらに観察すると、 本図中の加算手段 A 3およ び A 4を除去して乗算手段 M l の乗数を から T — 2に 変更し、 かつ、 M l を M l ' として別のところに移設すれば 良いことが分かる。 そうすると、 第 15C図のように簡赂化し た結線図が得られる。
    [0201] 第 15C図より、 b 3 a 5 および d 3 をそれぞれ計算する と、 既述の （33) 式、 （34) 式および （35) 式が得られる。 第 16 A , 16Bおよび 16C図は第 3図の変換アダプタ 25およ び 26 (第 3段目） を統合して本発明の統合変換アダプタ 41を 形成する手順を表す図である。 まず第 16A図においては、 変 換アダプタ 26として、 第 12図の簡略形を用いず、 第 10図の一 般形を用いる。 これは変換アダプタ 26が最終段にあることか ら、 既述の端子ィ ンビ一ダンスの条件、 すなわち BTz-BT, + RT3 が成立せず、 アダプタ 26を第 12図の簡略形にできない からである。 つまり r 36キ 1である。
    [0202] 第 16A図を観察すると、 本図のバス Pは計算上冗長なステ ップであり、 これを排除して第 16B図に示す乗算手段 M 2 (乗数 2 ) に置き換える。
    [0203] また第 16A図において、 出力 a , と入力 b 7 は抵抗終端で あることから不使用であり、 結局乗算手段 M 1 と加算手段 A 1 は不要である。 したがって、 これらに接続する線も加箕 手段 A 2 も不要である。 そうすると、 第 16B図のように簡略 化した結線図が得られる。
    [0204] 第 16 C図は、 第 16 B図における点線内の部分を時計まわり に 90° 倒した結線図である。
    [0205] 第 16C図 （あるいは第 16B図） より、 b 5 , d 5 および d 6 をそれぞれ計算すると、 既述の （36) 式、 （37) 式および (38) 式が得られる。
    [0206] 本発明はゥヱ一ブディ ジタルフ ィルタ形バラ ンシングネッ トワークの演算量の圧縮を主題とするものであり、 本発明を 適用するこ とにより、 ゥ'エーブディ ジタルフィ ルタ形バラ ン シ ングネ ッ トワークの演算量を 40ステップ強滅らすことがで きる。 この数字は小さいようであるが、 実際には効果は大で ある。 例えば P C M伝送装置のケーブル等化器、 レベル設定、 バラ ンシングネッ トワーク処理等、 従来アナ口グ的に処理し ていた事項を汎用 D S Pで行う場合、 主に消費電力の面から 1個の DSP · LS I で 2 チャ ンネルの処理が要求される力く、 1 チャネル当り 600ステップ強で一連の演算を行わなければな らないことを考えると効果は大と言ってよい。 極端な場合 40 ステップのために、 1 チャネル当り 1個の DSP . LS I を割当 てなければならないこともあり うる訳で、 その場合にはコス ト、 サイズ、 消費電力等の面で明白な効果が現れる。
    [0207] 実際に演箕ステップ数は 600ステッブを超えることも多く、 本来 D S Pでなすべき処理を別のハー ドウヱァで処理させる という こともしばしば行われており、 この面からみると付属 のパー ドウユアの規模の圧縮という効果も大きい。
    [0208] 〔産業上の利用分野〕
    [0209] こ こに提案したウ ェーブディ ジタルフ ィ ルタ形バラ ンシ ン グネッ トワークは、 加入者端末とペアケーブルで結ばれる交 換局内の加入者回路にその応用を見出すことができる。
    权利要求:
    Claims 請 求 の 範 囲
    1. 複数のコ ンデンサおよび複数の抵抗を構成素子とし、 各該構成素子対応に演算機能を有する変換アダプタを縦属接 続してなるウェーブディ ジタルフィルタ用変換アダプタにお いて、
    前記抵抗に対応する変換アダプタは、 それぞれに隣接する 変換アダプタと縦属接続して演算機能を統合するような統合 変換アダプタを構成することを特徴とするウエーブディ ジタ ルフ ィルタ用変換アダプタ。
    2. 信号路に対してコ ンデンサおよび抵抗が直列に接続さ れる場合、
    入力側の入射波を第 1入力とし第 1出力に出力側の該入射 波を送出する第 1加算器と、
    入力側の反射波を第 1入力とし、 前記第 1加算器の第 2出 力を第 2入力とする第 2加算器と、
    該第 2加箕器の出力に対して所定の乗算を行う第 1乗算器 と、
    該第 1乗算器の出力に対して所定の乗算を行う第 2乗算器 と、
    該第 2乗算器の出力を第 1入力とし入力側の前記入射波を 第 2入力として、 出力側の前記反射波を出力から送出する第 3加算器と、
    前記第 2乗算器の出力を第 1入力とする第 4加算器と、 該第 4加算器の出力を入力とし、 出力が前記第 1加算器の 第 2入力となる遅延素子と、
    前記遅延素子の出力を第 1入力と yし前記第 1乗算器の出力 を第 2入力とすると共に出力が前君^4加算器の第 2入力とな る第 4加算器とによって前記統合変換アダプタを構成する請 求項 1 に記載のウエーブディ ジタルフ ィ ルタ用変換ァダブタ。
    3. 信号路に対して並列にコ ンデンサが、 直列に抵抗がそ れぞれ接続される場合、
    入力側の入射波を第 1入力とする第 1加算器と、
    該第 1加算器の出力に対して所定の乗算を行う第 1乗算器 と、
    該第 1乗算器の出力を第 1入力とし、 出力側の前記入射波 を第 1 出力として送出する第 2加算器と、.
    該第 2加算器の第 2出力に対して所定の乗算を行う第 2乗 算器と、
    該第 2乗箕器の出力を第 1入力とする第 3加算器と、 入力側の反射波に対して所定の乗算を行い、 出力を前記第 3加算器の第 2入力に送出する第 3乗箕器と、
    前記第 3加算器の出力を第 1入力とし、 入力側の前記入射 波を第 2入力とし、 出力より出力側の前記反射波を送出する 第 4加算器と、
    前記第 3加算器の出力を第 1入力とする第 5加算器と、 該第 5加算器の岀カを入力とし、 出力が、 前記第 2加算器 の第 2入力と、 前記第 1加算器の第 2入力と、 前記第 5加算 器の第 2入力にそれぞれ送出される遅延素子とによつて前記 統合変換アダプタを構成する請求項 1 に記載のゥユ ーブディ 2 PCT/JP90/01120
    40 ジタルフ ィ ルタ用変換アダプタ。
    4. 信号路に対して並列に第 1 コ ンデンサが、 直列に第 2 コ ンデンサがそれぞれ接続される場合、
    入射波を第 1入力とする第 1加算器と、
    該第 1加算器の出力に対して所定の乗算を行う第 1乗算器 該第 1乗算器の出力を第 1入力とする第 2加算器と、 該第 2加算器の第 1出力を第 1入力とする第 3加算器と、 該第 3加算器の出力に対して所定の乗算を行う第 2乗算器 と、
    該第 2乗算器の出力を第 1入力とする第 4加算器と、 該第 4加算器の出力を入力とし、 出力が前記第 3加算器お よび第 4加算器の各第 2入力とされる第 1遅延素子と、
    該第 3加算器の出力に対して所定の乗算を行う第 3乗算器 該第 3乗算器の出力を第 1入力とする第 5加算器と、 前記第 2加算器の第 2出力に対して所定の乗算を行い、 出 力を前記第 5加算器の第 2入力とする第 4乗算器と、
    該第 5加算器の出力を第 1入力とし、 前記入射波を第 2入 力として反射波を送出する第 6加算器と、
    前記第 5加算器の出力を第 1入力とする第 7加箕器と、 該第 7加算器の出力を入力とし、 出力が前記第 1加算器、 第 2加算器および第 Ί加算器の各第 2入力とされる第 2遅延 素子とによって前記統合変換アダプタを構成する請求項 1 に 記載のゥヱーブディ ジタ'ルフ ィルタ用変換アダプタ。
    5. 信号路に対してコ ンデンサおよび抵抗が直列に接続し た第 1 の統合変換アダプタと、
    信号路に対して並列にコ ンデンサ、 直列に抵抗をそれぞれ 接続した第 2の統合変換アダプタと、
    信号路に対して並列に第 1 のコ ンデ ンサが、 直列に 第 2 のコ ンデンサがそれぞれ接続した第 3 の統合変換アダプタと を縦属接続してなることを特徴とするバラ ンシ ングネッ トヮ ―ク。
    6. 第 1 の統合変換アダプタは、
    入力側の入射波を第 1入力とし第 1 出力に出力側の該入射 波を送出する第 1加算器と、
    入力側の反射波を第 1入力とし、 前記第 1加算器の第 2出 力を第 2入力とする第 2加算器と、
    該第 2加算器の出力に対して所定の乗算を行う第 1乗算器 と、
    該第 1乗算器の出力に対して所定の乗算を行う第 2乗算器 と、
    該第 2乗算器の出力を第 1入力とし入力側の前記入射波を 第 2入力として、 出力側の前記反射波を出力から送出する第 3加算器と、
    前記第 2乗算器の出力を第 1入力とする第 4加算器と、 該第 4加算器の出力を入力とし、 出力が前記第 1加算器の 第 2入力となる遅延素子と、
    前記遅延素子の出力を第 1入力とし前記第 1乗算器の出力 を第 2入力とすると共に出力が前記 算器の第 2入力とな る第 4加算器とによって構成する第 5項記載のバランシング ネ ッ ト ワーク。
    7. 第 2の統合変換アダプタは、
    入力側の入射波を第 1入力とする第 1加箕器と、
    該第 1加算器の出力に対して所定の乗算を行う第 1乗算器 と、
    該第 1乗算器の出力を第 1入力とし、 出力側の前記入射波 を第 1出力として送出する第 2加算器と、
    該第 2加算器の第 2出力に対して所定の乗算を行う第 2乗 算器と、
    該第 2乗算器の出力を第 1入力とする第 3加算器と、 入力側の反射波に対して所定の乗算を行い、 出力を前記第
    3加算器の第 2入力に送出する第 3乗算器と、
    前記第 3加算器の出力を第 1入力とし、 入力側の前記入射 波を第 2入力とし、 出力より出力側の前記反射波を送出する 第 4加算器と、
    前記第 3加算器の出力を第 1入力とする第 5加算器と、 該第 5加算器の出力を入力とし出力が、 前記第 2加算器の 第 2入力と、 前記第 1加算器の第 2入力と、 前記第 5加算器 の第 2入力にそれぞれ送出される遅延素子とによって構成す る第 5項記載のバラ ンシングネッ ト ワーク。
    8. 第 3の統合変換アダプタは、
    入射波を第 1入力とする第 1加算器と、
    該第 1加算器の出力に対して所定の乗算を行う第 1乗算器 と、 ' 該第 1乗算器の出力を第 1入力とする第 2加算器と、 該第 2加算器の第 1 出力を第 1入力とする第 3加算器と、 該第 3加箕器の出力に対して所定の乗算を行う第 2乗算器 と、
    該第 2乗算器の出力を第 1入力とする第 4加算器と、 該第 4加算器の出力を入力とし、 出力が前記第 3加算器お よび第 4加算器の各第 2入力とされる第 1遅延素子と、 該第 3加算器の出力に対して所定の乗算を行う第 3乗算器 と、
    該第 3乗算器の出力を第 1入力とする第 5加算器と、 前記第 2加算器の第 2出力に対して所定の乗算を行い、 出 力を前記第 5加算器の第 2入力とする第 4乗算器と、
    該第 5加算器の出力を第 1入力とし、 前記入射波を第 2入 力として反射波を送出する第 6加箕器と、
    前記第 5加算器の出力を第 1入力とする第 7加算器と、 該第 7加算器の出力を入力とし、 出力が前記第 1加算器、 第 2加算器および第 Ί加算器の各第 2入力とされる第 2遅延 素子とによゥて構成する第 5項記載のバラ ンシングネ 'ン ト ヮ 一ク。
    9. 複数の加算手段、 複数の乗算手段およびこれらの手段 相互間を接続する複数の線からなる各前記変換アダプタに対 し、 所定の端子ィ ンビーダンスを適用するこ とによって簡略 化した構成の変換アダプタとした上で各前記統合変換ァダプ タを形成する請求項 1 に記載のゥヱーブデイ ジタルフ ィ ルタ 用変換アダプタ。 ' -
    10. 前記の簡略化した各変換アダプタを統合した変換ァダ プタの対から、 所定の端子条件に着目して前記フ ィ ルタ演箕 機能に閩与しない前記加算手段、 乗算手段および線のうちの 少なく とも 1つを排除し、 前記の簡略化した構成の統合変換 アダプタを形成する請求項 9に記載のゥヱ一ブディ ジタルフ ィルタ用変換アダプタ。
    11. 請求項 1 に記載のウエーブディ ジタルフィルタ用変換 アダプタによって構成されるバラ ンシ ングネッ トワークであ つて、 基本サ ンプリ ングク ロ ッ ク （ C K ) の n ( n は 2以上 の整数） 倍の周波数を有するオーバーサンプリ ングクロ ック
    ( C ») で動作させ、 かつ、 各該基本サンプリ ングクロ ック ( C K ) 毎に離散的なフ ィ ルタ出力（OUT) を得るため各前記 基本サンプリ ングクロ ック （ C K ) 内のフィルタ演算を n面 に分割して行うようにし、 ここに複数の前記統合変換ァダブ タ 0各々を n倍の個数の分割化統合変換アダプタにて構成し, 各該統合変換アダプタ毎の前記分割化統合変換アダプタ相 互間ではフィルタ係数の値を異ならせることを特徴とするバ ラ ンシングネ ッ ト ワーク。
    12. 前記 nが n = 2であって、 信号路に対してコ ンデンサ および抵抗が直列に接続される場合に対応する 3端子対の統 合変換アダプタを 2分割した第 1および第 2分割化統合変換 アダプタと、
    前記信号路に対して並列にコ ンデンサが、 直列に抵抗がそ れぞれ接続される場合に対応する 3端子対の統合変換ァダプ タを 2分割した第 3およ'び第 4分割化統合変換アダプタと、 前記信号路に対して並列に第 1 コ ンデンサが、 直列に第 2 コ ンデンザがそれぞれ接続される場合に対応する 3端子対の 統合変換アダプタを 2分割した第 5および第 6分割化統合変 換アダプタと、 を有し前記第 1、 第 3および第 5分割化統合 変換アダプタを縦属接続し、 前記第 2、 第 4および第 6分割 化統合変換アダプタを縦属接続してなり、
    さ らに、 前記第 1分割化統合変換アダプタにおける縦属接 続用の 2端子対以外の第 3の端子対間に直列接続され、 かつ、 その中間接続点に現れる信号を前記第 2分割化統合変換ァダ ブタに与える第 1および第 2遅延素子と、
    前記第 3および第 4分割化統合変換アダプタの各々におけ る、 縦属接続用の 2端子対以外の第 3の端子対の各々の間に 共通に並列接続される第 3遅延素子と、
    前記第 5および第 6分割化統合変換アダプタの各々におけ る縦属接続用の 1端子対以外の一方の第 3の端子対の各々の 間に共通に並列接続される第 4遅延素子と、
    前記第 6分割化統合変換アダプタにおける他方の前記第 3 の端子対間に直列接続され、 かつ、 その中間接続点に現れる 信号を前記第 5分割化統合変換アダプタに与える第 5および 第 6遅延素子と、 を有してなり、
    さらに前記第 1分割化統合変換アダプタと、 反射波を送出 する前記第 2分割化統合変換アダプタに対し、 択一交互的に 入射波を与える第 1 スィ ツチ対と、
    前記第 3遅延素子の一端側において、 該一端を前記第 3分 割化統合変換アダプタ側 ©前記第 3の端子対側または前記第 4分割化統合変換アダプタ側の前記第 3の端子対側に択一交 互的に接続する第 2 スィ ツチ対と、
    前記第 3遅延素子の他端側において、 該他端を前記第 3分 割化統合変換アダプタ側の前記第 3の端子対側または前記第 分割化統合変換アダプタ側の前記第 3の端子対側に択一交 互的に接続しかつ前記第 2 スィ ツチ対と相補的にオンオフす る第 3 スィ ッチ対と、
    前記第 4遅延素子の一端側において、 該一端を前記第 5分 割化統合変換アダプタ側の前記第 3の端子対側または前記第 6分割化統合変換アダプタ側の前記第 3の端子対側に択一交 互的に接続する第 4 スィ ツチ対と、
    前記第 4遅延素子の他端側において、 該他端を前記第 5分 割化統合変換アダプタ側の前記第 3の端子対側または前記第 6分割化統合変換アダプタ側の前記第 3の端子対側に択一交 互的に接続しかつ前記第 4 スィ ツチ対と相補的にオンオフす る第 5 スィ ツチ対と、 をもって構成される請求項 11に記載の ノ 'ラ ンシングネ ッ トワーク。
    13 . 各々がコ ンデンサおよび抵抗を構成素子としてフ ィ ル タ演算機能を果たす、 縦属接続された複数の 3端子対変換ァ ダプタからなるバラ ンシングネ ッ ト ワークにおいて、
    前記抵抗を舍む変換アダプタについては、 前記縦属接続用 の 2端子対以外の端子対を排除した上で隣接する前記コ ンデ ンサを舍む変換アダプタと統合して複数の 3端子対統合変換 アダプタを形成し、 該複数の統合変換アダプタを縦属接続し て構成するこ とを特徴とするバラ ンシングネ ッ ト ワーク。
    14. 各加入者に対し 2線式のペアケーブルで接続する局の 局内に配置され、 かつ該局に対向する相手局と該局との間の 伝送路の送信側と受信側の間に接続されるバラ ンシ ングネ ッ トワークであって、 該バラ ン シ ングネッ トワークは複数の変 換アダプタを縦属接続してなり、 しかも
    複数の加算手段、 複数の乗算手段およびこれらの手段相互 間を接続する複数の線からなる各前記変換アダプタに対し、 所定の端子ィ ンビーダンスを適用するこ とによ って簡略化し た構成の変換アダプタとした上で各前記統合変換アダプタを 形成することを特徴とするバラ ンシ ングネッ トワーク。
    15. 請求項 14のバラ ンシ ングネ ッ ト ークは、 信号路に対 してコ ンデンサと抵抗を直列に接続し 合変換アダプタと、 信号路に対して並列にコ ンデンサ、 直列に抵抗を接続した第 2の統合変化アダプタと、
    信号路に対して並列に第 1 のコ ンデンサ が、 直列に第 2 コ ンデンサ^ ¾続した 第 3の統合変換アダプタとを縦属接続 してなることを特徴とする。
    16. 第 1 <Λ換アダプタは、 入力側の入射波を第 1入力と し第 1 出力に出力側の該入射波を送出する第 1加算器と、 入力側の反射波を第 1入力とし、 前記第 1加算器の第 2出 力を第 2入力とする第 2加算器と、
    該第 2加算器の出力に対して所定の乗箕を行う第 1乗算器 と、
    該第 1乗算器の出力に対して所定の乗算を行う第 2乗算器 と、 · - 該第 2乗算器の出力を第 1 入力とし入力側の前記入射波を 第 2入力として、 出力側の前記反射波を出力から送出する第 3加算器と、
    前記第 2乗算器の出力を第 1入力とする第 4加算器と、 該第 4加算器の出力を入力とし、 出力が前記第 1加算器の 第 2入力となる遅延素子と、
    前記遅延素子の出力を第 1入力とレ前記第 1乗算器の出力 を第 2入力とすると共に出力が前言 加算器の第 2入力とな る第 4加算器とによって構成する第 15記載のバラ ンシングネ ッ トワーク。 λ
    17. 第 2 変換アダプタは、
    入力側の入射波を第 1入力とする第 1加算器と、
    該第 1加算器の出力に対して所定の乗箕を行う第 1乗算器 と、
    該第 1乗箕器の出力を第 1入力とし、 出力側の前記入射波 を第 1 出力として送出する第 2加算器と、
    該第 2加算器の第 2出力に対して所定の乗算を行う第 2乗 算器と、
    該第 2乗算器の出力を第 1入力とする第 3加算器と、 入力側の反射波に対して所定の乗算を行い、 出力を前記第 3加算器の第 2入力に送出する第 3乗算器と、
    前記第 3加算器の出力を第 1入力とし、 入力側の前記入射 波を第 2入力とし、 出力より出力側の前記反射波を送出する 第 4加算器と、
    前記第 3加算器の出力を第 1 入力とする第 5加算器と、 該第 5加箕器の出力を入力とし出力が、 前記第 2加算器の 第 2入力と、 前記第 1加算器の第 2入力と、 前記第 5加算器 の第 2入力にそれぞれ送出される遅延素子とによって構成す る第 15項記載のバラ ンシ ングネ ッ トワーク。
    18. 第 3 ©変換アダプタは、
    入射波を第 1入力とする第 1加算器と、
    該第 1加算器の出力に対して所定の乗算を行う第 1乗算器 と、
    該第 1乗算器の出力を第 1入力とする第 2加算器と、 該第 2加算器の第 1 出力を第 1入力とする第 3加算器と、 該第 3加算器の出力に対して所定の乗箕を行う第 2乗算器 と、
    該第 2乗算器の出力を第 1入力とする第 4加算器と、 該第 4加算器の出力を入力とし、 出力が前記第 3加算器お よび第 4加算器の各第 2入力とされる第 1遅延素子と、 該第 3加算器の出力に対して所定の乗算を行う第 3乗算器 と、
    該第 3乗算器の出力を第 1入力とする第 5加算器と、 前記第 2加箕器の第 2出力に対して所定の乗箕を行い、 出 力を前記第 5加算器の第 2入力とする第 4乗算器と、
    該第 5加算器の出力を第 1入力とし、 前記入射波を第 2入 力として反射波を送出する第 6加算器と、
    前記第 5加算器の出力を第 1入力とする第 7加算器と、 該第 7加算器の出力を入力とし、 出力が前記第 1加算器、 第 2加算器および第 7加箕器の各第 2入力とされる第 2遅延 素子とによつて構成する第 15項記載のバラ ンシ ングネ ッ トヮ 一ク。
    19. 各前記統合変換アダプタを縦属接続してエコ ーキャ ン セラとする請求項 15に記載のバラ ンシングネ ッ ト ワーク。
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