![]() Circuit amplificateur differentiel
专利摘要:
公开号:WO1990004286A1 申请号:PCT/JP1989/001029 申请日:1989-10-06 公开日:1990-04-19 发明作者:Sanpei Miyamoto;Hidenori Uehara 申请人:Oki Electric Industry Co., Ltd.; IPC主号:H03K3-00
专利说明:
[0001] 明 細 書 差 動 増 幅 回 路 技 術 分 野 [0002] 本発明 は活性化信号 に応答 し て、 2入力 の差動増幅 を行な う ダイ ナ ミ ッ ク 動作型の差動増幅回路 に関す る も のであ る 。 背 景 技 術 [0003] 差動増幅回路 は、 例え ば論理 レベルの " H " ま た は " L " レベルの振 り 分け等の種々 の用途に用 い ら れて い る 。 論理 レ ベ ル の振 り 分けの例 と し て は、 ① ト ラ ン ジ ス 夕 ♦ ト ラ ン ジ ス タ ' ロ ジ ッ ク ( T T L ) 入力の レ ベル 2.4 V 、 レ ベ ル 0.8 V を M O S 論 理 レ ベル と し て レ ベル 5 V、 " L " レ ベル 0 V に変換す る た めの半導体メ モ リ の ァ ド レ スバ ッ フ ァ 等 や、 ②半導体 メ モ リ の記億信号が " H " レ ベ ルであ る か、 レベルであ る かを検知す る セ ン ス ア ン プ等 に用 い ら れて い る 。 [0004] 前記①の場合 に お け る 従来の差動増幅回路の一構成 例を第 2 図 に示す。 [0005] こ の差動増幅回路 は、 活性化信号の 0 1 の レ ベル に よ り 、 第 1 の入力信号 A i n (例え ば、 2.4 V ま た は 0.8 V ) と 第 2 の入力信号 V (例え ば 1.5 V ) と の差動を と り 、 ラ ッ チ信号 0 2 の " H " レベルに よ り 、 差動的 に決ま っ た値を保持 し 、 そ れを相補的な 出 力信号 A , A (例え ば、 5 V ま た は 0 V ) の形で出力 す る 回路であ り 、 P チ ャ ネ ル型の電界効果 ト ラ ン ジ ス 夕 (以下、 F E T と い う ) 1 〜 4 、 及び N チ ャ ネ ル型 F E T 5 〜 1 3 よ り 構成 さ れて い る 。 な お、 第 2 図の veeは電源電位 (第 1 の電位) 、 vssは接地電位 (第 [0006] 2 の電位) であ る 。 [0007] 第 3 図 は第 2 図の動作波形図であ り 、 こ の 図を参照 し つつ第 2 図の動作を説明す る 。 [0008] 活性化信号 0 1 及びラ ッ チ信号 0 2 は最初 " L " レ ベ ル ( = V 。 レ ベル) で あ り 、 出力信号 A , Sは [0009] F E T 1 , 2 を介 し て電源電位 V e„に プ リ チ ャ ー ジ さ れて い る 。 [0010] 活性化信号 ø 1 力《 " H " レ ベ ル に な る と 、 F E T 7 , 8 がオ ン し 、 F E T 5 , 7 , 9 を通 し て出力信号 Xが 放電す る と 共に、 F E T 6 , 8 , 1 0 を通 し て出力信 号 A が放電す る 。 こ こ で、 例え ば入力信号 A i nが 0.8 V 、 入力信号 V r が 1.5 Vで あ る と 、 F E T 9 , 1 0 の う ち 、 入力信号 をゲー ト 入力 と す る F E T 1 0 の コ ン ダ ク タ ン ス の方が、 入力信号 A inをゲー ト 入力 す る F E T 1 9 の コ ン ダク タ ン ス よ り 大 き い。 そ の た め、 出力信号 A の方が よ り 速 く 放電 し 、 出力信号 A の電位が A の電位よ り 低 く な る 。 出力信号 A , ; に電 位差がで き る と 、 F E T 5 , 6 に コ ン ダ ク タ ン ス の差 が生 じ る 。 さ ら に 出 力 信号 A の電位が V ee— I V t p I 、 [0011] (但 し 、 V は P チ ャ ネ ル型 F E T の閾値電圧) よ り 低 く な る と 、 F E T 3 力《オ ン し 、 そ の F E T 3 を通 し て 出 力 信号 を電源電位 V e„側 に 充電 し は じ め 、 出 力 信号 A , Sの 電位差が さ ら に 大 き く な る 。 [0012] さ ら に 、 ラ ッ チ 信号 ø 2 力く " H " レ ベ ル ( - V Λ Λレ ベ ル) に な る と 、 F Ε Τ 1 3 力 オ ン し 、 出 力 信号 Α が 接地電位 V ssレ ベ ル に な る と 共 に 、 出 力信号 が電源 電位 レ ベ ル と な り 、 そ の 出力 信号 A T^' F E T I 2 , し [0013] 1 3 を 介 し て接地電位 V ssに 、 出 力 信号 S力く F E T 3 を 介 し て電源電位 に そ れぞれ ク ラ ン プ さ れ る 。 ク [0014] しし [0015] ラ ン プ後 は 、 入力 信号 A i n, V ^ の電位変化 に 関係 な く 、 出 力 信号 A , が電位 V s, v eeレ ベ ル に 保持 さ れ る o [0016] こ の よ う な 従来 の 差動増幅回路 は活性化信号 ø 1 及 び ラ ツ チ 信号 2 の 2 本 の 制御信号 を必要 と す る 上 に そ の 信号 ø 1 , Φ 2 に お け る 信号遅延の タ イ ミ ン グ制 御 も 必要 とな る 。 こ の ø 1 , ø 2 の 信号遅延が短かす ぎ る と 、 出 力 信号 A と A の 電位差を十分 に 確保で き な い 状態で ラ ッ チ 信号 ø 2 力 " H " レ ベル に 立上 る こ と に よ り 、 誤動作を起 こ し やすか つ た 。 反対 に 、 0 1 , ø 2 の 信号遅延が長す ぎ る と 、 ラ ッ チ ま で に 時 間がか か っ て入力 信号 A i n, V f の レ ベルを長 く 保持 し な け れば な ら ず、 動作速度が遅 く な つ て い た 。 [0017] こ の 発明 の 目 的 は誤動作 を起 こ す こ と が少 な い差動 増幅回路を提供す る こ と に あ る 。 [0018] こ の発明 の他の 目 的 は動作速度の速い差動増幅回路 を提供す る こ と に あ る 。 発 明 の 開 示 [0019] 本発明 は第 1 及び第 2 の ノ ー ド と 、 こ れ ら の ノ ー ド に それぞれ接続 さ れた第 1 及び第 2 の 出力端子 と を有 し 、 第 1 ノ ー ド と 第 2 ノ ー ド と の電位変化速度差を検 知 し て前記 2 つ の 出力の う ち 、 一方を第 1 の電位に、 他方を前記第 1 の電位よ り 低い第 2 の電位 に 固定す る フ リ ッ プ フ ロ ッ プ回路 と 、 [0020] 前記第 1 の ノ ー ド に接続 さ れ、 かつ第 1 の入力端子 を有 し 、 こ の第 1 の入力端子 に入力 さ れた信号の電位 に応 じ て前記第 1 の ノ ー ド の電位変化速度を決定す る 第 1 の電位変化速度決定手段 と 、 [0021] 前記第 2 の ノ ー ド に接続 さ れ、 かつ第 2 の入力端子 を有 し 、 こ の第 2 の入力端子に入力 さ れた信号の電位 に 応 じ て前記第 2 の ノ ー ドの電位変化速度を決定す る 第 2 の電位変化速度手段 と 、 [0022] 前記第 1 の ノ ー ド と 第 1 の 出力端子 と の 間 に接続 さ れ、 第 1 の 出力端子の電位が前記第 1 の電位よ り 一定 値だ け低 く な つ た と き に前記第 1 の ノ ー ドを前記第 2 の電位に 固定す る 第 1 の電位固定手段 と 、 [0023] 前記第 2 の ノ ー ド と 第 2 の 出力端子 と の 間 に接続 さ れ、 第 2 の 出力端子の電位が前記第 1 の電位よ り 一定 値だ け低 く な つ た と き に前記第 2 の ノ ー ドを前記第 2 の電位に 固定す る 第 1 の電位固定手段 と を有す る 差動 增幅回路であ る 。 図面の簡単な説明 [0024] 第 1 図 は こ の 発明 の 第 1 の実施例を示す差動増幅回 路の 回路図、 第 2 図 は従来の差動増幅回路の 回路図、 第 3 図 は第 2 図の動作波形図、 第 4 図 は第 1 図の動作 波形図、 第 5 図 は こ の発明 の第 2 の実施例を示す差動 增幅回路の 回路図、 第 6 図 は第 5 図の動作波形図であ る 発明 を実施す る た め の最良の形態 [0025] こ の発明 を よ り 詳細 に詳述す る た め、 第 1 図及び第 4 〜 6 図を参照 し て説明す る 。 [0026] 第 1 図 は こ の発明 の第 1 の実施例であ る ダイ ナ ミ ツ ク 動作型 の差動増幅回路の 回路図であ る 。 こ の差動增 幅回路 は 、 活性化信号 ø の " H " レ ベ ル に よ り 、 第 1 の入力信号 A i n (例え ば 2.4 V ま た は 0.8 V ) と 第 2 の入力信号 V r (例え ば 1.5 V ) と の電位差を検知 し て、 第 1 の入力信号 A i nと 第 2 の入力信号 と の大小閲 係に よ っ て相補的な一定の 出力信号 (例え ば 5 V と 0 V ) の形で出力す る 回路であ る 。 こ の差動増幅回路は フ リ ッ プ フ ロ ッ プ回路 2 0 (以下 F F 回路 と い う ) N チ ヤ ネ ノレ型 ト ラ ン ジ ス タ 2 7 〜 3 0 , 3 3 , 3 4 , お よ び イ ン ノく ー タ 3 1 , 3 2 力、 ら 構成 さ れて い る 。 F F 回路 2 〇 は P チ ヤ ネ ノレ型 F E T 2 1 〜 2 4 及び N チ ヤ ネ ノレ型 F E T 2 5 , 2 6 を有 し て お り 、 第 : L の電位で あ る 電源電位 V eeに は並列接続 さ れた P チ ャ ネ ル型 F E T 2 1 , 2 3 の ソ ー ス が共通接続 さ れ、 こ れ ら の ド レ イ ン は出力ノ ー ド N 1 に共通接続 さ れて い る 。 さ ら に こ の第 1 の 出カ ノ 一 ド N 1 に は N チ ヤ ネ ノレ型 F E T 2 5 の ド レ イ ン が接続 さ れ、 こ の N チ ャ ネ ル型 F E T 2 5 の ソ ー ス は第 1 の ノ 一 ド N 3 に接続 さ れて い る 。 こ れ ら と 同様 に P チ ャ ネ ル型 F E T 2 2 , 2 4 が電源電位 V eeと 第 2 の 出力 ノ ー ド N 2 と の 間 に並列 接続 さ れて お り 、 N チ ャ ネ ル型 F E T 2 6 が第 2 の 出 カ ノ 一 ド と 第 2 の ノ ー ド N 4 と の 間 に 接続 さ れて い る さ ら に P チ ャ ネ ル型 F E T 2 3 と N チ ヤ ネ ノレ型 F E T 2 5 と の ゲ ー ト は第 2 の 出力 ノ ー ド N 2 に 共通 に 接続 さ れ、 P チ ャ ネ ル型 F E T 2 4 と N チ ヤ ネ ノレ型 F E T 2 6 と の ゲ 一 ト は第 1 の 出 力 ノ ー ド N 1 に 共通 に 接続 さ れて い る 。 P チ ャ ネ ル型 F E T 2 1 , 2 2 の ゲ ー ト に は活性化信号 が共通 に与え ら れ る 。 第 1 , 第 2 の ノ ー ド N 3 , N 4 に は N チ ヤ ネ ノレ型 F E T 2 7 , 2 8 の ド レ イ ン が そ れぞれ接続さ れ、 こ れ ら F E T 2 7 , 2 8 の ゲ ー 卜 に は活性化信号 ø が与え ら れ る 。 ま た 、 N チ ヤ ネ ノレ型 F E T 2 7 , 2 8 の ソ ー ス に は N チ ヤ ネ ル型 F E T -2 9 , 3 ◦ の ド レ イ ン 力《 そ れぞれ接続 さ れ こ れ ら F E T の ソ ー ス は第 2 の 電位で あ る 接地電位 V s„に 接続 さ れて い る 。 第 1 , 第 2 の ノ ー ド N 3 , N 4 に は 、 さ ら に N チ ヤ ネ ノレ型 F E T 3 3 , 3 4 の ド レ イ ン が そ れぞれ接続 さ れて お り 、 こ れ ら F E T 3 3 , 3 4 の ソ ー ス は電源電位 V ssに 接続 さ れて い る 。 さ ら に 、 こ れ ら F E T 3 3 , 3 4 の ゲ ー ト に は イ ン バ ー 夕 3 2 , 3 1 の 出 力が接続 さ れて い る 。 イ ン ノく 一 夕 3 2 , 3 1 の 入力 は そ れぞれ第 1 , 第 2 の 出力 ノ ー ド N 1 , N 2 に 接続 さ れて い る 。 出 力 ノ ー ド N 1 , N 2 に は 出 力 ί言号 A , Α が 出 力 さ れ る 。 ま た N チ ャ ネ ル型 F E T 2 9 , 3 0 の ゲ ー ト に は、 入力 信号 A i n, V ^ が そ れ ぞれ与 え ら れ る 。 な お 、 イ ン バ ー タ 3 1 と F E T 3 4 及 び ィ ン バ 一 夕 3 2 と F E T 3 3 と で電位設定手段 を 構成す る 。 [0027] 次 に 、 こ の 第 1 の 実施例 の 差動増幅回路 の 動作を第 4 図 の 動作波形図 を参照 し つ つ 説明 す る 。 [0028] 活性 化信号 ø は 当初 " L " レ ベル ( = V 。 レ ベ ル) で あ る た め 、 F E T 2 1 , 2 2 はオ ン 状態で あ る 。 こ の た め 、 出 力 信号 A , A は F E T 2 1 , 2 2 を 介 し て 電源電位 V e„に プ リ チ ャ ー ジ さ れて い る 。 [0029] 活性 化信号 ø が " H " レ ベ ル ( = V eeレ ベ ル) に な る と 、 F E T 2 7 , 2 8 がオ ン し 、 F E T 2 5 , 2 7 , 2 9 を通 し て 出 力 信号 が放電す る と 共 に 、 F E T 2 6 , 2 8 , 3 0 を通 し て 出 力 信号 A が放電す る 。 こ こ で 、 例 え ば入力 信号 A i nが 0.8 V_、 入力信号 V ^ が 1.5 V で あ る と 、 F E T 2 9 , 3 0 の う ち 、 入力 信号 V r を ゲ ー ト 入力 と す る F E T 3 0 の コ ン ダ ク タ ン ス の方が、 入力 信号 A i nを ゲ ー ト 入力す る と F E T 2 9 の コ ン ダ ク タ ン ス よ り 大 き い 。 そ の た め、 出力信号 A の 方が Sよ り も 速 く 放電 し 、 出 力信号 A の 電位が Xの 電位 よ り 低 く な る 。 出力信号 A , Xに電位差がで き る と 、 F E T 2 5 , 2 6 に も コ ン ダ ク タ ン ス の差が生 じ る 。 さ ら に 出 力信号 A の電位が V e„― I V tp I よ り 低 く な る と 、 F E T 2 3 力 オ ン し 、 そ の F E T 2 3 を通 し て 出力 信号"^ を電源電位 V ee側 に充電 し は じ め 、 出 力 信号 A , A の電位差力《 さ ら に大 き く な る 。 [0030] 出 力信号 A の電位が下が り 、 そ れがィ ンバ ー タ 3 1 の 閾値電圧以下 に な る と 、 そ の イ ン バ一 タ 3 1 の 出 力 側 ノ ー ド N 5 力《 " H " レ べノレ と な り 、 F E T 3 4 力 ォ ン し 、 F E T 2 6 , 3 4 を介 し て 出力信号 A を接地電 位 V 。eレ ベル に ク ラ ン プす る 。 ま た 、 出 力信号 A の 電 位降下 に よ り 、 F E T 2 3 力 オ ン し 、 そ の F E T 2 3 を通 し て 出 力信号 を電源電位 v eeレ ベル に ク ラ ン プ す る 。 こ の 時、 イ ン バ 一 タ 3 2 の 出力側 ノ ー ド N 6 力く " L " レ ベルで あ る た め 、 F E T 3 3 はオ ン し な い 。 出力信号 A , A の ク ラ ン プ後は、 入力信号 A , V r の電位変化 に 関係 な く 、 出力信号 A , Sが電位 V ss, v e„レ ベル に 保持 さ れ る 。 [0031] そ の後、 活性化信号 øが " L " に な る と 、 初期状態 に 戻 る 。 そ し て、 例 え ば入力 信号 A i nと し て 2.4 V ( > V r ) が入力 さ れ る と 、 前記 と ほ ぼ同様 に し て 出 力 信号 A 力;' " H " レ ベ ル ( = V ccレ ベ ル ) 、 出 力 信号 A 力く " L " レ べ ノレ ( = V e cレ べ ノレ ) と な る 。 [0032] な お 、 イ ン バ 一 タ 3 1 , 3 2 の 闞値電圧 は第 1 の 電 位 ( V ee) と 第 2 の 電位の ほ ぼ中 間 ぐ ら い の 値 と す る の が望 ま し い 。 も し 、 イ ン バー 夕 3 1 , 3 2 の閎値電 圧が第 1 の 電位 ( V ee) 近傍だ と 誤動作 に よ り 出力 信 号 を ク ラ ン プ し て し ま う 可能性が高 く 、 ま た 、 こ の 閾 値電圧が第 2 の電位 ( V s„) 近傍だ と 出力 信号を ク ラ ン プす る の に 時 間力くか力、 つ て し ま う 力、 ら で あ る 。 [0033] こ の 第 1 の 実施例で は次の よ う な 利点を有 し て い る 。 イ ン バ ー 夕 3 1 , 3 2 で生成す る 出 力 信号 A , ~Kの 反転信号で ラ ツ チ 制御 を行 な う た め 、 外部か ら の ラ ッ チ 信号が不要 と な り 、 活性 化信号 ø の み で動作す る 。 こ の た め 、 活性化信号 ø が " Η " レ ベ ル に な っ て 力、 ら 一定時 間後 に " Η " レ ベ ル と な る 制御 信号 の タ イ ミ ン グ制御が不要 と な り 、 誤動作が な く な る と 共 に 動作速 度 の 速 い 差動増幅が可能 と な る 。 [0034] 次 に 、 第.5 図及 び第 6 図 を参照 し つ っ こ の 発明 の第 2 の 実施例 を説明 す る 。 第 5 図 は こ の 発明 の 第 2 の 実 施例 を示す差動増幅 回路 の 回路 図で あ り 、 第 1 図 と 同 —要素 に は 同一符号を付 し て そ の 説明 を省略す る 。 [0035] こ の差勤増幅 回路で は、 第 1 の 実施例 に お い て、 第 2 の 電位で あ る 接地電位 V ssに 代え て逆相活性化信号 を用 い る と 共 に 、 F E T 2 7 , 2 8 を省略 し た 。 さ ら に 電位設定手段 を 構成す る イ ン バ ー タ 3 1 , 3 2 及 び F E T.3 3 , 3 4 の う ち、 F E T 3 3 , 3 4 に代え て F E T 2 9 , 3 0 に それぞれ並列に接続 さ れた Ν チ ヤ ネ ノレ型 F E T 4 3 , 4 4 を設けてい る 。 [0036] こ の第 2 の実施例の回路の動作を第 6 図の動作波形 図を参 しつつ説明す る。 [0037] 活性化信号 ø 力《 " L " 力、 ら " Η " レ ベ ルに な る と 、 逆相活性化信号 が " Η " 力、 ら " L " レベル と な り 、 F E T 2 6 , 3 0 を通 し て 出力信号 Αが放電す る と 共 に F E T 2 5 , 2 9 を通 し て出力信号 Sが放電す る 。 こ こ で、 第 1 の実施例 と 同様に入力信号 A i nが 0.8 V , 入力信号 V r が 1.5 V だ と す る と 、 F E T 3 0 の コ ン ダ ク タ ン ス が F E T 2 9 の コ ン ダ ク タ ン ス よ り 大 き い た め、 出力信号 Α の方が よ り も 速 く 放電 し 、 出力信 号 A の電位が " の電位よ り 低 く な る。 出力信号 A , A に電位差力く出来 る と F E T 2 5 , 2 6 に も コ ン ダ ク タ ン ス の差が生 じ 出力信号 A , の放電速度の差は ま す ま す大 き く な る。 さ ら に 出力信号 A の電位力《 [0038] V - I V . I よ り 低 く な る と F E T 2 3 がオ ン し、 出力信号 Xが充電 さ れは じ め る た め、 出力信号 A , A の電位差は さ ら に大 き く な る 。 出力信号 A の電位が下 力《 り ィ ンバ一 夕 3 1 の閾値電圧以下に な る と ィ ンバ一 夕 3 1 に よ り そ の 出力力《 " H " レべノレ と な り F E T 4 4 力 オ ンす る 。 従 っ て出力信号 Aが " L " レベルに ク ラ ン プ さ れ、 出力信号 Sは電源電位 v eeに ク ラ ン プ さ れ る 。 上述 し た 第 2 の 実施例 で は活性化信号 0 と 逆相 活性 化信号 の 2 本の 制御信号が必要だが、 逆相関係 の 夕 イ ミ ン グ制御 は容易 に 形成す る こ と が可能 な た め 、 ( た と え ば イ ン バ ー タ ー段で 出 来 る ) 第 1 の 実施例 と ほ ぼ同様 の 降下が期待で き る 。 ま た 、 第 1 の 実施例 に 比べ、 第 2 の 実施例で は F E T 力 < 2 っ 少 な い と い う 利 点力 あ る 。 産業上の 利用 可能性 [0039] 以上詳細 に 説明 し た よ う に 、 本発明 に よ れば、 出 力 信号が一定電位以下 に な る と ラ ツ チ 制御 を行 う よ う に し た の で 、 外部か ら の ラ ッ チ 信号が不要 と な り 、 活性 化 ー ラ ツ チ 間 の 細 力、 い タ イ ミ ン グ制御力 不要 と な る 。 そ の た め 、 制御が簡 単で 、 誤動作が な く 、 動作速度の 速 い 安定 し た 差動増幅が可能 と な る 。
权利要求:
Claims求 の 範 囲 1 . 第 1 及び第 2 の ノ ー ド と 、 こ れ ら の ノ ー ドに それ ぞれ接続 さ れた第 1 及び第 2 の 出力端子 と を有 し 、 第 1 ノ ー ド と 第 2 ノ 一 ド と の電位変化速度差を検知 し て 前記 2 つ の 出力の う ち一方を第 1 の電位に、 他方を前 記第 1 の電位よ り 低い第 2 の電位に 固定す る フ リ ッ プ フ ロ ッ プ回路 と 、 α -青 前記第 1 の ノ ー ド に接続 さ れ、 かつ第 1 の入力端子 を有 し 、 こ の第 1 の入力端子 に入力 さ れた信号の電位 に 応 じ て前記第 1 の ノ ー ド の電位変化速度を決定す る 第 1 の電位変化速度決定手段 と 、 前記第 2 の ノ ー ド に接続 さ れ、 かつ第 2 の入力端子 を有 し 、 こ の第 2 の入力端子に入力 さ れた 信号の電位 に 応 じ て前記第 2 の ノ ー ド の電位変化速度を決定す る 第 2 の電位変化速度決定手段 と 、 前記第 1 の ノ ー ド と 第 1 の 出力端子 と の 間 に接続 さ れ、 第 1 の 出力端子の電位が前記第 1 の電位 よ り 一定 値だ け低 く な っ た と き に前記第 1 の ノ ー ドを前記第 2 の電位に 固定す る 第 1 の電位固定手段 と 、 前記第 2 の ノ ー ド と 第 2 の 出力端子 と の 間 に接続 さ れ、 第 2 の 出力端子の電位が前記第 1 の電位よ り 一定 値だ け低 く な つ た と き に前記第 2 の ノ ー ドを前記第 2 の電位に 固定す る 第 1 の電位固定手段 と を有す る 差動 増幅回路。 - 2 . 前記 フ リ ッ プ フ ロ ッ プ回路 は、 ソ ー ス が第 1 の電 位に接続 さ れ、 ド レ イ ン が前記第 1 出力端子に接続 さ れ、 ゲー ト が前記第 2 の 出力端子に接铳 さ れた第 1 の P チ ヤ ネ ノレ型 F E T と 、 ソ ー ス が第 1 の電位に接統 さ れ、 ド レ イ ン が前記第 2 の 出力端子 に接統 さ れ、 ゲー ト が前記第 1 の 出力端 子 に接铳 さ れた第 2 の P チ ャ ネ ル型 F E T と 、 ソ ー ス が前記第 1 の ノ ー ドに接続 さ れ、 ド レ イ ン力く 前記第 1 の 出力端子 に接続 さ れ、 ゲー ト が前記第 2 の 出力端子に接続 さ れた第 1 の N チ ャ ネ ル型 F E T と 、 ソ ー ス が前記第 2 の ノ ー ド に接銃 さ れ、 ド レ イ ン 力く 前記第 2 の 出力端子 に接続 さ れ、 ゲー ト が前記第 1 の 出力端子 に接続 さ れた第 2 の N チ ャ ネ ル型 F E T と 力、 ら 構成 さ れ る こ と を特徴 と す る 請求の範囲第 1 項記載 の差動増幅回路。 3 . 前記 フ リ ッ プ フ ロ ッ プ回路 は、 ソ ー ス が第 1 の電 位に接続 さ れ、 ド レ イ ン が前記第 1 の 出力端子 に接続 さ れ、 ゲー 卜 に は活性化信号が与え ら れ る 第 3 の P チ ャ ネ ル型 F E T と 、 ソ ー ス が前記第 1 の電位に接铳 さ れ、 ド レ イ ン が前記第 2 の 出力端子 に接銃 さ れ、 ゲー 卜 に は活性化信号が与え ら れ る 第 4 の P チ ャ ネ ル型 F E T と を さ ら に有す る こ と を特徴 と す る 請求の範囲第 2 項記載の差動増幅回路。 4 . 前記第 1 の電位変化速度決定手段は、 ソ ー ス が第 2 の電位 に接続 さ れ、 ド レ イ ン が第 1 の ノ ー ド に接続 さ れ、 ゲー ト が第 1 の入力端子に接続 さ れた第 3 の N チ ャ ネ ル型 F E T であ る こ と を特徴 と す る 請求の範囲 第 1 項記載の差動増幅回路。 5 . 前記第 2 の電位変化速度決定手段は、 ソ ー ス が第 2 の電位に接続 さ れ、 ド レ イ ンが第 2 の ノ ー ド に接続 さ れ、 ゲー ト が第 2 の入力端子に接続 さ れた第 4 の N チ ャ ネ ル F E T であ る こ と を特徴 と す る 請求の範囲第 1 項記載の差動増幅回路。 6 . 前記第 1 の電位固定手段は、 入力が前記第 1 の 出力端子 に接続 さ れた第 1 の ィ ン ' 一 夕 と 、 ソ ー ス が前記第 2 の電位に接続 さ れ、 ド レ イ ン が前 記第 1 の ノ ー ド に接続 さ れ、 ゲー ト が前記第 1 の イ ン ノく 一 夕 の 出力 に接続 さ れた第 5 の N チ ャ ネ ル型 F E T と か ら 構成 さ れ る こ と を特徴 と す る 請求の範囲第 1 項 記載の差動増幅回路。 7 . 前記第 2 の電位固定手段は、 入力が前記第 2 の 出力端子に接続 さ れた第 2 の ィ ン バ ー 夕 と 、 ソ ー ス が前記第 2 の電位に接銃 さ れ、 ド レ イ ン が前 記第 2 の ノ ー ド に接続 さ れ、 ゲー ト が前記第 2 の イ ン バ ー 夕 の 出力に接続 さ れた第 6 の N チ ャ ネ ル型 F E T と か ら 構成 さ れる こ と を特徴 と す る 請求の範囲第 1 項 記載の差動増幅回路。 8 . 前記第 1 の電位変化速度決定手段 と 第 1 の ノ ー ド と の 間及び前記第 2 の電位変化速度決定手段 と 第 2 の 一 l 5 4286 一 PCT/JP89/01029 ノ ー ド と の 間 に 、 ゲ ー ト に 活性化信号が与え ら れ る 第 7 及 び第 8 の N チ ャ ネ ル型 F E T を設 け た こ と を特徴 と す る 請求 の 範囲第 1 項記載の 差動増幅 回路。 9 . 前記第 1 の電位固定手段 は 、 入力 が前記第 1 の 出力 端子 に 接続 さ れ た第 3 の ィ ン バ 一 タ と 、 ソ ー ス に は活性化信号 の 逆相 の 信号が与え ら れ、 ド レ イ ン は前記第 1 の ノ ー ド に接続 さ れ、 ゲ 一 卜 が前記第 3 の ィ ン バ ー 夕 の 出 力 に 接続 さ れ た 第 9 の N チ ャ ネ ル型 F E T と 力、 ら 構成 さ れ る こ と を特徴 と す る 請求 の 範囲第 1 项記載の 差動増幅 回路。 1 0 . 前記第 2 の 電位固定手段 は 、 入力 が前記第 2 の 出 力 端子 に接続 さ れた第 4 の ィ ン バ ー 夕 と 、 ソ ー ス に は活性化信号の 逆相 の 信号が与え ら れ、 ド レ イ ン は前記第 2 の ノ ー ド に 接続 さ れ、 ゲ ー 卜 が前記第 4 の ィ ン バ ー 夕 の 出 力 に 接続 さ れ た 第 1 0 の N チ ャ ネ ル型 F E T と 力、 ら 構成 さ れ る こ と を特徴 と す る 請求 の 範 囲第 1 項記載 の差動増幅回路。 1 1 . 前記第. 1 の 電位変 化速度決定手段 は、 ソ ー ス に 活 性 化信号の 逆相 の 信号が与 え ら れ、 ド レ イ ン は前記第 1 の ノ ー ド に 接続 さ れ、 ゲ ー ト が前記第 1 の 入力端子 に 接続 さ れ た 第 1 1 の N チ ャ ネ ル型 F E T で あ る こ と を特徴 と す る 請求 の 範囲第 1 項記載の差動増幅回路。 1 2 . 前記第 2 の 電位変化決定手段 は 、 ソ ー ス に 活性化 信号 の 逆相 の 信号が与 え ら れ、 ド レ イ ン は前記第 2 の ノ ー ド に 接続 さ れ、 ゲ ー ト が前記第 1 の 入力 端子 に 接 続 さ れた第 1 2 の N チ ャ ネ ル型 F E T であ る こ と を特 徵 と す る 請求の範囲第 1 項記載の差動増幅回路。
类似技术:
公开号 | 公开日 | 专利标题 US4574273A|1986-03-04|Circuit for changing the voltage level of binary signals US6490199B2|2002-12-03|Sense amplifier circuit for a flash memory device US4216390A|1980-08-05|Level shift circuit US5949728A|1999-09-07|High speed, noise immune, single ended sensing scheme for non-volatile memories US5162681A|1992-11-10|Differential sense amplifier US4973864A|1990-11-27|Sense circuit for use in semiconductor memory US6097665A|2000-08-01|Dynamic semiconductor memory device having excellent charge retention characteristics US6337825B2|2002-01-08|Semiconductor memory device KR100425474B1|2004-03-30|감소된 프리차지 레벨을 적용하는 데이터 출력방법과데이터 출력회로 US4161040A|1979-07-10|Data-in amplifier for an MISFET memory device having a clamped output except during the write operation US7091748B2|2006-08-15|Semiconductor integrated circuit JP3416062B2|2003-06-16|連想メモリ(cam) US4744063A|1988-05-10|Static memory utilizing transition detectors to reduce power consumption US5197028A|1993-03-23|Semiconductor memory device with dual reference elements JP2769445B2|1998-06-25|ブートストラップ回路及びデータ出力バッファ EP0217601A2|1987-04-08|Memory cell US4333020A|1982-06-01|MOS Latch circuit US7254077B2|2007-08-07|Circuit and method for high speed sensing US6445226B2|2002-09-03|Output circuit converting an internal power supply potential into an external supply potential in a semiconductor apparatus KR20000035732A|2000-06-26|래치회로 US5325335A|1994-06-28|Memories and amplifiers suitable for low voltage power supplies DE4128918C2|1994-01-20|Leseverstärker für nichtflüchtige Halbleiterspeichereinrichtungen US5581511A|1996-12-03|Integrated circuit memory device with balancing circuit including follower amplifier coupled to bit line US6762957B2|2004-07-13|Low clock swing latch for dual-supply voltage design EP0238812A2|1987-09-30|Sense amplifier circuit for semiconductor memory
同族专利:
公开号 | 公开日 DE68927005T2|1997-02-20| KR900702652A|1990-12-08| EP0407591A1|1991-01-16| EP0407591A4|1994-02-16| DE68927005D1|1996-09-26| KR0134025B1|1998-04-25| EP0407591B1|1996-08-21|
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优先权:
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申请号 | 申请日 | 专利标题 JP25554288||1988-10-11|| JP63/255542||1988-10-11||DE68927005T| DE68927005T2|1988-10-11|1989-10-06|Schaltung für einen differentiellen kreisverstärker| EP89911109A| EP0407591B1|1988-10-11|1989-10-06|Differential amplifier circuit| KR90701027A| KR0134025B1|1988-10-11|1990-05-18|자동증폭회로| 相关专利
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