![]() Method of erasing liquid crystal display and an erasing circuit
专利摘要:
公开号:WO1989006416A1 申请号:PCT/JP1988/001308 申请日:1988-12-23 公开日:1989-07-13 发明作者:Masaru Yasui;Noriyoshi Uenishi 申请人:Hosiden Electronics Co., Ltd.; IPC主号:G09G3-00
专利说明:
[0001] 明 細 書 [0002] 発明の名称 [0003] 液晶表示消去方法及び消去面路 [0004] 技術分野 [0005] この発明は容量性のメ モリ効果を有するァクティ ブマ ト リ クス タィ プ液晶表示素子の表示を消去する方法及び消去回路に関する 技術背景 [0006] 初めに容量性のメ モ リ効果を有する従来の代表的なァクィ ブマ ト リ クスタイ プ液晶表示素子につき第 i 図を参照して簡単に説明 する。 第 1 図に示すように、 液晶表示パネル 1 0 においては表示 画素 12がマ ト リ クス ( m行、 n列とする) 状に配列され、 その各 表示電極 1 2 a が T F T (薄膜 ト ラ ンジスタ) 1 3 の ド レイ ンに 接続される。 各 T F T 1 3 のソース及びゲー トは互に直交するソ ースバス 1 4 , 〜 1 4 n 及びゲー トバス 1 5 の対応する ものにそ れぞれ接続される。 表示画素 1 2 には表示電極 1 2 a と対向して 対向電極 (共通電極とも言う ) 1 2 bが形成されている。 [0007] ソースバス 1 4 , 〜 1 4 n を駆動するためにソースバス駆動回 路 1 6 が設けられている。 同回路には、 第 2図に示すよう に画素 ク ロ ッ ク p C K、 水平同期信号 H s 、 交流化制御信号 M及び図示 していないが画素ク ロ ッ ク p C Kと同期して、 水平方向に画素デ —タ (論理 " 1 " 又は " 0 " を表す 2値符号) Dが液晶表示装置 の本体側へ (図示せず) より供給される。 ソースバス駆動回路 16 においては、 画素ク ロ ック P C Kに同期して 1行分の画素データ Dがシフ ト レジスタ 1 6 a に順次取込まれ、 それらの画素データ Dに対応してソースバス ドライ ノ 1 6 より液晶表示パネル 1 0 の 1行分の画素に表示させるべき信号 S i 〜 S n が水平同期信号 H s 毎にソースバス 4 t 〜 4 n に一斉に S力される。 この信号 S ! 〜 S n はソースバス駆動信号とも言われ、 その 1つ S j を第 2図 Dに示す如く、 画素データ Dの " 1 " 及び " 0 " に応じてそれぞ れ E , 及び E 2 ( M = 1 のフ ィ ール ドの場合) 又は E 3 及び E 2 ( M = 0 のフ ィ ール ドの場合) の電圧をもつ信号である。 ここで E z = ( E , 十 E 3 ) / 2 とされる。 ソースバス駆動回路 1 6 に は勣作電源として、 液晶表示装置本体より直流電圧 E t , E 2 , E 3 及び共通電位 E G (ゼロボル ト) が供給される。 [0008] 液晶表示パネル 1 0 にも本体より共通電位 E Gが与えられると 共に各画素の対向電極 2 bには共通に上記電圧 E 2 に応じた電圧 が与えられる。 共通電位 E G (ゼロボル ト) と電圧 E , , E 2 , E 3 の大小閬係は例えば E , > E G > E 2 > E 3 とされる。 [0009] ゲー トバス駆動回路 1 7 は、 ゲー トバス 1 5 t 〜 1 5 ra を順次 水平同期信号 H s 毎に高レベルに駆動し、 1行分の T E Tを第 1 行から第 m行迄順次ォンさせる。 これにより ソースバス駆動信号 S 1 〜 S m は対応する画素に印加される。 同回路は主に m段のシ フ ト レジスタ 1 8 とゲー トバス ドライ ノ ' 1 9 とで構成される。 装 置本体より垂直同期信号 V s (第 2図 E ) がスター ト信号として 第 1段のシフ ト レジスタのデータ靖子 Dに供給され、 また水平同 期信号 H s が各段のク口 ック端子 C Kに供給される。 スター ト信 号が水平同期信号周期ずつ順次遅延されたパルスが各段の出力端 子 Qより出力されてゲー ト ドライ ノ 1 9 に与えられる。 ゲー トバ ス ド ラ イ ノ 1 9 では入力された上記パルスがレベル変換され、 各 段のパルスの高レベル、 低レベルに対応してそれぞれ電圧レベル が V , , V 3 のゲー ト バス駆動信号 G , 〜 G m (第 2図 F ) がゲ — トバス 1 5 , 〜 1 5 m に出力される。 装置本体より動作電源と して電源電圧 V ! , V 2 がシフ ト レジスタ 8及びゲー ト バス ドラ ィノ 9 に供給され、 また電源電圧 V 3 がゲー トバス ドライ バ 1 9 に供給される。 これら各電圧の大小閬係は V i > V 2 > V 3 であ り、 V ! - V 2 == 5 ボル ト に設定される場合が多い。 [0010] ところで、 任意の時点で表示画面をク リ アするには装置本体よ り各画素の表示を無く すための 1 画面分 ( m行分) の論理 " 0 " の画素データが与えられ、 ソースバス駆動回路 1 6 より電圧 E 2 の m行分の信号が水平同期信号 H s 毎にソースバス 1 4 , 〜 1 4„ に一斉に与えられ、 一方ゲー トバス駆動回路 1 7 によりゲー トバ ス 1 5 , 〜 1 5 m が順次水平同期信号 H s 毎に高レベルとされて、 1 画面 ( 1 フ ィ ール ド) の表示がク リ アされる。 即ち画面表示ク リ アするには少な く とも mT H ( T„ は水平同期信号 H s の周期) の時間が必要とされる。 したがって、 例えば液晶表示パネル 1 0 をコ ン ピュータの表示器に使用した場合、 表示をク リ アする頻度 がはげしいと、 コ ン ピュータを拘束する時間がそれだけ長く なつ て好ま し く ない。 [0011] いまままで画素表示させていた表示装置の使用を停止する場合 には、 通常は特に上記の画面ク リ アの操作は行われずに表示装置 本体の電源スィ ツチがオ フに操作される。 これにより液晶表示パ ネルに供給されていた各種の信号は消滅し、 各種の電源電圧も短 時間で共通電位 (アースの電位) におとされる。 ゲー ト バス ドラ ィバの出力 G i も消滅し、 共通電位におとされる。 従って液晶表 示パネル 1 0 の全ての T F T 1 3 はオフとされ、 画素容量に蓄え られていた電荷は外部放電経路が遮断されるため、 比較的長時簡 保持される。 そのため表示画面に残像が残り、 表示品位を損なう ことになる。 またこのように画素に電荷をためたまま放置するこ とは、 液晶に直流電圧をかけたままとするこ とであるから、 液晶 の寿命を低下させ、 信頼性を損なう ことになる。 [0012] この発明の目的は液晶表示パネルの表示をク リアするに要する 時間を従来より著しく短縮できる液晶表示消去方法を提供するこ とである。 [0013] この発明のもう 1つの目的は、 装置の電源オフ時に残像を短時 間でク リ アさせることができ、 かつ液晶の寿命及び信頼性の低下 を防止できる液晶表示消去酉路を提供するこ とである。 [0014] 発明の開示 [0015] この発明によれば液晶表示パネルの表示画像をク リ ァさせる場 合には、 表示をク リ アするための画素データを表示素子の 1行分 ソースバス駆動回路に供給し、 上記ソースバス駆勖面路により全 てのソースバスは所定時間同時に上記画素データと対応する電圧 レベルに駆動され、 上記所定時間の間すベてのゲー トバス駆動回 路の出力は消去信号によつて同時にアクティ ブレベルに保持され る。 [0016] 更にこの発明によればゲ一 トバス駆動回路に供給される動作電 源の電力を装置電源のオフ後も所定時間保持する電源保持 11路が 設けられる。 また上記装置電源のォフを検出する手段が設けられ. その検出信号により上記ゲー トバス駆動回路の出力は所定時間同 時にァクテ ィ ブレベルに保持される。 [0017] 図面の簡単な説明 [0018] 第 1図は従来のアクティ ブマ ト リ クス型液晶表示素子の構成を 説明する図、 [0019] 第 2図は第 1 図の表示素子の動作を説明するための波形図、 第 3図はこの発明の液晶表示消去方を実施する液晶表示素子の 構成図、 [0020] 第 4図は第 3図におけるゲー トバス駆動回路 1 7 の変形例を示 すブロ ック図、 [0021] 第 5図はこの発明の他の実施例である表示消去回路を示すプロ ック図、 [0022] 第 6図は第 5図の消去回路の動作を説明するための電圧波形図、 である。 [0023] 発明を実施するための最良の形態 [0024] この発明を第 1 図の液晶表示素子に適用した場合の実施例を第 3図に第 1図と対応する部分には同じ符号を付して示し、 重複説 明は省略する。 なおソースバス駆動回路 1 6及び液晶表示パネル 1 0 は第 1図と同じである。 第 3図の実施例においては、 ゲー ト バス駆動回路 1 7 内のシフ ト レジスタ 1 8 は従続接続されたプリ セ .ンタブルの D型フ リ ッ プフコ ッ プで構成され、 それらのプリ セ ッ 卜端子 Ρには同時にク リ ァ信号 C Lを与えるこ とができるよう にされている。 ク リ ア信号 C Lは操作者の指示により、 又は表示 装置と接続されたコ ンピュータ内のプログラムによつて発生され る。 この発明では表示画像をク リ ァさせる場合、 表示をク リ アさ せるべき論理 " 0 " の画素データ Dが表示パネル 1 0 の 1行分ソ ースバス駆動回路 1 6 に供給され、 ソースバス駆動回路 1 6 より 上記データと対応する電圧、 つまり共通電極 2 bの電圧と等しい 電圧 E 2 をもつソースバス駆動信号 S i 〜 S n が、 ソースバス 1 [0025] 1 〜 1 4 n に 1水平同期サイ クル内に一斉に出力される。 その ¾力時間と同期して、 消去信号 C Lが第 3図に示すように、 ゲー トバス駆動面路 1 7内のシフ ト レジスタ 1 8 の各段のプリ セ ッ ト 端子?に与えられる。 消去信号 C Lの時間長 Tは水平同期信号 H s の 1 サイ ク ル又はそれ以上の長さであればよい。 消去信号 C し に より シフ ト レジスタ 1 8 の各段の Q出力は上記 T時間の間高さ レ ベルとされ、 ゲー トバス ドライ ノ 1 9 の出力 〜G m も高レべ ルとされる。 ( この レベルは一般には液晶表示パネル 1 0 の T F T 1 3 をアクティブにする レベルであればよい。 ) これにより全 ての T F T 1 3 は T時間の藺一斉にォンとされる。 従って、 表示 をク リアすべき上記ソースバス駆動信号 S t 〜 S n がそれぞれ m 行 n列の全ての画素に供耠され、 表示が T時間の間に一斉にク リ ァされる。 [0026] 第 4図の他は実施例を示すもので、 第 1図におけるゲ一 トバス 駆動回路 1 7内のシフ ト レジスタ 1 8 とゲー トバス ドライノ 1 9 との間にオア回路 2 0 を設け、 オア回路 2 0 のオアゲー トの一方 の入力にシフ ト レジスタ 1 8 の各段の出力を供給し、 他方の入力 に上記消去信号 C Lを供給し、 各オアゲ一 ト の出力をゲー トバス ドライバ 19に供給するようにしている。 ゲー トバス ドライ ノ 1 9 は入力 C Lの T時間のパルス幅の間、 高レベルの信号 G: 〜 G m を同時に出力する。 従って第 3図の実施例と同様に水平同期信号 H s の 1 サイ クルで表示画面全体をク リ アするこ とができ る。 尚 ソースバス駆動回路 1及び表示パネル 1 0 は第 1 図のものと同じ なので図示してない。 [0027] 第 5図の実施例は第 3図の実施例におけるク リ ア信号 C Lを表 示装置本体の電源がオフ とされた時に発生するように構成した例 である。 ソースバス駆動面路 1 6及び液晶表示パネル 1 0 は第 1 図と同じであるので省略している。 [0028] この実施例においては液晶表示素子が動作状態の時、 即ち表示 装置本体の電源がォンの時第 5図に示すように、 液晶表示装置本 体より端子 2 1 に供紿される電源電圧 V , (第 1 図における従来 例の電圧 V , と同じ) によりダイオー ド 2 2 a を介して大容量の コ ンデンサ 2 2 bを充電する と共にゲー トバス駆動回路 1 7 に供 給するようにする。 これらのダイ オー ド 2 2 a及びコ ンデンサ 2 2 b は表示装置本体の電源がオフされた後も所定時間電力を保 持して負荷に供給するための電源保持面路 2 2を構成するもので ある。 電源保持回路 2 2 の出力電圧 V ' , が入力電圧 V! より低 下し不都合である場合はその低下分だけ入力電圧 V 1 を大き く す るか或いは電源保持回路 2 2 の入力側に D C — D Cコ ンバータを 設けて入力電圧を昇圧するようにしてもよい。 電源保持回路 2 2 の出力は電源回路 2 3 にも供給され、 電源回路 2 3 では従来装置 本体側より供給されていた電源電圧 V 2 に代るべき電圧 V ' z が 作成されて、 ゲー トバス駆動回路 1 7 に供給される。 その他の電 圧ば従来例と同じであってゲー トバス駆動回路 1 1 に電圧 V 3 [0029] (ゲー トバス駆勖信号 の低レベルの電圧であり、 T F T 1 3 をオフにする) が供給され、 また図示していないがソースバス駆 動回路 1 6 に電圧 E t , E z , E 3 が表示装置本体から供給され、 液晶表示パネル 1 0 の対向電極 2 に電圧 E2 が供給されている c これらの電圧 , V 3 , E t , E 2 ) E 3 の供給は表示装置本 体の電源がォフにされると停止される。 [0030] いま時間 t ! において表示装置本体の電源スィ ツチをオフに操 作したとすれば、 電圧 は時間 t 3 の時点でゼロボル ト (共通 電位) に立下がる (第 6図 A ) 。 しかし、 電源保持回路 2 2の出 力電圧 V ' 1 は大きな時定数 C 22RL ( C22はコ ンデンサ 2 2 b の容量、 は電源保持面路 2 2の負荷抵抗) でゆっ く り と降下 する (第 6図 C ) 。 一方、 電圧 V t の電圧降下が電圧降下検出面 路 2 4で検岀され、 同面路は例えば標準値の 2 0 %降下した時点 t 2 でそれまで高レベルであった出力 V B を低レベルに変化させ る (第 6図 B ) 。 電圧降下検出面路 2 4の出力 VB はコ ンデンサ 2 5、 抵抗器 2 6を順次介して電源保持回路 2 2 の出力側に接続 され、 コ ンデンサ 2 5 と抵抗器 2 6 と接続点 Fはィ ンバ一タ 27の 入力端子に接続される。 接続点 Fの電圧 VF は時間 t 2 で降下し た後 C Rの時定数 ( C, Rはそれぞれコ ンデンサ 2 5 の容量及び 抵抗器 2 6 の抵抗) で電源保持回路 2 2 の出力電圧 V ' X に漸近 する (第 6図 C ) 。 [0031] ィ ンバ一タ 2 7 には動作電源として上記電圧 V ' ! 及び V ' z が供給され、 電圧 V ' 2 も第 6図 Cに示すように、 時間 t 2 以降 電圧 V ' > と共にゆっ く り した時定数で共通電位に降下する。 ィ ンバ一タ 2 7 のス ト レ ッ ショ ル ド レベル V t hが第 6図 Cのよ う に V ' i と V ' 2 との間の レベルに設定してあるので、 イ ンバータ 2 7 の入力電圧 V F がス レ ツ ショ ル ドレベル V th以下となる時間 幅 T ( t 2 〜 t 4 ) の間、 イ ンバータ 2 7 より高レベルの出力 V CLがク リ ァ信号として出力される (第 6図 D ) 。 イ ンバ一タ 27 の出力 V c Lの波形は時間 t 2 と t 4 のあいだにおいては電圧 V ' , の波形にほぼ等し く、 それ以外の時間では電圧 V ' 2 にほぼ等し い。 ィ ンバ一タ 2 7 の出カク リ ァ信号 C Lのパルス幅 Tは液晶表 示パネルに供給される電源電圧 E i , E 2 , E 3 , V! , V 3 が 電源オフ時に共通電位に立下る迄の時間よりやや大き く設定され る。 即ち、 T > ( t 3 — t 3 ) である。 [0032] ィ ンバ一タ 2 7 の出カク リ ア信号 C Lはシフ ト レジスタ 1 8 の 各段のプリ セ ッ ト端子 Pに供給され、 各段の Q出力は時間 Tの間 高レベル (ほぼ V ' , に等しい) とされ、 ゲー トバス ドライ ノ ' 1 9 の出力 〜 Gm も高レベル ( T F T 1 3 をアクティ ブ即ちォ ンにする レベルであればよ く、 この場合ほぼ V ' , に等しい) と される。 従来例で述べた液晶表示パネル 1 0 の全ての T F T 1 3 は時間 Tの間一斉にオンとされ、 従って各画素 1 2 の表示電極 1 2 a は T F Tを通じてソースバス ドライ ノ' 1 6 a に電気的に接 続される。 ソースバス ドライノ 1 6 a は動作電源電圧 E i , E z , E 3 が共通電位に立下るのとほぼ同時にその出力端子の電位が共 通電位 E Gとなるよう に構成されている。 即ち、 ソースバス駆動 信号 S t 〜 S n が時間 T以内に共通電位に立下るようにされてい る。 表示電極 2 a及び対向電極 2 b (対向電極には電圧 E 2 が供 給されている。 ) には共に時簡 T以内に共通電位が与えられ、 表 示状態に応じて各画素容量に蓄積されていた電荷は時間 Tの首領 時迄には全て放電される。 即ち時 1 Tは画素容量の電荷が放電す るに必要な時藺を舍んだ時間である。 [0033] 第 5図においてゲ一 トバス駆動回路 1 7 は第 4図に示すものと 置き替えてもよいことは明らかである。 また第 3図におけるソ一 スバス駆動回路 1 6 ば第 1図のものと同様に 2値の画素信号に従 つて 2値の表示、 即ちオ ン · オ フ表示を行うようにソースバス 1 4 ! 〜 1 4 η を駆動する場合で説明したが、 中間調画素レベル を有するアナ口グのビデオ信号により中間調表示を行えるように ソースバス駆動回路 1 6を構成することも当業者には容易にでき る。 [0034] 以上説明したようにこの発明によれば、 水平同期信号 1 サイ ク ルの間に表示画像をク リ アさせることができ、 従来の 1 フィール ド時藺の l Z in ( mは表示画面の行数) に短縮することができる, 従ってコ ンピュータの表示器としてこの表示パネルを使用すれば. コ ンピュ一タを拘束する時間をそれだけ短縮すことができ、 極め て有益である。 [0035] 更にこの発明によれば、 液晶表示装置の電源オフが自動的に検 出され、 その検出信号に基づき、 画素容量の蓄積電荷が短時間で 放電できるように液晶表示素子の T F Tが所定時間ォンに保持さ れる。 従って残像は短時間でク リ アされると共に液晶の寿命及び 信頼性の低下が防止される。
权利要求:
Claims請 求 の 範 囲 1. ソースバス駆動回路に供給される画素信号に従ってソースバ スを駆動するとともにゲー トバス躯動回路によりゲ一 トバスを 順次選択駆動して画像を表示するァクティ ブマ ト リ クス型液晶 表示素子の表示を消去する方法であり、 各表示面素の表示をォフとするための画素信号をマ ト リ ク ス 表示の 1行分前記ソースバス駆動回路に供給する工程と、 供給された 1行分の前記画素信号に対応した電圧を所定期間 同時に前記ソースバスに出力する工程と、 前記所定期間の間消去信号を発生して前記ゲー トバス駆動回 路に与え、 前記消去信号が与えられているあいだ全ての前記ゲ ー トバスを同時にアクティブレベルに保持する工程、 とを舍む。 2. ソ一スバス駆動面路に供給される画素信号に従ってソースバ スを駆動する とともにゲ一 トバス駆動回路によりゲー トバスを 順次選択駆動して画像を表示するアクティ ブマ ト リ クス型液晶 表示素子の表示を消去する方法であり、 前記電源がォンの時は前記液晶表示素子の電源から動作電源 電圧を前記ソースバス駆動回路に直接供給するとともに前記ゲ 一トバス駆動回路には電力保持回路を介して動作電源電圧を供 系口し、 前記電源がォフとされる と前記電力保持回路より所定期間前 記ゲー トバス駆動回路に電源電圧を供給し、 それとともに前記 電源のオフを検出して前記所定期間に消去信号を発生して前記 ゲ一 トバス駆動回路に与え、 一定期間全てのゲー トバスを同時 にァクテ ィ ブレベルに保持する。 3. マ ト リ クス配列された表示画素にそれぞれ接鐃した ト ラ ンジ スタを有するァク イ ブマ ト リ ク ス液晶表示パネルと、 表示装置 の電源から供給される電源電圧により動作し、 各列の前記 ト ラ ンジスタのソースに接続されたソースバスを駆動するソースバ ス駆動回路と、 各行の前記 ト ラ ンジスタのゲー トに接続された ゲー トバスを駆動するゲー トバス駆動回路を含む液晶表示素子 の表示を消去する回路であり、 前記電源からの電源電圧が供給され前記電源がオフ後も所定 期間電力を保持する電源保持手段と、 前記ゲー トバス駆動回路 には前記電源から前記電源保持手段を介して動作電源電圧が供 給され、 前記電源に接続され電源がオフされたのを検出してク リ ァ 信号を発生するク リ ァ信号発生手段と、 前記ク リ ァ信号に応答して前記所定の期間に前記ゲー ト駆動 回路に供給して全ての前記ゲ一 トバスに同時に前記 ト ラ ンジス タをオンとする電圧を供給させる全ゲー トバス選択手段、 とを舍む液晶表示消去回路。 4. ク レーム 3 の液晶表示消去回路において、 前記ゲー トバス駆 動回路は従続接続された複数の D型フ リ ップフロ ップから構成 され水平同期信号に同期して一方の安定状態を順次シフ トする シフ ト レジスタ と、 前記シフ ト レジスタの各出力段からの出力 に応じて前記ゲー トバスを駆動する複数のゲ一 ト ドライバとを 舍み、 前記全ゲー トバス選択手段は前記 D型フ リ ップフ口 ップ の各プリ セッ ト端子に共通に接続され前記ク リ ァ信号に応答し て全ての前記 D型フリ ップフ口 ップを同時にプリ セッ トする手 段である。 5. ク レーム 3 の液晶袠示消去面路において、 前記ゲー トバス駆 動回路は従鐃接繞された複数の D型フリ ップフ口 ップから構成 され水平同期信号に同期して一方の安定状態を順次シフ トする シフ ト レジスタと、 前記シフ シレジスタの各出力段からの出力 に応じて前記ゲー トバスを駆動する複数のゲー ト ドライバとを 舍み、 前記全ゲー トバス選択手段は前記ゲー ト ドライバの入力 にそれぞれ接続され前記ク リ ア信号をすベてのゲ一 ト ドライバ に同時に供給する手段である。 6. ク レーム 4又は 5 の液晶表示消去回路において、 前記電源保 持手段は前記電源に順方向接鐃されたダイォー ドと、 前記ダイ オー ドのカソー ドに接続され、 前記電源から供給される電力を 一定量蓄積しておく コ ンデンサとを舍む。 7. ク レーム 4又は 5 の液晶表示消去面路において、 前記ク リ ァ 信号発生手段は前記電源から供 きされる電圧の降下を検出する ' 電圧降下検出手段と、 前記電源保持手段からの出力電圧が動作 電源電圧として供給され、 前記電圧降下検岀手段により検出し た電圧降下からほぼ一定期間の前記ク リ ァ信号を発生する手段 とを舍む。
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同族专利:
公开号 | 公开日 EP0364590B1|1995-06-14| EP0364590A1|1990-04-25| DE3853998D1|1995-07-20| EP0364590A4|1992-06-03| DE3853998T2|1995-11-23|
引用文献:
公开号 | 申请日 | 公开日 | 申请人 | 专利标题 JPS534853U|1976-06-29|1978-01-17||| JPS5691297A|1979-12-25|1981-07-24|Citizen Watch Co Ltd|Liquiddcrystal displayypanel drive method| JPS585792A|1981-07-03|1983-01-13|Hitachi Ltd|Matrix type liquid crystal dispaly|WO2009084267A1|2007-12-27|2009-07-09|Sharp Kabushiki Kaisha|シフトレジスタおよび表示装置|US4380008A|1978-09-29|1983-04-12|Hitachi, Ltd.|Method of driving a matrix type phase transition liquid crystal display device to obtain a holding effect and improved response time for the erasing operation| US4368467A|1980-02-29|1983-01-11|Fujitsu Limited|Display device| JPS61162029A|1985-01-11|1986-07-22|Sharp Corp|Liquid crystal driving circuit| JPH07109455B2|1986-01-17|1995-11-22|セイコーエプソン株式会社|電気光学装置の駆動方法|US5945970A|1996-09-06|1999-08-31|Samsung Electronics Co., Ltd.|Liquid crystal display devices having improved screen clearing capability and methods of operating same| KR100206567B1|1995-09-07|1999-07-01|윤종용|박막 트랜지스터 액정표시장치의 화면 지움 회로와 그 구동방법| JPH10333642A|1997-05-27|1998-12-18|Internatl Business Mach Corp <Ibm>|液晶表示装置| KR100262403B1|1997-06-25|2000-08-01|김영환|액정표시소자의 주사라인 구동회로| KR100430095B1|1998-09-15|2004-07-27|엘지.필립스 엘시디 주식회사|액정표시장치의잔상제거장치및그방법| JP3686961B2|2000-08-04|2005-08-24|シャープ株式会社|液晶表示装置及びそれを用いた電子機器| GB0130017D0|2001-12-15|2002-02-06|Koninkl Philips Electronics Nv|Active matrix liquid crystal display devices| CN100367327C|2003-09-28|2008-02-06|统宝光电股份有限公司|残留影像消除电路| KR100734275B1|2005-10-04|2007-07-02|삼성전자주식회사|전원 전압 제거 감지 회로, 전원 전압 제거 시 잔상을제거하는 디스플레이 장치 및 방법| DE102012024520B4|2012-09-28|2017-06-22|Lg Display Co., Ltd.|Organische lichtemittierende Anzeige und Verfahren zum Entfernen eines Bildverbleibs von derselben|
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1989-07-13| AK| Designated states|Kind code of ref document: A1 Designated state(s): US | 1989-07-13| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): AT BE CH DE FR GB IT LU NL SE | 1989-08-01| WWE| Wipo information: entry into national phase|Ref document number: 1989900891 Country of ref document: EP | 1990-04-25| WWP| Wipo information: published in national office|Ref document number: 1989900891 Country of ref document: EP | 1995-06-14| WWG| Wipo information: grant in national office|Ref document number: 1989900891 Country of ref document: EP |
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申请号 | 申请日 | 专利标题 JP62/331764||1987-12-25|| JP62331765A|JP2655328B2|1987-12-25|1987-12-25|電源オフ時の液晶表示消去方法| JP33176487A|JPH01170989A|1987-12-25|1987-12-25|Liquid crystal display erasing method| JP62/331765||1987-12-25||EP89900891A| EP0364590B1|1987-12-25|1988-12-23|Method of erasing liquid crystal display and an erasing circuit| DE19883853998| DE3853998D1|1987-12-25|1988-12-23|Verfahren und schaltung zur löschung einer flüssigkeitskristallanzeige.| DE19883853998| DE3853998T2|1987-12-25|1988-12-23|Verfahren und schaltung zur löschung einer flüssigkeitskristallanzeige.| 相关专利
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