Register interference preventing method

专利摘要:

公开号:WO1989004518A1
申请号:PCT/JP1988/001111
申请日:1988-10-31
公开日:1989-05-18
发明作者:Tadashi Okamoto；Yuji Tanikawa；Yasuhiro Nakakura；Akiyoshi Wakatani
申请人:Matsushita Electric Industrial Co., Ltd.；
IPC主号:G06F9-00

专利说明:
[0001] 明 細 書
[0002] 発明の名称
[0003] レ ジ ス タ干渉防止方法
[0004] 技術分野
[0005] 本発明は、 パ イ プ ラ イ ン 方式の プ ロ セ ッ サ に 関す る も の であ 背景技術
[0006] 現在、 データ を処理する プ ロ セ ッ サ において、 高速化のため の一般的手法と してパイ プラ イ ン方式が用い られている。 この パイ プラ イ ン方式の一例と して以下でその具体例をも と に説明 する。
[0007] 第 1図に 5段のパ イ プ ラ イ ン プ ロ セ ッ サ の構成概略図を示す = プ ロ セ ッ サ 1 0は、 実行コ ー ド フ ツ チ ス テ ー ジ （ I F ) 1、 レ ジ ス タ の内容読み込みと解読ス テージ （ R D ) 2、 第 1 の演 算ス テ ー ジ （A L U 1.) 3、 第 2の演算ス テ ー ジ （A L U 2 ) 4およびレ ジ ス タ へ の書き込みス テー ジ （WR ) 5の 5段階の ィ プラ イ ンに よ り なつてお り、 各 ィ プラ イ ン ス テージは制 御線 1 0 1〜 1 0 4に よ っ て制御されてい る。
[0008] まず、 主記 it 7上にある実行コ ー ド 8か らパ ス ラ イ ン 6を介 し て プ ロ セ ッ サ 1 0に順次命令が入力， 解読され実行される こ と になる。 こ こ で、 一例と して、 以下の O P 1 と O P 2の 2つ の命令が実行される場合を第 1図， 第 2図を参照して考え る。
[0009] 0 P 1； c = a氺 （ b + 1 ) 式 （ 1 )
[0010] 0 P 2： d = a氺 （ c + 1 ) 式 （ 2 )
[0011] 主記憶 7上の実行コ ー ド 8か ら 0 P 1 の ア ド レ ス が プ ロ セ ッ サ 1 0に よ り ア ク セ ス さ れ、 0 P 1の命令が実行コ ー ド フ ェ ツ チス テージ 1に読み込まれる。 これが、 第 2図の期間 T 1であ り、 更に次の期間 T 2では第 2パイ プラ イ ンである レ ジ ス タ の 内容読み込みと解読ス テージ （ RD ) 2で、 命令の.内容が命令 の オ ペ レ ー シ ョ ン フ ィ ール ド 1 aおよびオ ペ ラ ン ド フ ィ ール ド 1 6に従い読み出され、 データ a， bが読み込まれる。
[0012] 次に、 期間 T 3に於て、 第 1 の演算ス テージ （ A L U 1 ) 3 で （ b + 1 ) の演算が行われ、 こ の結果が期間 T 4で第 2の演 算ス テー ジ （A L U 2 ) 4で使用され、 a氺 （ b + 1 ) の演算 が行われる。 最後に、 期間 T 5ではレ ジ ス タ への書き込みス テ ー ジ （WR) 5で書き込みス テ ー ジ （WR) 5内 の レ ジ ス タ へ の デー タ の書き込みが行われる。 . と こ ろで、 命令 0 P 1に関しては、 これで命令が完全に実行 されるが、 命令を連続的に行う パイ プラ イ ン処理を行っている ために、 こ の 0 P 1命令の後にす ぐ 0 P 2命令が並列して実行 されてお り、 第 2図の期間 T 4では、 O P 1命令の演算結果、 即ち cを用いた加算 （ c + 1 ) が、 第 1の演算ス'テー ジ （ A L U 1 ) 3で実行される こ と になる。 しかし、 こ の cの値は、 同 じ期間 T 4で第 2の演算ス テ ー ジ （A L U 2.) 4,で の演算が終 了する までは確定しておらず、 仮にこ の時、 書き込みス テージ (WR) 5内の レ ジ スタの cの値を用いる と、 演算は正し く な いも のになる。 こ のよ う な状態の こ とを一般的にレ ジ スタ干渉 とい う。
[0013] そ こで第 3図の タ イ ミ ン グチ ャ ー ト のよ う に、 O P 1命令と 0 P 2命令の間に意味のない命令 （ ノ ーオペレ ー シ ョ ン命令 （ N 0 P ) ) を挿入する こ と によ り、 パイ プラ イ ン処理内でのレ ジ ス 夕 に保たれるデータ に矛盾がないよ う されている。 こ れが， 第 1 図の実行コ ー ド 8上の N O P命令であ る。
[0014] し かし、 こ の よ う な N 0 P命令を揷 する こ とは、 無駄な実 行コ ー ドを挿入する こ と を意味し、 実行コ ー ド量の増加と フ エ ツ チサイ ク ルの増加を招 く。 こ のため実行コ ー ド 8 への命令フ ツ チによ る主記憶 7へのパ ス ト ラ フ ィ ッ ク が混雑し、 特に、 主記憶 7 を構成する外部メ モ リ が高速でない場合や、 高速でも 小容量な場合は、 処理ス ピ ー ド の低下をまねき重要な問題とな る。
[0015] 発明の開示 ' '
[0016] 本発明は、 かかる問題点を鑑みなされたも の で、 実行コ ー ド. 量の増加な し に レ ジ ス タ干渉を防止する方法を提案する こ とを 目的と している。
[0017] 上記目的は、 少な く と も実行コ ー ド フ X ツ チ， 実行コ ー ドデ コ ー ド及びレ ジ ス タ干渉を伴う複式の演算ス テージ よ り構成さ れるパイ プ ラ イ ン方式のプ ロ セ ッ サにおいて、 実行される実行 コ ー ド上に前記複数の演算ス テ ー ジ で の レ ジ ス タ干渉を示す特 定の フ ィ ー ル ド を設け、 前記実行コー ドデコ ー ド ス テージ は、 前記レ ジ ス タ干渉フ ィ ール ド を参照し、 そ のパ タ ー ン に従い前 記複数の演算ス テ ー ジ に対し、 該当する実行コ ー'ド に対応する 内部コ ー ドか、 ある いは、 該当する実行コ ー ド に対応する 内部 コ ー ド に ひ き つづい て、 1 つま たは複数の ノ ー オ ペ レ ー シ ョ ン の内部コ ー ド を発行する こ とを特徴とする レ ジ ス タ干渉防止方 法である。 こ の構成によ り、 実行コ ー ド量を増加させる こ と な く レ ジ ス タ干渉を防止し、 効率的でコ ン パク ト な実行コ ー ド の作成を可 能な ら しめ るも のである。 · - 図面の簡単な説明
[0018] 第 1 図は、 従来の 5段のパイ プ ラ イ ン プ ロ セ ッ サの構成概略 図、 第 2図およ び第 3 図は同プ ロ セ ッ サの動作タ イ ミ ン グチ ヤ ー ト 図、 第 4図は本発明の一実施例を示す 5段パイ プラ イ ンプ 口セ ッ サの搆成概略図、 第 5図は同プ ロ セ ッ サ の動作タイ ミ ン グチ ヤ ー ト 図である。
[0019] 発明を実施するための最良の形態
[0020] 以下、 本発明の実行例に基づき説明する。
[0021] •本発明にかかる レ ジ ス タ干渉防止方法の一例を第 4図に示す。 レ ジ ス タ干渉フ ィ ール ド 4 1 c を持つ実行ゴー ド' 4 8 は、 Ί ラ イ ン 6 を通してプ ロ セ ッ サ 4 0 に伝えられる。 実行コ ー ド フ ヱ ツ チを実行する フ ェ ッ チ ス テ ー ジ 4 1 (第 1 パイ プ ラ イ ン ） は、 こ れを受け取り格納する
[0022] こ の実行コ ー ドをデコー ドする レ ジ ス タ の内容読み込みと解 読ス テージ （ R D ) 4 2 (第 2 パイ プ ラ イ ン ） は、 内部実行コ — ド線 4 0 1 よ り実行コー ドを受けと り その中の 1 ビ ッ ト'の レ ジ ス タ干渉フ ィ ール ド 4 Γ c を参照する。 そ し て レ ジ ス タ干渉 がない場合には、 該当する 内部実行コ ー ドを、 レ ジ ス タ干渉が ある場合には、 該当する内部実行コ ー ド と さ ら に次サイ ク ルレ ジ ス タ干渉を防 ぐ内部ノ ーオペレ ー シ ョ ン コ ー ドを生成し、 内 部実行コ ー ド線 4 0 2 に よ り、 第 1 の演算ス テ ー ジ （ A L U 1 ) 4 3 (第 3 パイ プ ラ イ ン ） 以降に、 実行内容を伝える。 こ の第 1 の演算ス テ ー ジ （ A L U 1 ) 43. (第 3パ イ プ ラ イ ン ） 、 第 2の演算ス テ ー ジ （A L U 2 ) 4 4 (第 4パイ プ ラ イ ン ） およ びレ ジ ス タ への書き込みス テー ジ （WR) 4 5 (第 5パイ プラ イ ン ） は、 それぞれ、 内部実行コ ー ド線 4 0 2， 4 0 3, 40 4 'よ り 伝え られる制御信号に よ り 順次演算を実行する。
[0023] こ こ で、 従来と異なる点は、 レ ジ ス タ干渉を防 ぐた めの ノ ー オペ レ ー ^ ョ ン操作をレ ジ ス タ の内容読み込み と解読ス テ ー ジ
[0024] (R D ) 4 2 (第 2パイ プ ラ イ ン ） で判断し、 挿入する点であ る。
[0025] 以下では、 レ ジ ス タ干渉防止の過程を第 5図の タ イ ミ ン グチ ヤ ー ト 図を も と に説明する。 こ こ で、 駆動 ク ロ ッ ク は、 1 サイ ク ノレ 2相ク ロ ッ ク と し、 プ ロ セ ッ サでは 0 P 1 か ら の連続的な 実行コ ー ド が処理さ れる とする。
[0026] こ こ で例えば、 前述の例に示し たよ う に 0 P 1 と 0 P 2の間 に レ ジ ス タ 干渉があ る場合、 フ ヱ ツ チ ス τー ジ 4 1 (第 1 パイ プ ラ イ ン ） は内部実行コ ー ド線 4 0 1 に よ っ て伝え ら れた 0 P 1 の実行コ ー ド の レ ジ ス タ 干渉フ ィ ール ド 4.1 c ,を参照 し 0 P 1 と 0 P 2がレ ジ ス タ干渉を行し てい る こ と を判断する。
[0027] そ し て、 次サ イ ク ルの レ ジ ス タ の内容読み込み と解読ス テ ー ジ （ R D ) 42 (第 2パイ プ ラ イ ン ） は、 ノ ー ォ,ペ レ ー シ ヨ ン サ イ ク ル （ N 0 P ) を挿入する。 さ ら に次サ イ ク ル、 第 1パイ プラ イ ン は、 ゥ ユ ー ト 状態、 それ以外のパイ プ ラ イ ン は命令を 実行する。
[0028] こ の よ う にする こ と によ り、 前述の背景技術の中で述べた よ う な場合で も、 第 1 の命令 0 P 1 に よ り デー タ cが確定し た後 に、 O P 2命令が実行される。
[0029] 特徴としては、 本発明では、 従来のも の と異なり実行コ ー ド 上への N 0 Pの挿入がないため、 実行コ ー ド量の増加なし にレ ジ ス タ干渉を防止する こ と ができ る点である。
[0030] 以上要約する と本発明による レ ジス タ干渉防止方法を用いた ノ、 °ィ プ ラ イ ン方式のプ ロ セ ッ サ は、 実行コ一. ド を'デ コ ー ド する ス テー ジで レ ジ ス タ干渉フ ィ ール ドを参照し、 レ ジ ス タ干渉の 有無に従い、 プロ セ ヅ サ内部で通常の実行コ ー ド中に N O Pの 実行コー ドを挿入する。 よ って、 レ ジ ス タ干渉を生じたプロ グ ラ ム で も、 従来例にあげたよ う な N 0 Pを実行コ ー ド中に入れ る こ とな く コー ド量を増加させずにレ ジス タ干渉を防止する。
[0031] さ らに、 コ ー ド量が増加しない とい う こ とは、 主記憶から実 行コ ー ドを フ ツ チする回数が抑えられる。 よ って実行コ ー ド と実行されるデータ の双方をフ ェ ッ チ しなければなら ない場合 での パ ス ト ラ フ ィ ッ ク の緩和にも つながる。 また、 命令用キ ヤ ッ シ -ュ メ モ リ をオ ン チ ッ プィ匕している よ う なプ ロ セ ッ サに関し て本発明を利用する場合について以下に説明する。
[0032] こ の場合、 特に、 キ ャ ッ シ ュ メ モ リ の容量とループ状になつ てい る実行コ ー ドの大き さ とが問題になる。 つま り、 ループ状 にな ってい る実行コ ー ドがキ ヤ ッ シュ の容量よ り小さ ければ、 キ ャ ツ シ ュ メ モ リ は連続的に ヒ ッ ト し、 プ ロ セ ッ サは高速にデ 一夕 を処理する。 しかし、 従来例に示すよ う にレ ジ ス タ干渉を 防 ぐために N 0 P命令を挿入すれば、 実行コ ー ド量が増加し、 ル一プ状に な っ てい る実行コ ー ド がキ ヤ ッ シ ュ 人モ リ の容量を 超えた場合、 キ ャ ッ シ ュ メ モ リ 上に実行コ ー ドが無い こ と があ る よ う にな り、 （以下実行コ ー ド が無い こ と を ミ ス ヒ ッ ト と呼 ぶ） プ ロ セ ッ サ の性能が落ち る要因と な る。 つ ま り、 キ ヤ ッ シ ュ メ モ リ をオ ン チ ッ プィ匕し たプ ロ セ ッ サに と っ て実行コ ー ド量 を減 ら すこ と は、 性能を保った めに極めて重要な こ と であ る。 そ し て、 本発明に よ る レ ジ ス タ 干渉防止方法を、 オ ン チ ッ プの キ ャ ッ シ ュ メ モ リ を持つパ イ プ ラ イ ン方式のプ ロ セ ッ サ に採用 する こ と に よ り、 レ ジ ス タ 干渉に.よ る コ ー ド量の増加を防 ぐ こ と が可能と な り、 よ っ て、 キ ャ ッ シ ュ メ モ リ の ミ ス ヒ ッ ト によ る プ ロ セ ッ サ の性能の低下を最小限に抑え る こ とが可能と な る。 ま た、 先に述べた こ と は、 キ ャ ッ シ ュ メ モ リ と主記憶と の関係 であ るが、 同様の こ とがプ ロ グ ラ ムが大き く な り実行 コ ー ドが 主記憶上 磁気デ ィ ス ク上にあ る場合の主記憶と、 磁気デ ィ ス ク と の関係についても言え る。
[0033] 産業上の利用可能性
[0034] 本発明に よ る レ ジ ス タ干渉防止方法を用いたパイ プ ラ イ ン方 式の プ ロ セ ッ サは、 実行コ ー ド をデコ ー ド する ス テー ジ で レ ジ ス タ 干渉フ ィ ール ド を参照 し、 レ ジ ス タ干渉の有無に従い プロ セ ッ サ内部で通常の実行ゴー ド 中に N 0 P の実行コ ー ド を挿入 する。 よ っ て、 レ ジ ス タ干渉を生じ た プ ロ グ ラ ムでも、 従来例 にあ げたよ う な N 0 P を実行コ ー ド 中に入れる こ と な く、 コ ー ド量を増加 させずに レ ジ ス タ 干渉を防止する。
[0035] さ ら に、 コ ー ド量が増加し ない と い う こ と は、 主記憶か ら実 行コ 一 ド を フ ユ ツ チする 回数が抑え ら れる。 よ っ て実行コ ー ド と実行される デー タ の双方を フ ツ チ し な ければな ら ない場合 でのノ ス ト ラ フ ィ ッ ク の緩和に も つながる。 また、 キ ャ ッ シ ュ メ モ リ をオ ン チ ッ プィヒしたプロ セ ッ サでも 実行コ ー ド量を減らすこ と によ り、 キ ャ ッ シ ュ の有効利用をは か り 実行コ ー ド の ミ ス ヒ ッ ト率を抑え る こ とが出来、 極めて高 い性能を確保でき る。

权利要求:
Claims請 求 の 範 囲
1 . 少な く と も実行コ ー ド フ ツ チ， 実行コ ー ドデコ ー ド及び レ ジ ス タ干渉.を伴う複数の演算ス テージ よ り構成されるパイ プ ラ イ ン方式のプロ セ ッ サにおいて、 実行される実行コ ー ド上に 前記複数の演算ス テ ー ジ で の レ ジ ス タ干渉を示す特定の フ ィ ー ル ド を設け、 前記実行コ ー ド デ コ ー ド ス テ ー ジ は、 前記レ ジ ス タ干渉フ ィ ール ドを参照し、 そ のパタ ー ン に従い前記複数の演 算ス テー ジ に対し、 該当する実行コ ー ド に対応する内部コ ー ド かあるいは該当する実行コ ー ド に対応する 内部コ'一 ド にひ きつ づいて、 1 つま たは複数の ノ ーオ ペ レ ー シ ョ ン の内部コ ー ドを 発行する こ と を特徴とす る レ ジ ス タ干渉防止方法。

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公开号 | 公开日

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KR920003495B1|1992-05-01|

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JPH01119829A|1989-05-11|

引用文献:

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公开号 | 申请日 | 公开日 | 申请人 | 专利标题

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法律状态:
1989-05-18| AK| Designated states|Kind code of ref document: A1 Designated state(s): KR US |

优先权:

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申请号 | 申请日 | 专利标题

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JP62277623A|JPH01119829A|1987-11-02|1987-11-02|Register interference preventing method|

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JP62/277623||1987-11-02||KR8971233A| KR920003495B1|1987-11-02|1988-10-31|레지스터 간섭 방지방법|