WIPO专利WO1987003423A1 Semiconductor device

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公开号:WO1987003423A1
申请号:PCT/JP1986/000579
申请日:1986-11-12
公开日:1987-06-04
发明作者:Goro Kitsukawa；Kiyoo Itoh；Ryoichi Hori；Takao Watanabe；Katsuhiro Shimohigashi；Noriyuki Homma
申请人:Hitachi, Ltd.；
IPC主号:H01L27-00

专利说明:
[0001] 明細書
[0002] 半導体装置
[0003] 技術分野
[0004] 本発明は半導体装置内の素子相互間の電気的分離方法に関するものである。
[0005] 背景技術
[0006] 従来、絶縁ゲート形電界効果卜ランジスタ（以後 M O S と略す。）あるいはバイポーラトランジスタ（以後 B I P と略す）を用. いた集積回路では、素子間の電気的絶緣を行なうため p II接合に逆バイアスを印加することで行ってきた。これらの詳細は例えば柳井，永田著「集積回路工学（ 1 ) 」（コロナ社） P .2 1 〜 P . 3 1 などに述べられている。
[0007] 一方、近年論理 L S I , S R A M (スタティック R A M) において、ノ 'イポーラトランジスタと C M O S トランジスタ（ n チヤネル， p チャネル雨 M O S トランジスタを用いる相補形 M O S トランジスタ）を組み合せて、前者の髙速性と後者の高集積性，低消费鼋カ性の各特長を活かして、高速，髙集積，低消费電力の論理 L S I , S R A Mを実現する、いわゆる BiCMOS方式が注目を集めている。これらは日経エレクトロニクス， 1985年 8月 1 2号 1 8 7〜 2 0 8頁などに詳細が述べられている。このような
[0008] BiCMOS方式においても前述と同様の素子間分離法が採用される。
[0009] 第 1 図は上記 BiCMOS方式の原理的な靳面構造を示している。同図には、各々 1個ずつの nチャネル M O S トランジスタ（nM O S ) , P チャネル M O S トランジスタ（ P M〇 S ) 、および P n ノィポーラトランジスタ（ ιι ρ η Β Ι Ρ ) を示す。
[0010] ここで n M O S ， p M O S の S ， G， Dは各々ソース，ゲートドレインの各端子であり、また n p n B I Pの C， E , Bはコレクタ，ェミッタ，ベースの端子である（以後の図面ではこれらの端子名を省略する）。また、同図で不純物拡散層は簡単のため、不純物の導電形のみを記入している。したがって同一の記号を付した箇所でも、導電形が同一であることを示すのみで、その不純物材料，不純物澳度は目的に応じて適宜任意に選定される。これは特にことわらない限り以下の図面においても同様である。さてこのような構造において、従来技術では素子間の分離は、 P形基板（ p — S u b ) には回路中の最も低い電位、また p M O S を形成した n形分離層（ n ゥエル）には、回路中の最も高い電位を印加して各部の接合が煩方向バイアスの条件にならないようにしてチップ中の多数の素子間の分離を行なっている。すなわち、従来技術では回路が電源電圧 Vcc (たとえば 5 V) と接地（ 0 V) の間で動作する場合は、 p — S u b に 0 V、 n形分離層に 5 Vを印加して、素子間分離を行なっていた。このような方式においては P — S u b および n形分離層の印加電圧が、素子間分離に必要な最低の電圧に選ばれているので、各接合に印加される逆電圧を小さくでき、今後の素子微細化にともなう素子酎圧低下の問題などに対処可能な反面、以下のような問題を生じる。
[0011] L S I の入出力端子は外部回路と直接接続されるため、電源電圧以上もしくは 0 V以下の外来雑音（一般にはオーバシュート，アンダーシュートなどのサージ雑音）が入力される。入出力端子は何らかの形で、チップ内の拡散層に接続されているため、従来技術においてはその接合部が頫方向バイアスとなる。たとえば第 1 図中の n M O S のソース S、もしくはドレイン Dに示すような n形の拡散層に負のサージ雑音が印加されると n形拡散層と p — S u b 間は頫方向バイアスとなり、 p — S u b から n形拡散層に向けて頫方向電流が流れる。その結果、少数キャリア（ P形シリコン基板では電子）が P — S u b に注入される。この少数キヤリァの平均自由行程（mean f ree path ) は通常数百 / i mにも達するため、他の回路部分に到達し、たとえば、 SRA MDRAMにおいてはメモリセル内の記憶情報が破壊されるなどの問題を生じる。この少数キャリア注入の現象は入出力端子部のみでなく、チップ内部の回路動作においても容量結合、あるいはバイポーラトランジスタの飽和動作によって、拡散層あるいは P — S u b電位が局所的に変動するなどにより生じる恐れがある。このため BiCMOS方式の特長を充分活用して、高性能の半導体装置を実現することが不可能となる。
[0012] 発明の開示
[0013] 本発明の目的は、上記問題を解決して安定に動作する半導体装置を提供することにある。また本発明の他の目的は、上記問題を解決してさらに基板あるいは分離領域に印加する電圧を用途に応じて自由に設定するための電圧印加方法とこれを可能とするデバイス構造を提供することである。
[0014] 本発明の更に他の目的は、以下に説明する実施例及び図面から明らかになる。本発明では、少数キャリア注入の恐れのある個所、たとえば基扳に回路の動作範囲の電圧よりさらに負（一般に P型シリコン基扳使用時）、あるいは正（一般に n型シリコン基板使用時）の電圧を印加する。
[0015] また、さらに本発明では、上記の如き電圧の印加法によって生じる問題、たとえば各素子に印加される電圧が増大し微細素子など低酎圧の素子の信頼度が低下するなどの問題を解決するため、同一導電形の M O S あるいは同一導電形のバイポーラトランジスタの分離領域をいくつかの電気的に絶縁した領域に分割し、各々の用途に応じて好適な分離電圧を印加する。
[0016] 図面の簡単な ·説明
[0017] 第 1 図は従来の技術を示す断面図、第 2 図は本発明の第 1 の実施例を示す断面図、第 3 図は本発明の第 2 の実施例を示す断面図第 4 図は本発明の第 3 の実施例を示す断面図、第 5 図は C M O S 構造の実施を示す断面図、第 6 図はバイポーラ構造の実施例を示す断面図、第 7 図はバイポーラ一 C M O S複合構造の実施例を示す断面図、第 8 図は S O I構造の実施例を示す断面図、第 9 図は S O S構造の実施例を示す断面図、第 1 0 図はメモリのブロック図、第 1 1 図はメモリへの基板分離電圧の印加を示す実施例を示す図、第 1 2 図〜第 1 6 図は M O S ダイナミックメモリの実施例を示す断面図、第 1 7 図と第 1 8 図はバイポ一.ラー p M〇 S複合ダイナミックメモリの実施例を示す断面図、第 1.9 図は第 1 8 図の構造を実現するための主要工程実施例を示す断面図、第 2 0 図はバイポーラ一 C M O S複合ダイナミックメモリの別の実施例を示す断面図、第 2 1 図は第 2 0図をチップ表面から見た平面図. 第 2 2図は第 2 1 図の構造を実現するための主要工程実施例を示す断面図である。
[0018] 発明を実施するための最良の形態
[0019] 以下、本発明の詳細を実施例により説明する。
[0020] 〔実施例 1〕
[0021] 第 2 図は本発明の基本的実施例の一つであり、 BiCMOS方式を、メモリセル M C として 1 トランジスタ形セルを用いたダイナミツク形 R A M ( D R A M) に適用した場合について示している。
[0022] 同図には、 n M〇 S， p M〇 S， n p n B I Pおよびメモリセル M Cの断面構造が一体化されて示してある。 M Cは n形拡散層とプレート（ P L ) との間および n形拡散層と p — S u b との間で蓄積容量を形成し、この蓄積容量に蓄えられた電荷をワード線信号 W L を印加したゲートで制御し、データ線 D L に情報を読出したり、データ線からセル情報を書込んだりする。また、同図に示した M Cでは、蓄積容量の II形拡散層の直下に P形拡散層（不純物層）を設けているが、これは、基板間との容量を増大させると共に、 α線などの放射線が基板に入射して生じる少数キャリアから容量部をシールド（障壁として作用する）し、放射線入射による誤動作、いわゆるソフトエラ一現象の低滅を図るためのものである。このような構造は H i C形メモリセルとして、テク二力ル · ダイジェスト · ォブ ' インタナショナル ' エレクトロン · デノイス · ^一 τイング〔 Technical Digest of international Electron Device Meetiny， 1977 , p p .2 8 7 - 2 9 0 ] などに詳しい。また、ソフトエラー現象については、アイ · ィ一 ' ィー • ィ一 ' トランザクション ' オン ' エレクトロン ' デバイス
[0023] L IEEE Transation on Electron Device , V o β . E D— 2 6 ， NQ 1 , J an. , 1979， p p . 2〜 9 〕などに詳しい。
[0024] 同図のように、シリコン基钣には P形基板 P— S u b を用いている。これは B I P として高性能の n P n形のトランジスタを用い、これを電気的に効率よく分離するためである。通常その不鈍物濃度は、 B I Pのコレクタ基板間容量などを考慮して、 1 0¹⁴ 〜； L 0¹⁸ (on^-3) 程度に選ばれる。 n B L， p B Lは、比較的高濂度の不純物埋込み層であり、 B I Pのコレクタ抵抗を低減して高性能の B I P を実現すると同時に、 n W E L L , p W E L Lの抵抗値を小さくし、ラッチアップ現象の発生を陆止するためである。ラッチアップ現象については、テクニカル ' ダイジェスト · ォブ ' インタナショナル ' エレクトロン · デバイス · ミーティン L Technical Digest of International Electron Device
[0025] Meetiny， 1982 , p p .4 5 4 — 4 7 7〕などに述べられている。 n B L , P B Lの不鈍物濂度はそれぞれ、 1 0¹⁸〜 1 0²⁰ ( cm^{- 3}) 1 0¹⁶〜 1 0^1δ(αη^-3)程度に選ばれる。これらは、 p — S u b 上に予め拡散法によって形成し、その後その上部にェピタキシャル成長によりシリコンを形成し、その中に p W E L L , n W E L L などを形成する方法や、表面から P— S u b 内に比較的高工ネルギ一のイオン注入法によって形成する方法などにより実現できるが、詳細は後で述べる。なお、これらの埋込み層は、目的に応じて一方あるいは雨方とも省略する場合もある。 C Nはコレクタおよび VBB2 と n B L間の抵抗を下げるための高濃度不純物層である。 n WE L L , p W E L Lはそれぞれ p M O S , n M O S を作成する領域である。また、 B I P コレクタ層は一部 n W E L L層を用いて構成する例を示している。
[0026] 以上のような構成において、本発明においては、各素子間の分離用の電圧 VBBI ( P W E L L , P B L を介して基板に供給されるため一般には基扳電圧と称する）、 V BB2 (—般にはゥエル電圧と称する）のいずれか一方、もしくは雨方に回路の動作電圧範囲よりも髙ぃ、あるいは低い電圧を印加する。一方、あるいは雨方に上記の如き電圧を印加するか否かは目的に応じて選べばよいたとえば、 VBBi にのみ印加する場合は、回路が 0 Vと Vcc (たとえば 5 V ) の間で動作する場合は VBBJL に 0 V以下のの電圧 V BB2 には Vccの電圧を印加するようにする。これにより、たとえば P W E L L内の n形拡散層に半導体装置の外部もしくは内部から何らかの原因により負の電圧が印加されたとしても、基板と II形拡散層間が煩方向バイアスとならないように V BBi の値を設定することにより、従来技術で問題となった少数キャリアが基抜内に注入され、回路が誤動作する現象を完全に解決できる。この効果は、第 2 図に示したように情報を電荷として記憶する形式の D R A Mにおいて特に著しいが、その他の論理 L S I , S R A M あるいは R O Mなどにおいても、著しい効果が得られることは勿論である。上記では VBB2 を Vccとする例を説明したが、目的に応じてに Vccより高い電圧を印加しても同様の効果を得ることができる。また本発明によれば各接合が煩方向にバイアスされることがないので、ラッチアップ現象の発生も低減できる。また、さらに接合容量の低減も可能になる。
[0027] 本実施例では、 P形基板を用いる例を示したが、 p n p形の B I P を用いる場合などは n形基板を用いてもよい。その場合に 5 は印加電圧の極性を反対にすべきことは勿論である。また、メモリセルとしては H i C形のセルを示したが、アイ ' ィー ' ィ一 ' プロシ一デイング〔IEE PROC. Vo β . 1 3 0 , P t . I , Να 3 , JUNE 1983， P P . 1 2 7 — 1 3 5〕，あるいは、インタナショナル ♦ ソリッド · ステート · サーキット · コンファレンス * ダイジ丄 0 ェスト · 才ブ * テク二力ゾレ ' ペーパーズ〔1984， 1985
[0028] International Solid— Ststecireuit Conference Digest of Technical Papers〕などに述べられている各種の平面形，立体形 (C C C， S T Cセノレなど）のメモリセルを用いる際にもそのまま適用できる。また、 D R A Mに限らずその他の S R A M , R O M 丄 5 論理 L S I など L S I—般にもそのまま適用可能なことは前に述ベたとおりである。また、本発明では回路の動作電圧の範囲より高い、もしくは低い電圧を必要とするが、これは実顛昭 54— 82150 、あるいは 1976ァィ · エス · エス ' シ一 ' シ一 ' ダイジェスト · ォブ ' テク二力ノレ · ぺ一パーズ〔 ISSCC Digest of
[0029] 20 Technical Papers) p p . 1 3 8 - 1 3 9 などに述べられている方法により、半導体装置内部で発生可能なため、外部から余分な電圧を供給しないで実現することもできる。また、 V_BBi の印加は基板裏面力、ら行なってもよい。
[0030] 以上、述べた実施例では P — S u b もしくは n W E L L に一様に電圧を印加して、従来技術の問題を解決する方法について述べたが、次にたとえば少数キャリアの注入が問題となったリ、あるいは接合容量を小さくする必要のある個所には、第 2 図で説明したように、回路の動作電圧範囲より高い、あるいは低い電圧を印加し、たとえば第 2 図のメモリセルのように蓄積容量直下の p形不純物層の漉度を高くして、蓄積容量ならびに前に述べた ct線入射により発生する少数キャリアに対するシールド効果を増大させたり、素子を微細化した高集積化，高速化を図りたい個所には、ともに酎圧が低下するため、従来と同じように回路の動作電圧の範囲で最も髙ぃ、あるいは低い電圧を印加するなどのように、目的に応じて任意の電圧を印加する方法と、これを可能にする半導体構造の実施例を述べる。
[0031] なお、以後に述べる技術は BiCMOS方式のみでなく、通常の P M O S , ii M O S あるいは C M O S の各方式の. L S I にもそのまま適用できので、 BiCMOS方式にこだおらず、各種の適用例を説明することとする。
[0032] 〔実施例 2〕
[0033] 第 3 図は n M O S の集積回路に上記を適用したものである。本図の構成は P形基板（ P — S u b ) の中に n ゥエル層 NWを形成し、さらにこの中に p ゥエル層 P Wi , P W₂ を形成する。この 2種の p ゥエル内および p — S u b 内に形成した n M O S を各々 n M O S 1 , n M O S 2， n M O S 3 とする。この構造で 3種の
[0034] Π M 0 S の分離層には各々独立の電圧 VBBi ， V BB2 , V BB3 を印加でき、チップ内に回路用途に好適な電圧に選ぶことができる一方 _n ゥエル層 N Wには VBB4 として、 Vccの電圧もしくは少なくとも VBB2 ， VBB4 のいずれよりも高い電圧を印加する。なお第 2図では 1個ずつの n M O S を示したが、 1つのゥエル上に複数の n M〇 S を有するのが通常である。
[0035] また第 2 図では 2個の p ゥエル、 1個の n ゥエルを示したが、 n ゥエルを複数個設け、 n ゥエルの中に 1 個あるいは 2個以上の P ゥエルを設計する任意の組合せにも応用できる。またすベての n M O S を p ゥェル上に構成することもできる。さらに基板、ゥエルと M O S の導電形を変更し、すべての電位関係を逆にするだけで P M O S集積回路に本発明を容易に適用できる。 V_BBI の基板への印加方法は表面からでも良いし、裏面から供給しても良い〔実施例 3〕 '
[0036] 第 4図は n形基板を用いた n M O S集積回路に本発明を適用した実施例である。この図で n形基板（ n — S u b ) 内に 2個の p ゥエル（P Wi， P W2)をつくり、各々の p ウエノレの中に n M O S をつくる。この図で本発明を適用して P Wi ， P W₂ には相異なる電圧 V BB2 ， V BB3 を印加する。この V BB2 ， V BB3 には、その回路部分に応じて最適の電圧を印加することができる。例えば
[0037] V BB3 には G N Dの電位を、また V BB2 にはこれよりさらに低い一 3 Vを印加することができる。 n — S u b へ印加する電圧
[0038] V BB1 は VCCでも良いし、あるいは VBB2 ， V BB3 のいずれかより高い電圧であれば良い。
[0039] 第 4 図では 2個の p ゥエルとその上の 1 個ずつの n M〇 S のみを示したが、任意の数の P ゥエルと任意の数の n M O S の組合せにも容易に適用できる。その時複数の P ゥエルへの印加電圧も用途に応じて 2種以上の任意の電圧値を選べば良い。また基坂，ゥエル，ソース，ドレインの導電形を反転すれば P M O S集積回路とすることができる。この時 VBB2 ， VBBS には互いに異なる芷の電圧を印加し、 VBBI は G N D又は VBB2 ， VBB3 のいずれよリも低い電圧を印加する。
[0040] 〔実施例 4〕
[0041] 第 5 図は C M O S (相補形 M O S ) 構成に本発明を適用した実施例である。この図では P形基板上に 3個の n ゥエル（NWi ， N W2 ， N Wa ) をつくり、さらに NWi ， N W₂ 内に p ゥエル ( P Wi ， P W2 ) をつくる。その後 p ゥエル（ P Wi , P W₂ ) と P — S u b 内に n M O S ( n M O S l , n M O S 2 , n M O S 3 ) をつくる。また n ウエノレ（NWi ， N W₂ , " N Ws )内に p M O S ( P M 0 S 1 , p M 0 S 2 , p M 0 S 3 ) をつくる。この構成において n M〇 S用の p形分離層に電圧 VBB2 ， VBB4 ， VBBI を印加する。また P M O S用の n形分離層に電圧 V BB3 ， VBBS ， VBBS を印加する。これら VBB2 , VBBA , VBBI あるいは VBBS , VBB5 ， VBB6 には使用回路に応じて相異なる 2値以上の電圧を印加する。例えば VBB2 ， VBB* ， VBBI としては G N D ( O V) , 一 3 Vを、また VBBS ， VBBS ， VBBS には V CC ( + 5 V ) 、
[0042] Vcc+ α ( + 7 V ) を印加する。こうして n M O S , p M O S の各々の分離層に任意の電圧を印加することができる。なお第 5 図では各々のゥエル内には 1個の M O S トランジスタのみを図示したが必要に応じて複数の M〇 S を設けても良い。またゥエルの数も第 5 図では n ゥエル 3個、 p ゥエル 2個であるが必要に応じて増減すれば良い。さらに基板、ゥエルの極性を反転して π— S u b 上にまず P ゥエルをつくリ、その中に n ゥエルを形成する構成にも適用できることは明らかである。
[0043] 以上、説明してきた実施例は M O S トランジスタのみを用いた構成であるが、さらに本発明をバイポーラトランジスタを用いた集積回路や、バイポーラと M O S を併せもつ集積回路に適用した例を次に示す。
[0044] 〔実施例 5〕
[0045] 第 6 図はバイポーラトランジスタを用いた集積回路に本発明を用いた実施例である。第 6図では 3'個の II p nバイポーラトランジスタ（ n p n l， n p n 2 , n _P n 3 ) と 1 個の p n pノィポ —ラトランジスタ（ p n p l ) を形成している。通常のバイポーラ集積回路ではこの図の n P n 3 の様に p — S u b上に複数の u p n トランジスタを構成し共通の基板電圧を V BBI としてチップ表面あるいはチップ裏面から供給している。 V BBI の値を回路上の最も低い電位の G N D ( 0 V ) あるいはこれより低い電圧にすれば、複数のバイポーラトランジスタを相互に分離することができる。本発明ではさらに P Wi， P W2で示した様に P — S u b とは別の P形分離装置を設け、この中に n p n トランジスタ
[0046] ( n p n l , n p n 2 ) を形成する。この P層には V BB2 ，V BB3 を印加する。 VBB2 , V BBS の値は V BBI と独立に設定できる。 P — S u b と上記 p層を分離する n形層（ n W) には VBB を印加する。この VBB4 は VBB1 ， VBB2 ， V BBS の 3者よりも髙ぃ電圧（例えば Vcc)を印加しておけば電気的に n p n 1， n P n 2 , n p n 3 を相互に完全に分雜できる。 n p n l ， n _P ri 2 をつくるために用いた層を部分的に用いて、図中の p n p トランジスタ
[0047] ( P n p 1 ) を構成できる。なお基板を含めて全ての層の導電形を逆転すれば複数の p n p トランジスタのコレクタの n形分離層に相異なる電圧を印加することができる。
[0048] 〔実施例 6〕
[0049] 次にチップ上に C M O S とバイポーラを併せもついわゆる
[0050] BiCMO'S構造に本発明を適用した例を示す。第 7 図は P — S u b 内に第 5 図と同様に n M〇 S ( n M O S l , n M O S 2 , n M O S 3 ) と p M O S ( p M O S l , p M O S 2 ) を形成しさらに ii p nノイボ一ラトランジスタを形成した実施例である。前述したと同様に n M〇 S の分離電圧として VBB1 ， VBB2 ， VBB3 を独立に設定できる。また P M O S の分雜電圧として VBB4 , VBB₅を独立に設定できる。ノィポ一ラトランジスタの分離領域には n M〇 S 3 の基板電圧と同じ VBBI を印加しているが、 n M O S 3 がなけれぱ、 VBBI はバイポーラ専用の分離電圧とすることができる。また第 6 図中の n p ii l の様な構造を第 7 図中に敢込めば、バイポーラ相互間にも相異なる分離用電圧を供給することができる。また p n p トランジスタも第 6 図と同様に形成することができる。また基板とゥエルとソース，ドレイン，ノィポーラのコレクタ，ェミッタ，ベースの導電形を全て反転すれば p n p トランジスタと C M O S構造を構成でき、その構造にも本発明の独立の分雜電圧を印加することができる。〔実施例 7〕
[0051] 第 8 図は積層形 C M O S構造の n M O S部分に本発明を適用したものである。この図は基板側に ri M O S、基板上に酸化膜さらに多結晶 S i を成長させるいわゆる S O i 構造により p M O S を形成した例であるが、これと p ゥエル（ P W) ， n ゥエル（ ii W) を組合せることによリ P ゥエル内に形成した n M〇 S 1 と p — S u b上に形成した n M O S 2の各々の分離部に独立の電圧
[0052] VBB2 と VBBI を印加することができる。また基钣，ゥエルの導電形を反対にすれば、基扳側に P M〇 S、多結晶 S i側に
[0053] n M O S を形成し P M O Sの分離部に別個の分離電圧を印加することができる。
[0054] 〔実施例 8〕 '
[0055] 第 9 図は S 〇 I (Silicon on Insulator) 又は、 S 〇 S構造 (Silicon on Saphire) で INSULATOR と記した絶縁性基接の上に n M O S , P M O S を構成し、これに本発明を適用したものである。絶緣性基扳'の上に P形 S i (または n形 S i ) を結晶成長させ、この P層に形（または p形）の不純物を基板に達するまで深く入れて複数の P形または n形領域を分離する。この分離された P形領域内に n M O S を、 n形領域内に p M O S を形成する。複数の P形領域の各々にはその回路の用途に応じて VBBI , VBBS を、また n形領域には V_BB2 を印加する。第 9 図の p形， n形分離領域の個数は任意の数を選ぶことができ、また P M O S , n M O Sのいずれか一方だけにすることもできる。
[0056] 〔実施例 9〕これまで第 2図および第 3〜第 9 図に種々の基板電圧分離の構造について述べたが、次にこれをメモリに応用した実施例について述べる。
[0057] 第 1 0 図は一般的なメモリ（ダイナミック R A M , スタティック R A M , R O M等を含む）のブロック図である。 A D Rはアドレス入力、 C S はチップセレクト入力、 W E はライトイネーブル入力、 D I はデータ入力、 D Oはデータ出力である。これら信号の名称は一例であり、他の名称を用いる場合もある。
[0058] ブロック I はアドレスバッファとデコーダ、ドライバ回路を示す。ブロック Cは制御回路，書込み信号発生回路姿を示す。プロック M C'はメモリセルアレーを示す。ブロック S Oはセンス回路出力回路を示す。本発明の一実施例は、破線で囲んだメモリセルアレー M C とその他の部分の基板電圧を分離して印加することである。
[0059] 第 1 1 図は、第 1 0 図の様に 2つに分離したブロックに対し、チップ内に基板にバイアス発生回路を内蔵し、その 2 出力 VBBMI
[0060] V BBM2をメモリセルアレー以外の周辺回路に印加し、メモリセルアレーには V CCと G N D電位を V BBM3 , V BBM4として印加する。基板バイァス発生回路の回路構成は既に 1976 ISSCC p p . 1 3 8 〜 P P . 1 3 9 あるいは特開昭 51— 117584 号に開示されている。この構成で例えば、周辺回路の P M O S の分離領域（ _n ゥエル）には V BBMi ( + 7 V ) 、 n M O S の分離領域（ p ゥエル）には V BBMI ( - 3 V ) 、またセルアレーの p M O S の n ゥエルには Vccを，セルアレーの ii M O S の P ゥエルには 0 Vを印加する。こうして入，出力回路の分離領域には絶対値の大きい電圧を供紿することにより、入出力信号のオーバーシュート，アンダーシュートにも安定で、また接合容量（M O S のソース，ドレイン一基板間容量やバイポーラのコレクター基板間容量）を減少でき、またセルァレ一はソフトエラーの起きにくい濃度プロファイルを選択することができる。なお以後の実施例で用いる分離電圧の名称はその役割に従って第 1 1 図の V BBM1， V BBM2 , V BBM3 , V BBM4 のいずれかの記号に相応させる。
[0061] 第 1 0図，第 1 1 図のチップ構成の実施例に対して得られるチップの断面図の実施例を以下に示す。これらは第 1 図の従来例に対応して M O S ダイナミック R A M'の入力回路とダイナミックメモリセルの部分の断面構造を示す。なおここではメモリセルをダィナミック形セルとしたが、 M O S スタティック形メモリセルやノイポーラスタティック形メモリセルにも同様に適用できる。〔実施例 A〕
[0062] 第 1 2図の実施例では入力保護回路（ _η形拡散抵抗と n M O S ダイオード）と入力回路の ii M O S を p ゥェル（ P W) の中に、入力回路の p M〇 S を n ゥェル（ n W) 内に形成し、 n M O S のメモリセルは P — S u b上に形成している。本実施例では入力回路の p ゥエルと p — S u b が電気的に分離されている。このために各々の分離電圧である V BBM2と V BBM4の値を独立に設定できるしたがって、例えば V BBM2を入力回路の仕様を満たすために一 3 Vに、 V BBM をメモリセルの射ソフトエラーの観点から 0 Vに選ぶことができる。メモリセルの下部の破線は P形の高濂度層である。この様にして、第 3 図で述べた従来例の欠点を防ぎ、安定なダイナミックメモリを提供できる。
[0063] 〔実施例 B〕
[0064] 第 1 3 図は入力保護回路の n形拡散抵抗と n M O S ダイオードのみを p ゥエル内に設け、周辺回路の n M O S はメモリセルと同様に P— S u b上に形成している。また P M O S は当然 n ゥエルの上に形成している。そして入力保護素子である n形拡散抵抗と n M O S ダイオードの p ゥエルには VBBM2 (例えば一 3 V) を印加し、入力回路およびメモリセルの n M O S の基板 p — S u b には VBBM4 (例えば 0 V) を印加する。メモリセルの下には第 1 2 図と同様に P形の高濂度層を設けている。そしてこの p — S u b にはを印加する。第 1 2図の実施例に対し、本実施例は入力保護素子のみをゥエル内に設けており、レイアウトが簡略化され、かつ入力保護ダイオード以外の n M O S がセル、周辺回路にわたって同一濃度条件で形成されるので、 VTHの制御が容易あるという利点を持つ。
[0065] 〔実施例 C〕
[0066] 第 1 4図はメモリセルを p ゥェル（ p W) 上に形成し、入力保護回路、周辺回路の n M O S は p — S u b上に形成したものである。本実施例ではメモリセルの下側に比較的、高濃度の P ゥエルを設け、第 1 2 ，第 1 3 図で破線で示した高濃度層の代替している。
[0067] 〔実施例 D〕
[0068] 第 1 5 図は基板に n形層を用い、周辺回路およびメモリセルを p ゥエルの中に形成したものである。第 1 2〜 1 4 図では 2重のゥエル構造であつたが、本実施例では単層のゥエル構成で済む。周辺回路の n M〇 S の p ゥエルには V BBM2 (例えば一 3 V) を印加し、メモリセルの n M〇 S の p ゥエルには V BBM4 (例えば 0 V ) を印加する。また n - S u b には VBBMI (例えば VCC) を印加する。 V BBM2を印加する P ゥエル内には入力保護回路だけでも良いし、ァドレスバッファ等の周辺回路を含んでいても良い。
[0069] 〔実施例 E〕
[0070] 第 1 6 図は p — S u b上に p M O S メモリセルを形成した例である。周辺回路の n M 0 S の基扳には VBBM2 (例えば— 3 V) を供給し、周辺回路の P M O S の n ゥエルには V_BBM1 (例えば + 7 V ) を印加し、 P M O S のソース，ドレイン接合容量を減らす。メモリセルの n ゥエルには VBBM3 (例えば Vcc) を印加する。こうして入力回路はアンダーシュートに強くかつ高速化を図れ、またメモリセルはソフトエラ一の起こりにくいメモリを構成できる。〔実施例 1 0〕
[0071] 以上実施例 9 の具体的構成として実施例 A〜E を第 1 2〜 1 6 図で M O S メモリ（スタティック R A M , ダイナミック R A M) を用いて説明したが、次にバイポーラ素子と M O S素子を併せもつ第 7 図の BiCMOS構成を用いて、メモリに適用した実施例を第
[0072] 1 7〜第 2 1 図に示す。このうち第 1 7〜 1 9 図はェピタキシャル層を用いたもの、第 2 0〜 2 2図はェピタキシャル層を用いないものである。
[0073] 〔実施例 F〕第 1 7 図は左から周辺回路の ii M O S , p M O S , n p nバイポーラトランジスタとダイナミック形 n M O S メモリセルを示す, n M O S メモリセルの下部には高濃度の p形埋込層（ p B L ) を置き、酎ソフトエラー性能を強化している。この P B Lは n形埋込層の分離にも用いる。
[0074] 周辺回路の n M O S は p ゥエルの中に成しているが、 p形ェピタキシャル層を用いれば P ゥエルを省略することができる。この P ゥエル層の下側には高濃度の n型埋込層 n B L を設け、 nBL の耠電用に髙濃度の n層（ C N) を付加している。また p ゥエルの側面は n ゥエルで囲むことにより、 p — S u b と電気的に絶縁させている。周辺回路の n M 0 S には VBBM2 (例えば一 3 V) 、 P M〇 S の n ゥルには VBBMI (例えば VCC) を印加する。また n p nバイポーラトランジスタの分雜層とメモリセルの ii M O S の分離層には、共通の VBBM4を印加している。ゥエルの下部に設けた埋込層はバイポーラトランジスタのコレクタ抵抗の低減のためのものであるが ·、基板抵抗の減少によリラッチアップの防止にも有効である。
[0075] 〔実施例 G〕
[0076] 第 1 8 図はメモリセルを p — S u b上に形成したものであり、第 1 7 図との差はメモリセルの下部の構成た'けである。第 1 7図の構成では髙濂度の P B L がわき上がり、 n M O S の VTHが変動するおそれがあるが、第 1 8 図は破線で示した p形の髙濃度層を蓄積容量の下部だけに設け、メモリセルの n M O S のチャネル部に埋込層がわき上がらない様にしている。 /03423
[0077] (20) 次に第 1 8 図の断面構造を実現するための主要工程を第 1 9 図に示す。第 1 9 図ではまず（ a ) で P形基板の表面に n形埋込層 n B L を形成し、（ b ) でさらに p形埋込層 p B L を形成する。その後（ c ) のェピタキシャル成長で E _{P i}層をつくり、（ d ) ( e ) の工程で E _{P i}層の中に η ゥエル（ n W E L L ) 、 _P ゥエル ( P W E L L ) を形成する。（ f )で n形の高濃度不純物をド一プした C Nを形成し下部の n B L と接続させる。本図では省略しているが、この後メモリセルのプレート、 M O S のゲート、 M O S のソース ' ドレイン層、また必要ならバイポーラのェミッタ層を形成する。さらにその後、コンタクト，配線等の工程を要する。この第 1 7 ，第 1 8 図の中で、 C Nと n B Lはバイポーラトランジスタのコレクタ抵抗を低減する。一方 M O S のソース，ドレインとゥエル，バイポーラのベースとコレクタ接触界面はェピタキシャル層を設けたため、それほど高濃度層同士の接触とならず、ブレークダウン酎圧を回路動作に必要が程度に保つことができる〔実施例 H〕
[0078] 以上はェピタキシャル層を用いる工程例であるが、次にェピタキシャル層を用いない実施例を第 2 0〜 2 5 図に示す。これらは P形基板の一定の深さの場所にインブラで髙濃度層をつくるものである。このためェピタキシャル層を用いる場合と較べて製造コストを低减できる。
[0079] 第 2 0図は断面図であるがこれをチップの表面から見た概念図を第 2 1 図に示す。 n M O S l の p形基板を n層（ C Nまたは n ゥエル）で囲み、 P — S u b との間を分離している。
[0080] o
[0081] (21) 第 2 0 , 2 1 図の構造を実現するためのプロセスの主要工程を第 2 2 図に示す。（ a ) は p — S u b にインブラで表面から一定の深さの所に高濃度の n層を設ける。その後（ b ) ， ( c ) で n ゥエル、 p ゥエルをつくる。 p ゥエルは p — S u b の場合には省略することができる。（ d ) では n B L埋込層に達する様に髙濃度の II層（ C N) を形成する。（ d ) 以後の M O S素子、バイポ —ラ素子さらに配線を造る工程は従来の工程と等しい。
[0082] 以上、多くの実施例に述べてきた様に、本発明により、 M O S 素子の基扳ゃ分離層に、またバイポーラ素子の分離層に、独立な任意の電圧を印加することができ、その回路の目的に応じた最適の電圧を選択することができる。これによリ入出力のアンダーシユート、や接合寄生容量、ソフトエラーの問題等に対し、濃度プ口ファイルの設定、分雜電圧の設定等を自由に行なうこと.ができる。
[0083] 5 産業上の利用可能性
[0084] 従来は、シリコン基板上に形成した M O S トランジスタや、 B i P トランジスタを形成する p — n接合面で、サージ雑音などによる、少数キャリアの注入が生じ、これが原因となって、 S R A Mや D R A Mの記憶憶報の破壊等の問題を生じていた。
[0085] このような現象は、半導体装置の信頼性を溶としてしまうので好ましくない。
[0086] 本発明は、上記現象を防止でき、 M O S , B i P , C M O S , B i — M O S , B i — C M O S等各種の製品に適用でき、信頼性の向上等が可能であるので、有効に利用されることができる。

权利要求:
Claims
1
5
WO 87/03423 PCT/JP86/00579
( 22)
請求の範囲
1 . 基板および基板上の電気的に分離された複数の分離層の中に絶縁ゲート形電界効果トランジスタのソース，ドレインあるいはバイポーラトランジスタのコレクタ，ベース，ェミッタを有する半導体装置において、該ソース，ドレイン、あるいはコレクタ，ベース，ェミッタの各電極への印加電圧の変化範囲外の値の電圧を、該基板あるいは該複数の分離層の少なくとも一部に印加することを特徴とする半導体装置。
2 . 基坂および基板内の電気的に分離された複数の分離層の中に丄 0 絶縁ゲ一ト形電界効果トランジスタのソース，ドレインあるいはバイポーラトランジスタのコレクタ，ベース，ェミッタを有する半導体装置において、 · 互いに同一導電形の該基板と該分離層、あるいは互いに同一導電形の複数の該分離層に少なくとも 2種以上の異なる分離電圧を印加することを特徴とする半導体装置。
3 . 半導体基体と、該基体に設けられた少なくとも 1 つの p n接合を有する半導体素子と、該半導体素子への電源供給手段と、上記基体への電源供給手段とを有し、
上記基体への電源供給手段は、上記半導体素子への入力が本
20 来予定している入力電圧の極性と逆の入力電圧が入力されたときにも上記 P n接合が頗方向バイアスされないように電圧を供耠することを特徴とする半導体装置。
4 . 上記半導体基体は、半導体基板と、該基扳上に形成されたェピタキシャル成長層からなることを特激とする特許請求の範囲
ϋ
WO 87/03423 PCT/JP86/00579
(23) 第 1項記載の半導体装置。
5 . 上記半導体基体は、絶縁基板上に、半導体層を設けたものであることを特徴とする特許請求の範囲第 1項記載の半導体装置
6 . 上記半導体素子は少なくとも M O S トランジスタを含んでなることを特徴とする特許請求の範囲第 2項記載の半導体装置。
7 . 上記半導体素子は、少なくともバイポーラトランジスタを含んでなることを特徴とする特許請求の範囲第 2項記載の半導体
8 . 上記半導体素子は、少なくとも M O S トランジスタとバイポーラトランジスタを含んでなることを特墩とする特許請求の範囲第 2項記載の半導体装置。
9 . 上記半導体素子は、外部入力が入力される半導体素子であることを特徴とする特許請求の範囲第 1項記載の半導体装置。
10. 上記半導体素子は、半導体記憶装置を形成し、上記煩方向バ5 ィァスされない p n接合を有する半導体素子は、外部入力が入力される半導体素子であることを特徴とする特許請求の範囲第
1項記載の半導体装置。

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法律状态:
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