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    • 专利摘要:

    公开号:WO1987000943A1
    申请号:PCT/DE1986/000240
    申请日:1986-06-10
    公开日:1987-02-12
    发明作者:Thomas Hirschberg
    申请人:Ant Nachrichtentechnik Gmbh；
    IPC主号:G06F7-00
    专利说明:
    [0001] Schaltung und Verfahren zur Übergabe von Koeffizienten.
    [0002] Die Erfindung betrifft eine Übergabeschaltung und ein übergabeverfahren, wie in den Oberbegriffen der Patentansprüche angegeben. Sie wird bevorzugt in einem Übertragungsglied angewendet. In einem Mischpult beispielsweise kann ein solches Übertragungsglied enthalten sein, dessen Übertragungseigenschaften durch einstellbare Koeffizienten bestimmt werden können. Zur Einstellung der Koeffizienten ist auf dem Mischpult ein Steller vorgesehen, mit dem ein Stellglied betätigt wird, das seinerseits die Änderung der Koeffizienten bewirkt. Zur Festlegung der Übertragungseigenschaften des Übertragungsgliedes zu einem bestimmten Zeitpunkt ist jeweils ein Koeffizientensatz erforderlich. Wird nun das Stellglied betätigt und von einer Stellung in eine andere gebracht, so darf der Koeffizientensatz, der anfangs für die Übertragungseigenschaften bestimmend war, nicht schlagartig in denjenigen Koeffizientensatz umgeändert werden, welcher der neuen Stellung des Stellgliedes entspricht; bei einer zu starken und zu plötzlichen Änderung der Übertragungseigenschaften des Übertragungsgliedes würden nämlich unerwünschte Verzerrungen auftreten. Um diese zu vermeiden, werden daher dem Übertragungsglied in kurzen Abständen aufeinanderfolgend Koeffizientensätze zugeführt, von denen jeder nur zu einer geringen Änderung der Übertragungseigenschaften gegenüber dem vorangegangenen Zustand führt. Dadurch tritt eine nahezu stetige Änderung der Übertragungseigenschaften ein, die ohne störende Folgen bleibt.
    [0003] In dem Übertragungsglied befindet sich ein Kanalprozessor. Er liest Koeffizienten aus einem RAM (randam access memory), also aus einem Speicher mit wahlfreiem Zugriff aus. Damit der Kanalprozessor unterbrechungsfrei arbeiten kann, sind ihm zwei untereinander gleiche RAM-Bereiche zugeordnet. Auf diese Weise kann einer dieser RAM-Bereiche von dem Kanalprozessor ausgelesen werden, während der andere jeweils von einem weiteren Prozessor mit neuen Koeffizienten geladen wird, entsprechend den Befehlen, die dieser weitere Prozessor von dem Stellglied bekommen hat. Nach Ablauf eines Zyklus vertauschen die beiden RAM-Bereiche ihre Rollen, so daß immer einer geladen und der andere vom Kanalprozessor gelesen wird. Im Folgenden wird dieser RAM als Haupt-RAM bezeichnet.
    [0004] Bedingt durch die Eigenschaften des Kanalprozessors sind die Koeffizienten, welche der Kanalprozessor jeweils benötigt, in dem jeweiligen Haupt-RAM-Bereich nicht unter fortlaufenden Adressen abgelegt, sondern darin verstreut gespeichert. Dies hat zur Folge, daß innerhalb einer ausreichend kurzen Zeit nicht genügend Koeffizienten von dem weiteren Prozessor an den Kanalprozessor übermittelt werden können, wenn zu dieser Übermittlung ein Mikroprozessor benützt wird. Ein solcher Mikroprozessor würde für die richtige Einordnung der Koeffizienten in die Haupt-RAMs zuviel Zeit benötigen. Es gibt zwar sogenannte DMA-Bausteine (direct memory access), mit welchen die erforderliche Datenmenge in der geforderten Zeit übertragen werden könnte, jedoch wäre dies nur dann möglich, wenn die zu übertragenden Daten fortlaufende Adressen aufweisen würden.
    [0005] Es ist Aufgabe der Erfindung, trotz der geschilderten Schwierigkeiten in kurzer Zeit die Übergabe einer ausreichend großen Zahl von Koeffizienten an den Kanalprozessor zu ermöglichen.
    [0006] Diese Aufgabe wird gelöst durch die Übergabeschaltung bzw. das übergabeverfahren mit den Merkmalen der Patentansprüche. Die Übergabeschaltung bzw. das übergabeverfahren nach der Erfindung wirkt wie eine DMA-Schaltung.
    [0007] Anhand der Zeichnungen soll dies näher erläutert werden. Ein von einem nicht gezeigten Stellglied gesteuerter Prozessor P soll Koeffizientensätze abwechselnd in ein Haupt-RAM RA bzw. RB einschreiben, auf deren Speicherinhalte der Kanalprozessor KP eines Übertragungsgliedes U gegensinnig abwechselnd zugreift. Während also der Kanalprozessor KP einen Koeffizientensatz gerade vom Haupt-RAM RA bezieht, erhält das Haupt-RAM RB über einen Daten-Bus DB mit Schalter S2 und über einen Adreß-Bus AB mit Schalter S1 Koeffizienten über eine Übergabeschaltung letztlich aus dem Prozessor P. Die Übergabeschaltung besteht neben den Schaltern S1, S2 aus einem Adreß-RAM AR und einem Daten-RAM DR mit zugehörigen Schaltern S3, S4 und Sβ in dem vom Prozessor P kommenden Daten- bzw. Adreß-Bus und aus einem Schalter S5 in einem Adreß-Bus AB, der von einem Adressengenerator AG kommt.
    [0008] Die Übergabeschaltung bewerkstelligt den Datenfluß in der Richtung D in zwei Schritten eines übergabezyklus:
    [0009] Erster Schritt:
    [0010] Zunächst werden das Adreß-RAM AR und das Daten-RAM DR vom Prozessor P geladen. Dabei sind die Schalter S3, S4, S6 geschlossen und S5, S7, S8 geöffnet. Diese Phase ist zeitlich unkritisch!
    [0011] Zweiter Schritt:
    [0012] Für einen zweiten Schritt verändern die Schalter S3 bis S8 ihre Stellungen; der Prozessor P wird vom Adreß-Bus AB und vom Daten-Bus DB abgetrennt. Zum Auslesen der Speicherinhalte des Adreß-RAM AR und des Daten-RAM DR werden über den Schalter S5 vom Adressengenerator AG fortlaufende Adressen abgegeben.
    [0013] In einem ersten Teilschritt wird ein erster Teil des Speicherinhaltes des Daten-RAM DR bei gezeigter Schalterstellung von S1 und S2 in das Haupt-RAM RB eingeschrieben; der Speicherinhalt des Adreß-RAM AR dient zur Adressierung der Speicherzellen des 'Haupt-RAM RB.
    [0014] In einem zweiten Teilschritt dient dann ein weiterer Teil des Speicherinhaltes des Adreß-RAMs AR und des Daten-RAMs DR bei veränderten Stellungen der Schalter S1, S2 zur Neuladung des Haupt-RAMs RA in einem Zeitraum, in welchem der Kanalprozessor KP Koeffizienten aus dem Haupt-RAM RB entnimmt.
    [0015] Das Umschalten zwischen dem Haupt-RAM RA und dem HauptRAM RB mit gegensinnigem Beschreiben und Auslesen wiederholt sich nun so lange, bis der gesamte Dateninhalt des Daten-RAM DR transferiert worden ist. Während dieses Transfers des gesamten Dateninhalts erzeugt der Adreßgenerator AG Adressen in gleicher Weise fortlaufend, wie es beim Laden des Adreß-RAM AR und des DatenRAM DR geschehen ist. Nicht erwähnt wurde bisher, womit eigentlich das Adreß-RAM AR und das Daten-RAM DR geladen wird. Hierzu wird auf Fig. 2 verwiesen:
    [0016] Das Adreß-RAM AR und das Daten-RAM DR erhalten bevorzugt untereinander gleiche Adreß-RAM- bzw. Daten-RAM-Adressen (Spalten 1 bzw. 3), auf jeden Fall jedoch jeweils untereinander fortlaufende Adressen 0, 1, ... n-1, n, n+1 ... usw. Unter diesen Adressen werden im Adreß-RAM AR diejenigen Adressen abgespeichert, unter welchen im Haupt-RAM RA bzw. RB die Abspeicherung einzelner Koeffizienten erfolgen soll. Beispielsweise werden die RAM-RA- bzw. RAM-RB-Adressen für einen ersten Koeffizientensatz I im Adreß-RAM unter dessen Adressen 0, 1, ... n-1 abgespeichert.
    [0017] Dieser erste Koeffizientensatz I besteht aus den Koeffizienten 1/I, 2/I, ... n/I. Diese Koeffizienten speichert der Prozessor P parallel zum Ladevorgang des Adreß-RAM in den Speicherzellen des Daten-RAM DR ab, und zwar wiederum unter den Adressen 0, 1, ... n-1.
    [0018] Auf gleiche Weise werden der zweite Koeffizientensatz II und weitere Koeffizientensätze mit ihren zugehörigen Adressen abgespeichert.
    [0019] Durch die Vermittlung der Übergabeschaltung AR, DR usw. ist auf diese Weise erreicht worden, daß die Koeffizienten in den Haupt-RAMs RA bzw. RB unter nicht fortlaufenden Adressen abgespeichert werden dürfen, wie für den Betrieb des Kanalprozessors KP erforderlich; dennoch kann eine ausreichend große Zahl von Koeffizienten in der erforderlichen kurzen Zeit vom Prozessor P an den Kanalprozessor KP übergeben werden.
    [0020] Damit der Adressengenerator AG zum Auslesen des Adreß-RAM AR und des Daten-RAM DR dieselbe Anzahl von Adreß-RAM- bzw. Daten-RAM-Adressen erzeugt, wie beim Einspeichern, ist es noch erforderlich, daß dem Adressengenerator AG vor dem Schließen des Schalters S5, also bevor mit dem Auslesen des Adreß- und des Daten-RAM begonnen wird, die Anzahl der Koeffizienten pro Koeffizientensatz und die Gesamtanzahl der zu übergebenden Koeffizienten vom Prozessor P übermittelt wird. Außerdem benötigt der Adressengenerator eine (hier nicht dargestellte) Information vom Kanalprozessor KP über die Zeitpunkte der Umschaltungen von dem Haupt-RAM RA auf den Haupt-RAM RB und umgekehrt, damit ein jeweils neuer Koeffizienten-Ladezyklus zeitrichtig begonnen werden kann.
    权利要求:
    Claims

    Patentansprüche
    Übergabeschaltung zur Übergabe von Koeffizienten von einem Prozessor (P), der bevorzugt von einem Stellglied gesteuert ist, an einen Koeffizientenprozessor (KP), der bevorzugt in einem Übertragungsglied (U) enthalten ist, mit zwei Haupt-RAMs oder -RAM-Bereichen (RA, RB), in die abwechselnd Koeffizienten einschreibbar sind und die jeweils anschließend gegensinnig abwechselnd mit dem Koeffizientenprozessor (KP) zum Auslesen der Koeffizienten verbindbar sind, gekennzeichnet durch folgende Merkmale: a) die Übergabeschaltung weist zwei zusätzliche RAMs bzw. RAM-Bereiche auf, nämlich ein Adreß-RAM (AR) und ein Daten-RAM (DR), die wiederholt in Übergabezyklen jeweils zunächst in einer Einschreibphase ladbar und in mehreren Auslesephaäen entladbar sind, b) die Adreß-Bus-Eingänge (AB) der zusätzlichen RAMs bzw. RAM-Bereiche (AR, DR) sind während der Einschreibphase eines Übergabezyklus mit dem Adreß-Bus-Ausgang (AB) des Prozessors (P) und während der Auslesephasen mit dem Adressengenerator (AG) verbindbar, c) Daten-Bus-Eingänge (DB) des Adreß-RAM (AR) und des Daten-RAM (DR) sind während der Einschreibphase mit dem Daten-Bus-Ausgang (DB) des Prozessors (P) so verbindbar, daß das Adreß-RAM (AR) die Haupt-RAM-Adressen und das Daten-RAM (DR) die zugehörigen Koeffizienten jeweils als Daten erhält, d) die Übergabeschaltung (AR, DR, S1 bis S8) ist so steuerbar, daß jeweils während der aufeinander folgenden Auslesephasen eines Übergabezyklus, also jeweils solange, wie innerhalb eines Übergabezyklus aus irgendeinem (RA, RB) der einander abwechselnden Haupt-RAMs bzw. -RAM-Bereiche Koeffizienten in das Übertragungsglied (U, KP) ausgelesen werden, der Prozessor (P) von der Übergabeschaltung abgetrennt ist und vom Adressengenerator (AG) fortlaufende Adressen (0, 1...n-1) an das Adressen-RAM (AR) und das Daten-RAM (DR) abgegeben und deren Daten ausgelesen und in das jeweils andere HauptRAM bzw. Haupt-RAM-Bereich (RB, RA) eingeschrieben werden, wobei die gespeicherten Daten des Adreß-RAM (AR) zur Adressierung desjenigen Haupt-RAM bzw. -RAM-Bereiches (RB) dienen, in welchen die Koeffizienten gerade eingeschrieben werden.
    übergabeverfahren zur Übergabe von Koeffizienten von einem Prozessor (P), der bevorzugt von einem Stellglied gesteuert ist, an einen Koeffizientenprozessor (KP), der bevorzugt in einem Übertragungsglied (U) enthalten ist, wobei in zwei Haupt-RAMs oder -RAM-Bereiche (RA, RB) abwechselnd Koeffizienten eingesschrieben werden, die anschließend gegensinnig abwechselnd in den Koeffizientenprozessor (KP) ausgelesen werden, gekennzeichnet durch folgende Merkmale: a) zwei zusätzliche RAMs bzw. RAM-Bereiche, nämlich ein Adreß-RAM (AR) und ein Daten-RAM (DR), werden wiederholt in Übergabezyklen jeweils zunächst in einer Einschreibphase geladen und in mehreren Auslesephasen entladen, wozu die Adreß-Bus-Eingänge (AB) der zusätzlichen RAMs bzw. RAM-Bereiche (AR, DR) während der Einschreibphase von dem Adreß-Bus-Ausgang (AB) des Prozessors (P) und während der Auslesephasen von dem Adressengenerator (AG) gespeist werden, b). Daten-Bus-Eingänge (DB) des Adreß-RAM (AR) und des Daten-RAM (DR) werden während der Einschreibphase vom Daten-Bus-Ausgang (DB) des Prozessors (P) so gespeist, daß das Adreß-RAM (AR) die Haupt-RAM-Adressen und das Daten-RAM (DR) die zugehörigen Koeffizienten jeweils als Daten erhält, während der aufeinander folgenden Auslesephasen eines Übergabezyklus, also jeweils solange, wie innerhalb eines Übergabezyklus aus irgendeinem (RA, RB) der einander abwechselnden Haupt-RAMs bzw. -RAM-Bereiche Koeffizienten in das Übertragungsglied (U, KP) ausgelesen werden, wird die Übertragung von Koeffizienten vom Prozessor (P) zu den zusätzlichen RAMs bzw. RAM-Bereichen (AR, DR) unterbrochen und es werden vom Adressengenerator (AG) fortlaufende Adressen (0, 1...n-1) an das Adressen-RAM (AR) und das Daten-RAM (DR) abgegeben und deren Daten ausgelesen und in das jeweils andere HauptRAM bzw. Haupt-RAM-Bereich (RB, RA) eingeschrieben, wobei die gespeicherten Daten des Adreß-RAM (AR) zur Adressierung desjenigen Haupt-RAM bzw. -RAM-Bereiches (RB, RA) dienen, in welchen die Koeffizienten gerade eingeschrieben werden.
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    同族专利:
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    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1987-02-12| AK| Designated states|Kind code of ref document: A1 Designated state(s): DE DK GB JP |
    1988-05-11| REG| Reference to national code|Ref country code: DE Ref legal event code: 8642 |
    优先权:
    申请号 | 申请日 | 专利标题
    DE8522297||1985-08-02||
    DEG8522297.6U||1985-08-02||DK161087A| DK161087A|1985-08-02|1987-03-30|Afgivelseskobling og afgivelsesfremgangsmaade til afgivelse af koefficienter.|
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