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    • 专利摘要:
    本案提供一種發射器，諸如一電壓模式驅動器(VMD)式推挽源極串聯終端(SST)的發射器，當一電壓輸出之振幅降低時其可消耗較少電流。該發射器包括具有一第一分支及一第二分支的一發射器電路。該第一分支受致動來傳送一類比輸出信號時，該第二分支停用，反之亦然。一輸入二進制信號之一或更多位元值可用來選擇性致動及停用該等第一及第二分支。
    公开号:TW201320625A
    申请号:TW101132497
    申请日:2012-09-06
    公开日:2013-05-16
    发明作者:Giacomo Rinaldi；Stefano Giaconi
    申请人:Intel Corp；
    IPC主号:H04L25-00
    专利说明:
    推挽式源極串聯終端的發射器設備及方法 發明領域
    本揭示內容一般係有關電子電路。更特別是但非專屬地，本揭示內容係有關一發射器電路。 發明背景
    多個十億位元發射器可廣泛應用在今日的串聯鏈接中，諸如，序列先進技術附件(SATA)及週邊組件互連快速標準(PCIe)通訊鏈接。該類發射器有兩種等級可共同使用：電流模式驅動器(CMD)式及電壓模式驅動器(VMD)式的發射器。使用一VMD式發射器對照一CMD式發射器的原因是於一接收器之一終端電阻器Rrx產生該相同的電壓振幅需要較少量電流。該VMD式發射器中較少量電流可轉譯為較低功率消耗。
    針對某些串聯鏈接系列之一VMD式發射器的缺點是該可達到之單一端最大輸出電壓準位，其一般限制在該電源供應器的一半(1/2＊VCC)。大多數高速串聯鏈接中，該信號以一不同方式來發射-此情況可轉譯為一理論上最大峰至峰的差動輸出振幅電壓VCC。在該信號透過導入高損耗及/或失真之一傳輸通道來發射的情況中，該降低的電壓準位會變為一限制因素。
    現在，高速發射器應用了等化技術來補償一傳輸通道之高損耗及頻率領域特性。該信號經過該傳輸通道時，該等化可補償其衰退及失真，使得該接收器能夠接收一相當有用的信號。為了產生等化的信號，可在該類比領域以及該數位領域中使用各種不同的技術。
    該類技術中最具功率效率的其中之一是使用一數位類比轉換器(DAC)以產生等化一信號所需之各種不同的輸出電壓準位。源極串聯終端(SST)的發射器為一VMD式發射器之一共同使用的範例，相較一CMD式發射器其可達到較低功率消耗。
    一SST發射器典型包括耦合至VCC與該信號以一不同方式來發射所經過的兩個電路分支(每一分支具有電阻器R1及R2)以作為該DAC程序的一部分。該實施態樣的一缺點是無論該產生的輸出電壓為何，總有電流於該等兩電路分支中從VCC流動至接地。使用一N位元DAC時，該產生的輸出電壓愈低，該等兩電路分支中的電流損耗愈高。例如，為產生一1/2＊VCC輸出電壓準位，假設該接收器的終端電阻器Rrx=100歐姆而VCC=1伏特，則該等兩分支中的電阻器數值可為R1=50歐姆而R2=無限大/高準位，因而造成一5毫安電流。為了不產生一相當低的輸出電壓1/31＊VCC，例如，其可包含R1=1550/16歐姆而R2=1550/15，使得R1//R2=100歐姆。然而，此降低的輸出電壓值可轉譯為一較高的總電流消耗9.579毫安。
    因此，很明顯相當於一等化輸出電壓之電流消耗與該輸出電壓的振幅具有一反向關係。該輸出電壓的振幅愈小，產生該輸出電壓所需之電流量愈高。特別是在典型包含較低電壓的應用中，此較高電流將不利於造成增加的功率消耗。
    依據本發明之一實施例，係特地提出一種設備，包含有：一包括一第一分支及一第二分支的發射器電路；其中該第一分支受致動來傳送一輸出類比信號時該第二分支停用，而其中該第二分支受致動來傳送該輸出類比信號時該第一分支停用；而其中該第一分支或該第二分支受致動來傳送該輸出類比信號之選擇係根據該發射器電路接收之一輸入二進制信號的位元值。 圖式簡單說明
    參照下列圖形其說明非限制及非窮舉實施例，其中除非於其他地方具體指定，否則所有的各種不同圖形中相同參考數字參照相同元件。
    圖1繪示一根據一實施例之一發射器電路的代表圖。
    圖2繪示一根據一實施例，多個單位胞元之一單位胞元的發射器電路。
    圖3繪示一根據另一實施例之發射器電路。
    圖4繪示一根據尚有另一實施例之發射器電路。
    圖5是一繪示適合實作各種不同實施例之揭示發射器電路及方法的一示範電腦系統之方塊圖。 詳細說明
    本文將說明消耗較少電流之一發射器電路的實施例。下列說明中，給定若干特定細節來提供對實施例的全面了解。在無該等特定細節的其中之一或更多細節、或者具有其他方法、構件、材料、等等的情況下，該等實施例仍可加以實作。其他實例中，著名的結構、材料、或操作不作顯示或詳細說明以避免混淆該等實施例之觀點。
    該整個說明書中參照為“某一實施例”或“一實施例”表示連接該實施例說明之一特定特徵、結構、或特性包括於至少一實施例中。因此，該整個說明書中不同地方出現該等片語“某一實施例中”或“一實施例中”並不需全參照為相同實施例。此外，一或更多實施例中，該特定特徵、結構、或特性可以任何適當的方式來組合。
    其中一實施例提供一發射器，諸如，一電壓模式驅動器(VMD)式推挽源極串聯終端(SST)的發射器，該發射器之一電壓輸出的振幅降低時其可消耗較少電流。該發射器包括具有一第一分支及一第二分支的一發射器電路。該第一分支受致動來傳送一類比輸出信號時，該第二分支停用，反之亦然。一輸入二進制信號之一或更多位元值可用來選擇性致動及停用該等第一及第二分支。
    該發射器電路之一實施例的特徵為發射較低輸出(較低電壓)振幅時節省內在電流。於一實施例中，此特徵可用於串聯鏈接組態中以最佳化不需要或不允許全振幅之一鏈接中的功率預算，例如，於各種不同時間點使用一半振幅模式之一PCIe傳輸中。此外，該較低電流消耗之特徵可用於多重協定及重新使用的設計中，因為該確切相同的發射器可針對該最高功率的情況來設計但亦能使用在其他情況中而不遭受功率損失。
    根據一實施例，其設置一種具有包括一第一分支及第二分支的一發射器電路之設備；其中該第一分支受致動來傳送一輸出類比信號時該第二分支鈍化，而其中該第二分支受致動來傳送該輸出類比信號時該第一分支鈍化；而其中該第一分支或該第二分支受致動來傳送該輸出類比信號之選擇係根據該發射器電路接收之一輸入二進制信號的位元值。
    根據該設備之一實施例，該發射器電路包括一電壓模式，驅動器(VMD)式推挽源極串聯終端的發射器。
    根據該設備之一實施例，該第一分支包括由一第一電晶體之一導通電阻提供的一第一電阻、耦合至該第一電晶體之一第一電阻器、一第二電晶體之一導通電阻、耦合至該第二電晶體之一第二電阻器、以及更包括耦合至該等第一及第二電阻器之至少一個電路元件提供的一第二電阻。
    根據該設備之一實施例，該第二分支包括由一第三電晶體之一導通電阻提供的該第一電阻、耦合至該第三電晶體之一第三電阻器、一第四電晶體之一導通電阻、以及耦合至該第四電晶體之一第四電阻器。
    根據該設備之一實施例，該第二分支更包括該至少一個電路元件提供之該第二電阻，其亦耦合至該等第三及第四電阻器。
    根據該設備之一實施例，該輸出類比信號之一準位係根據該第一電阻及該第二電阻。
    根據該設備之一實施例，該等第一、第二、第三、以及第四電晶體之每一個包括一控制端子來接收一控制信號以便致動或停用該等個別第一、第二、第三、以及第四電晶體，而其中該控制信號具有根據該輸入二進制信號之位元值的一數值。
    根據該設備之一實施例，該第一及該第三電晶體包括P型金氧半導體電晶體，而其中該等第二及第四電晶體包括N型金氧半導體電晶體。
    根據該設備之一實施例，該至少一電路元件包括耦合至至少一電晶體之至少一電阻器，而其中該至少一電晶體包括一控制端子來接收一控制信號以便致動或停用該至少一電晶體，而其中該控制信號具有根據提供至該等第一、第二、第三、以及第四電晶體之控制端子的控制信號間之關係的一數值。
    根據該設備之一實施例，選擇該第一分支或該第二分支致動係根據該輸入二進制信號之一極性，而其中該極性由該輸入二進制信號之至少一位元值來指出。
    根據一實施例，該設備更包括多個胞元，其中該等胞元之每一個包括該發射器電路之一版本，其中該發射器電路之每一版本包括具有電阻值之第一及第二分支，而其中該等胞元中之電阻值共同協助決定該輸出類比信號之一準位。
    根據該設備之一實施例，該第一分支的至少一分支與該第二分支的至少一分支共享一電阻器。
    根據另一實施例，其提供一種方法包括由一發射器電路接收一輸入二進制信號；致動該發射器電路之一第一分支以傳送一輸出類比信號而該發射器電路之一第二分支停用；以及致動該發射器電路之一第二分支以傳送該輸出類比信號而該發射器電路之一第一分支停用；其中該第一分支或該第二分支致動以傳送該輸出類比信號的選擇係根據該發射器電路接收之該輸入二進制信號的位元值。
    根據一實施例，該方法更包括根據該第一分支及該第二分支中的第一及第二電阻來產生該輸出類比信號的一準位，其中：該第一分支包括由一第一電晶體之一導通電阻提供的該第一電阻、耦合至該第一電晶體之一第一電阻器、一第二電晶體之一導通電阻、耦合至該第二電晶體之一第二電阻器、以及更包括耦合至該等第一及第二電阻器之至少一個電路元件提供的第二電阻；而該第二分支包括由一第三電晶體之一導通電阻提供的該第一電阻、耦合至該第三電晶體之一第三電阻器、一第四電晶體之一導通電阻、耦合至該第四電晶體之一第四電阻器、以及更包括該至少一個電路元件提供之該第二電阻，其亦耦合至該等第三及第四電阻器。
    根據一實施例，該方法更包括將一控制信號提供至該等第一、第二、第三、以及第四電晶體之每一個以便致動或停用該等個別第一、第二、第三、以及第四電晶體，其中該控制信號具有根據該輸入二進制信號之位元值的一數值。
    根據該方法之一實施例，該至少一電路元件包括耦合至至少一電晶體之至少一電阻器，該方法更包含將一控制信號提供至該至少一電晶體以便致動或停用該至少一電晶體，其中該控制信號具有根據提供至該等第一、第二、第三、以及第四電晶體之控制信號間的關係之一數值。
    根據該方法之一實施例，選擇該第一分支或該第二分支致動係根據該輸入二進制信號之一極性，而其中該極性由該輸入二進制信號之至少一位元值來指出。
    根據該方法之一實施例，該發射器電路之一版本於多個胞元的每一個提供，其中該發射器電路之每一版本包括具有影響該輸出類比信號之一準位的電阻值之第一及第二分支，該方法更包含選擇該等胞元的其中之一或更多胞元來共同決定該輸出類比信號的準位。
    根據尚有另一實施例，其設置一種包括用於發射一輸出類比信號之發射器的系統；而一發射器電路包括於該發射器中並具有一第一分支及一第二分支；其中該第一分支根據一輸入二進制信號來選擇性致動以傳送一輸出類比信號而該第二分支鈍化，而其中該第二分支根據該輸入二進制信號來選擇性致動以傳送該輸出類比信號而該第一分支鈍化；而其中該輸出類比信號從該輸入二進制信號轉換。
    根據該系統之一實施例，個別經過該等第一及第二分支的電流路徑位於一交叉安排中。
    根據該系統之一實施例，該等第一及第二分支於一積體電路上形成。
    根據該系統之一實施例，若該輸出類比電壓之一準位降低，則該發射器電路消耗之一電流準位降低。
    根據該系統之一實施例，該系統更包括一接收器來接收該發射器發射之該輸出類比信號。
    圖1繪示一根據一實施例之一發射器電路100的代表圖。於一實施例中，該發射器電路100包含一VMD式推挽源極串聯終端(PPSST)的發射器，其具有包括耦合於一電源供應器(諸如VCC)及一接地間之一第一電路分支102及一第二電路分支104的一架構。該第一電路分支102及該第二電路分支104位於一“交叉”安排中使得一電路分支作用中而電流流經一電阻器R2，而另一電路分支不作用其中無電流運作。
    特別是於一實施例中，該第一電路分支102包括耦合至該電阻器R2之一電阻器106(具有一電阻值R1/2或二分之一R1)，其依次耦合至一電阻器108(亦具有一電阻值R1/2)。若該第一電路分支102作用中而該第二電路分支104不作用，則一電流I1流經該電阻器106而之後經過該電阻器R2(顯示為一電流I2)，且之後流經該電阻器108。
    該第二電路分支104包括耦合至該電阻器R2之一電阻器110(具有一電阻值R1/2或二分之一R1)，其依次耦合至一電阻器112(亦具有一電阻值R1/2)。若該第二電路分支104作用中而該第一電路分支102不作用，則該電流I1流經該電阻器110而之後經過該電阻器R2(顯示為一電流I2)，且之後流經該電阻器112。
    該接收器上之終端電阻器Rrx(以虛線)表示為與該電阻器R2並聯耦合，並具有一電流Irx流經過。具有該終端電阻器Rrx之接收器可位於相當接近該發射器電路100，諸如位於相同電路板上、或地理上可位於一段距離，諸如一有線網路之一另一端。
    一戴維寧等效電路114顯示於圖1，其中該等效電壓Veq與一電阻器116(具有一電阻值R1//R2)及該終端電阻器Rrx串聯耦合。該示範實施例中Veq的值可表示為Veq=(VCC＊R)/(R1+R2)。因此，此方程式中藉由改變R1及R2的值，於一實施例中即可改變該終端電阻器Rrx之電壓，而亦可維持該發射器電路100之輸出電阻等於該終端電阻器Rrx。
    圖1代表之架構中，與上述該等兩分支同時間承載電流的習知架構作比較，該發射器電路100中僅有一分支(該第一電路分支102或該第二電路分支104)於任何給定時間作用中，因而一DAC程序期間可大幅降低該電流消耗來發射一信號。例如，為產生一輸出1/2＊VCC，該發射器電路100可使用一電流5毫安以及Rrx=100歐姆、VCC=1伏特、R1=100歐姆、而R2=無限大/高歐姆，而若產生等於及較低輸出電壓，則可提供相當低的電流消耗。例如，為產生一較低輸出電壓1/30＊VCC，該發射器電路100可提供R1數值=1500/1歐姆而R2=1500/4歐姆，其轉譯為一平行電阻值R1//R2=100，因而提供一電流消耗644.4μA。
    於一實施例中，其中該發射器電路100使用一5位元DAC來執行，其可產生2N-2個輸出電壓準位(例如，30個不同的電壓準位)，而例如，產生所有30個準位之一平均電流消耗僅為3.846毫安。相較於如上述一習知SST發射器的平均電流消耗8.330毫安，一實施例中的發射器電路100可達到相同的輸出電壓振幅及近似的解析(2N-2個輸出電壓準位對照2N-1個輸出電壓準位)，但具有少於一半的平均電流消耗。
    於一實施例中，產生該輸出電壓(圖1中顯示為該等效電壓Veq)時，互補式金氧半導體(CMOS)技術可用來提供該第一電路分支102及該第二電路分支104之致動/停用間的切換。該輸出電壓之各種不同準位(例如，上述針對一5位元DAC提供之範例的30個不同輸出電壓準位)可藉由適當選擇位於胞元之多個電路分支(包含CMOS電晶體及電阻器的組合)且並聯耦合及可根據進入該DAC之一輸入二進制碼來選擇的R1及R2值來產生。圖2繪示該類示範實施態樣。
    圖2繪示一根據一實施例之一單位胞元200的發射器電路100。根據該DAC之位元數量N可有一或更多單位胞元200，其中每一單位胞元200具有該發射器電路100之一版本。圖2顯示之範例係針對一5位元DAC來提供，其於以符號型式：SGN、BIT3、BIT2、BIT1、BIT0，之輸入二進制序列中接收，其中該最高有效位元(MSB)表示該輸出電壓數值的符號(SGN)或極性，而其他位元表示該絕對值。因此，該5位元DAC之兩個極端輸入二進制數值可為1_1111及0_1111。圖2表示之5位元DAC的情況中，有15個單位胞元200，其中每一單位胞元能夠提供其輸出電壓之一正向及一負向版本(相對極性的電壓)，使得其可提供全部30種可能的輸出電壓(25-2=30)。
    圖2之實施例中，每一分支的電阻可為一CMOS電晶體之一導通/關閉電阻加上與其耦合之一或更多電阻器的電阻之總和。於是，針對該第一分支102連結圖2來讀取圖1時：具有一R1/2數值的電阻器106可由與一第一電阻器204串聯耦合之一第一電晶體202的一導通電阻來提供，而具有一R1/2數值的電阻器108可由與一第二電晶體208之一導通電阻串聯耦合的一第二電阻器206來提供。此外，針對該第二分支104連結圖2來讀取圖1時：具有一R1/2數值的電阻器110可由與一第三電阻器212串聯耦合之一第三電晶體210的一導通電阻來提供，而具有一R1/2數值的電阻器112可由與一第四電晶體216之一導通電阻串聯耦合的一第四電阻器214來提供。於一實施例中，該第一電晶體202可包括一P型MOS電晶體(PMOS)；該第二電晶體208可包括一N型MOS電晶體(NMOS)；該第三電晶體210可包括一PMOS電晶體；而該第四電晶體216可包括一NMOS電晶體。
    一實施例中，於該第一分支102及該第二分支104中可提供額外電阻值之該電阻器R2，可由至少一電路元件來提供，諸如透過一電阻器220、與一NMOS電晶體222之一導通電阻並聯耦合的一PMOS電晶體218之一導通電阻、以及一電阻器224的一序列安排。從一胞元200至另一胞元200，每一發射器電路100之各種不同電阻器的數值可加以變化，因而使該等胞元200的每一個能夠提供不同的輸出電壓。
    一圖形226表示在此藉由舉例解說來呈現之該5位元DAC的30個胞元之連接或其他耦合。
    如本文所說明，該發射器電路100之一實施例以一單一作用中分支來提供一輸出電壓，而非以該相同發射器電路100中之兩個作用中分支來提供。因此，於一交叉安排中，若任何特定胞元200中該第一分支102作用中，則該胞元200中該第二分支104不作用，反之亦然。此外於一實施例中，僅於該第一分支102及該第二分支104皆不作用時，該中間電阻器R2才作用，以保持一關係R1//R2=100歐姆。
    根據一實施例，選擇(1)一特定胞元中的分支致動或停用、及(2)選擇該等胞元200其中之一或更多胞元來提供該等輸出電壓準位的一特定準位可根據該DAC接收之該輸入二進制數字/序列/字串/信號。該輸入二進制信號之該等位元的位元值可自行形成如圖2所示輸入該等CMOS電晶體之控制端子(諸如閘極端子)的控制信號，以及/或者其他數值可從該輸入二進制信號之位元值導出，而該等依次導出的數值可提供來作為該等CMOS電晶體之控制端子的輸入。該等位元值及/或該等導出值可為致動或停用如圖示之各種不同CMOS電晶體的二進制1或二進制0數值，以便提供致動一分支時另一分支停用的切換特徵。
    如一範例中，該輸入二進制序列之MSB的符號SGN可用於一實施例中以選擇該等分支其中之一來致動，諸如若該SGN為二進制1時該第一分支102受致動(而該第二分支104停用)，而若該SGN為二進制0時該第二分支104受致動(而該第一分支102停用)。於是，該輸入二進制信號之極性可用於一實施例中以選擇該第一分支102或該第二分支104。
    該輸入二進制序列之其他位元可單獨使用、或與該MSB之SGN組合使用，以選擇該等胞元200其中之一或更多胞元(其中具有該等致動與停用的分支)來提供該等可能的輸出電壓之一特定電壓。任何適當的邏輯或其他方法可用於選擇及致動該等各種不同分支、電晶體、胞元、等等，所以本揭示內容並不僅侷限於本文揭示之邏輯/方法。該類揭示的邏輯/方法於本文中提供來作為舉例解說目的以便更了解示範實施例之操作。
    圖2描繪之該特定實施例中，該電阻器202於其控制端子接收一數值或信號RN、該電晶體208於其控制端子接收一數值或信號RP、該電晶體210於其控制端子接收一數值或信號LN、該電晶體216於其控制端子接收一數值或信號LP、該電晶體218於其控制端子接收一數值或信號CN、而該電晶體222於其控制端子接收一數值或信號CP。於一實施例中該等RN、RP、LP、及LN的數值可從該輸入二進制信號之位元值導出，並經由匯流排或線路228提供至該等胞元200中的發射器電路100。
    針對圖2之該5位元DAC範例，下列方程式可根據該符號SGN及該輸入二進制序列之位元0-3而用來決定控制信號RN、RP、LP、LN、CP、及CN之數值：LP[X]=SGN？BIT[X]：1’b0
    RP=SGN？1’b0：BITX
    LN[X]=！LP[X]
    RN[X]=！RP[X]
    X=[3：0]
    CP[X]=！LP[X]&！RP[X](表示LP之一反向以及一邏輯AND至RP之反向)
    CN[X]=！CP[X]
    上述方程式針對LP及RP表示如下：若該符號位元為邏輯1，則LP[X]假設該BIT[X]數值，否則假設該邏輯0數值。同時，若該符號位元為邏輯1，則RP[X]假設該邏輯0數值，否則假設該BIT[X]數值。LN[X]、RN[X]、及CN[X]個別為LP[X]、RP[X]、及CP[X]的反向(如所示使用該！符號)。
    本文提供針對該5位元DAC之一範例，其中該特定輸入二進制序列為1_0011：SGN=1；BIT[3]=0；BIT[2]=0；BIT[1]=1；BIT[0]=1；LP[3]=0；LN[3]=1；RP[3]=0；RN[3]=1；CP[3]=1；CN[3]=0；LP[2]=0；LN[2]=1；RP[2]=0；RN[2]=1；CP[3]=1；CN[2]=0；LP[1]=1；LN[1]=0；RP[1]=0；RN[1]=1；CP[3]=0；CN[1]=1；LP[0]=1；LN[0]=0；RP[0]=0；RN[0]=1；CP[3]=0；CN[0]=1；其中LP[X]=1且LN[X]=0可個別閉合每一單元200之電晶體216及210。LP[X]=0且LN[X]=1反而斷開該等電晶體216及210。同時，該相同考量可應用在該等電晶體208及202的RP[X]、RN[X]；以及應用在該等電晶體222及218的CP[X]、CN[X]。
    假設該等電阻器204、206、212、214、220、以及224之數值為750歐姆以及上述方程式，則藉由縮減該電阻器網路、藉由並聯組合該等15個胞元即可計算該發射器100之所有輸出電壓。此範例中：226中，BIT[3]同時驅動如8個連接胞元所示之8個胞元，而每一胞元200之電晶體216及210斷開，因而形成從該第二分支104之電阻器212及214對R1(參見圖1)無貢獻；電晶體208及202斷開時，因而形成從該第一分支102之電阻器204及206對R1(參見圖1)無貢獻；而電晶體218及212閉合時，因而形成對8個電阻器220及224之並聯(750+750)/8=187.5歐姆的R2(參見圖1)貢獻。
    該考量可應用在BIT[2]、BIT[1]、及BIT[0]。一旦針對每一BIT[X]來計算R1及R2之相對值，該全部輸出電壓值可由圖1之Veq方程式來計算。該範例中，BIT[2]對R1無貢獻而對R2為375歐姆。BIT[1]提供R1 750歐姆而對R2無貢獻。對R1的全部貢獻為所有該BIT[X]貢獻的並聯，因而提供一數值500歐姆。針對R2，該全部的並聯貢獻為125歐姆。根據圖1所示之Veq方程式，該等效輸出電阻為R1及R2的並聯電阻(100歐姆)，而假設VCC=1伏特時，該輸出電壓Veq為VCC＊0.2(等於0.2伏特)。若針對該輸入二進制信號給定任何其他的位元組合，則可達到各種不同的輸出電壓值Veq。
    圖3顯示每一胞元200之發射器電路100的另一實施例。除了該電阻器R2可作為該電阻器220及該電阻器224與一並聯安排串聯耦合來予以執行外，圖3之實施例實質上類似圖2之實施例，該並聯安排為一PMOS電晶體300串聯一PMOS電晶體302以及一NMOS電晶體304串聯一NMOS電晶體306，其中每一電晶體具有一導通電阻及一高歐姆斷開電阻。節點TXP及TXN表示該等胞元200間之共同節點。
    若該第一分支102(參見圖1)作用的操作中，電流流經(參見圖3)一致動/導通PMOS電晶體202、該電阻器204、該電阻器220、致動/導通PMOS電晶體300及302以及NMOS電晶體304及306、該電阻器224、該電阻器226、以及該致動/導通NMOS電晶體208。若該第二分支104(參見圖1)作用中，則電流流經(參見圖3)一致動/導通PMOS電晶體210、該電阻器212、該電阻器224、致動/導通NMOS電晶體306及304以及PMOS電晶體302及300、該電阻器220、該電阻器214、以及該致動/導通PMOS電晶體216。
    圖4繪示一根據尚有另一實施例之發射器電路100。除了圖4之實施例包括“共享”電阻器外，圖4之實施例一般具有與圖3之實施例類似的元件(使用相同的參考標記來識別)。
    例如於一實施例中，該第一分支102的上半部分支可與該第二分支104的一下半部分支共享一電阻器400。同樣地，該第二分支104的上半部分支可與該第一分支102的下半部分支共享一電阻器402。由於此安排，因為使用相同的實體電阻器400及402，故可提供相同的輸出信號上升及下降時間。此外，使用該共享電阻器可消除或以其他方式來移除由於程序不匹配造成的電阻變動。再者，鑑於減少該構件數量，故一積體電路上之真實狀況可更有效利用。
    本文所述之發射器電路的實施例可用於若干實施態樣及應用中。例如，包括但不侷限於智慧型手機、桌上型易網機、平板電腦、以及其他行動網際網路裝置(MID)之行動裝置，可以低功率電路來設計。圖5為一繪示適合實作各種不同實施例之揭示發射器電路/方法的一示範電腦系統500之方塊圖。
    如圖所示，該電腦系統500可包括一電源供應器單元502、多個處理器或處理器核心504、具有處理器可讀及處理器可執行指令508儲存其中的一系統記憶體506、亦可儲存該等指令508之一大量儲存裝置510、以及一通訊介面512。為了本申請案，包括該等申請專利範圍，除非於該脈絡之其他地方清楚要求，否則該等術語“處理器”及“處理器核心”可視為同義。
    本揭示內容之各種不同實施例中，該等處理器504的至少其中之一可產生或造成產生提供至該發射器電路100之輸入二進制信號。
    該一或更多大量儲存裝置510及/或該記憶體506可包含一有形、非暫態電腦可讀儲存裝置(諸如一碟片、硬碟、光碟唯讀記憶體(CDROM)、硬體儲存單元、等等)。該電腦系統500亦可包含輸入/輸出裝置514(諸如一鍵盤、顯示器螢幕、游標控制、等等)。各種不同實施例中且僅藉由範例，該等I/O裝置514可包括該(等)對應胞元200之每一個的發射器電路100。該發射器電路100及該(等)對應胞元200可替代或額外地位於該電腦系統500的別處，並可包含一積體電路之一部分或全部。
    圖5之各種不同元件可經由一系統匯流排516，其表示一或更多匯流排來彼此耦合。於多個匯流排的情況中，其可由一或更多匯流排橋接器(未顯示)來橋接。例如，介於該(等)對應胞元200之發射器電路100與該處理器504之間，資料可通過該系統匯流排516、通過該I/O裝置514。
    該系統記憶體560及該大量儲存裝置510可用來儲存執行一或更多作業系統、韌體模組或驅動程式、應用程式、等等，本文集體表示為508之程式指令的一工作複本及一永久複本。該等程式指令之永久複本可透過，例如，一分配媒體(未顯示)，諸如一光碟(CD)、或透過(來自一分配伺服器(未顯示)之)該通訊介面512放入工廠、或實地的永久儲存器中。
    根據各種不同實施例，該系統400之一或更多描繪構件及/或其他元件可包括一鍵盤、LCD螢幕、非依電性記憶體埠、多支天線、圖形處理器、應用處理器、揚聲器、或包括相機之其他相關行動裝置元件。
    該電腦系統500之各種不同元件的其他構造為已知，而因此將不再詳細說明。
    上述繪示實施例的說明，包括摘要說明中的說明，並不意欲為窮舉或侷限在該等揭示之精確型式。本文說明之特定實施例及範例是為了舉例解說目的，其可有各種不同的修改。例如，各種不同實施例中的某些元件之組態及連接已在高/低信號值、信號上升/下降邊緣的響應、將信號反向之反向器、P型及N型電晶體、等等的脈絡中如上說明。其他實施例中，鑒於是否使用N型電晶體而非P型電晶體、是否反向某些信號、是否用以響應下降邊緣而非上升邊緣來觸發某些狀態改變，反之亦然、等等，亦可提供不同的組態。
    依照上述詳細說明可作該等及其他修改。下列申請專利範圍中使用之術語不應理解為侷限於該說明書中揭示的特定實施例。
    100‧‧‧發射器電路
    102‧‧‧第一電路分支
    104‧‧‧第二電路分支
    106、108、110、112、220、224、400、402‧‧‧電阻器
    114‧‧‧戴維寧等效電路
    200‧‧‧單位胞元
    202‧‧‧第一電晶體
    204‧‧‧第一電阻器
    206‧‧‧第二電阻器
    208‧‧‧第二電晶體
    210‧‧‧第三電晶體
    212‧‧‧第三電阻器
    214‧‧‧第四電阻器
    216‧‧‧第四電晶體
    218、300、302‧‧‧PMOS電晶體
    222、304、306‧‧‧NMOS電晶體
    226‧‧‧圖形
    228‧‧‧線路
    500‧‧‧電腦系統
    502‧‧‧電源供應器單元
    504‧‧‧處理器或處理器核心
    506‧‧‧系統記憶體
    508‧‧‧處理器可讀及處理器可執行指令
    510‧‧‧大量儲存裝置
    512‧‧‧通訊介面
    514‧‧‧輸入/輸出裝置
    516‧‧‧系統匯流排
    I1、I2‧‧‧電流
    R1‧‧‧電阻值
    R2、Rrx‧‧‧電阻器
    VCC‧‧‧電源供應器
    Veq‧‧‧等效電壓
    圖1繪示一根據一實施例之一發射器電路的代表圖。
    圖2繪示一根據一實施例，多個單位胞元之一單位胞元的發射器電路。
    圖3繪示一根據另一實施例之發射器電路。
    圖4繪示一根據尚有另一實施例之發射器電路。
    圖5是一繪示適合實作各種不同實施例之揭示發射器電路及方法的一示範電腦系統之方塊圖。
    100‧‧‧發射器電路
    102‧‧‧第一電路分支
    104‧‧‧第二電路分支
    106、108、110、112、116‧‧‧電阻器
    114‧‧‧戴維寧等效電路
    I1、I2、Irx‧‧‧電流
    R1‧‧‧電阻值
    R2、Rrx‧‧‧電阻器
    VCC‧‧‧電源供應器
    Veq‧‧‧等效電壓
    权利要求:
    Claims (23)
    [1] 一種設備，包含有：包括一第一分支及一第二分支的一發射器電路；其中該第一分支受致動來傳送一輸出類比信號時該第二分支停用，且其中該第二分支受致動來傳送該輸出類比信號時該第一分支停用；且其中該第一分支或該第二分支受致動來傳送該輸出類比信號之選擇，係基於該發射器電路接收之一輸入二進制信號的位元值。
    [2] 如申請專利範圍第1項之設備，其中該發射器電路包括電壓模式驅動器(VMD)式推挽源極串聯終端的一發射器。
    [3] 如申請專利範圍第1項之設備，其中該第一分支包括由一第一電晶體之一導通電阻提供的一第一電阻、耦合至該第一電晶體之一第一電阻器、一第二電晶體之一導通電阻、耦合至該第二電晶體之一第二電阻器以及更包括耦合至該等第一及第二電阻器之至少一個電路元件提供的一第二電阻。
    [4] 如申請專利範圍第3項之設備，其中該第二分支包括由一第三電晶體之一導通電阻提供的該第一電阻、耦合至該第三電晶體之一第三電阻器、一第四電晶體之一導通電阻以及耦合至該第四電晶體之一第四電阻器。
    [5] 如申請專利範圍第4項之設備，其中該第二分支更包括由該至少一個電路元件所提供之該第二電阻，其亦耦合至該等第三及第四電阻器。
    [6] 如申請專利範圍第3、4、5項之設備，其中該輸出類比信號之一準位係基於該第一電阻及該第二電阻。
    [7] 如申請專利範圍第4、5、6項之設備，其中該等第一、第二、第三、以及第四電晶體之每一者包括一控制端子來接收一控制信號以致動或停用該等各別第一、第二、第三、以及第四電晶體，且其中該控制信號具有基於該輸入二進制信號之位元值的一數值。
    [8] 如申請專利範圍第4、5、6項之設備，其中該等第一及該第三電晶體包括P型金氧半導體電晶體，且其中該等第二及第四電晶體包括N型金氧半導體電晶體。
    [9] 如申請專利範圍第4、5、6項之設備，其中該至少一電路元件包括至少一電阻器耦合至至少一電晶體，且其中該至少一電晶體包括一控制端子來接收一控制信號以致動或停用該至少一電晶體，且其中該控制信號具有基於提供至該等第一、第二、第三以及第四電晶體之控制端子的控制信號間之關係的一數值。
    [10] 如申請專利範圍第1項之設備，其中選擇該第一分支或該第二分支致動係基於該輸入二進制信號之一極性，且其中該極性由該輸入二進制信號的至少一位元值來表示。
    [11] 如申請專利範圍第1項之設備，更包含多數個胞元，其中該等胞元之每一者包括該發射器電路之一版本，其中該發射器電路之每一版本包括具有電阻值之第一及第二分支，且其中該等胞元中之電阻值共同協助決定該輸出類比信號之一準位。
    [12] 如申請專利範圍第1項之設備，其中該第一分支的至少一分支與該第二分支的至少一分支共享一電阻器。
    [13] 一種方法，包含下列步驟：由一發射器電路接收一輸入二進制信號；致動該發射器電路之一第一分支以傳送一輸出類比信號而該發射器電路之一第二分支停用；以及致動該發射器電路之一第二分支以傳送該輸出類比信號而該發射器電路之一第一分支停用；其中該第一分支或該第二分支致動以傳送該輸出類比信號的選擇，係基於該發射器電路接收之該輸入二進制信號的位元值。
    [14] 如申請專利範圍第13項之方法，更包含基於該第一分支及該第二分支中的第一及第二電阻，來產生該輸出類比信號的一準位，其中：該第一分支包括由一第一電晶體之一導通電阻提供的該第一電阻、耦合至該第一電晶體之一第一電阻器、一第二電晶體之一導通電阻、耦合至該第二電晶體之一第二電阻器，且更包括耦合至該等第一及第二電阻器之至少一個電路元件提供的第二電阻；以及該第二分支包括由一第三電晶體之一導通電阻提供的該第一電阻、耦合至該第三電晶體之一第三電阻器、一第四電晶體之一導通電阻、耦合至該第四電晶體之一第四電阻器，且更包括該至少一個電路元件提供之該第二電阻，其亦耦合至該等第三及第四電阻器。
    [15] 如申請專利範圍第14項之方法，更包含將一控制信號提供至該等第一、第二、第三、以及第四電晶體之每一者，以致動或停用該等各別第一、第二、第三、以及第四電晶體，其中該控制信號具有基於該輸入二進制信號之位元值的一數值。
    [16] 如申請專利範圍第14項之方法，其中該至少一電路元件包括至少一電阻器耦合至至少一電晶體，該方法更包含將一控制信號提供至該至少一電晶體以致動或停用該至少一電晶體，其中該控制信號具有基於提供至該等第一、第二、第三、以及第四電晶體之控制信號間的關係之一數值。
    [17] 如申請專利範圍第13項之方法，其中選擇該第一分支或該第二分支致動係基於該輸入二進制信號之一極性，而其中該極性由該輸入二進制信號之至少一位元值來表示。
    [18] 如申請專利範圍第13項之方法，其中該發射器電路之一版本於多個胞元的每一者提供，其中該發射器電路之每一版本包括具有影響該輸出類比信號之一準位的電阻值之第一及第二分支，該方法更包含選擇該等胞元的其中之一者或更多胞元來共同決定該輸出類比信號的準位。
    [19] 一種系統，包含：一用於發射一輸出類比信號之發射器；以及一包括於該發射器並具有一第一分支及一第二分支的發射器電路；其中該第一分支基於一輸入二進制信號來選擇性致動以傳送一輸出類比信號而該第二分支停用，而其中該第二分支基於該輸入二進制信號來選擇性致動以傳送該輸出類比信號而該第一分支停用；而其中該輸出類比信號從該輸入二進制信號轉換。
    [20] 如申請專利範圍第19項之系統，其中各別經過該等第一及第二分支的電流路徑係位於一交叉安排中。
    [21] 如申請專利範圍第19項之系統，其中該等第一及第二分支係形成於一積體電路上。
    [22] 如申請專利範圍第19項之系統，其中若該輸出類比電壓之一準位降低，則該發射器電路消耗之一電流準位降低。
    [23] 如申請專利範圍第19項之系統，更包含一接收器來接收由該發射器發射之該輸出類比信號。
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