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    • 专利摘要:
    本發明提供一種比較器，包括一差動對電路以及一電流控制電路。上述差動對電路包括第一比較器電晶體和第二比較器電晶體，用於根據一時脈訊號比較一第一輸入值和一第二輸入值以產生一結果，其中上述結果表示上述第一輸入值和第二輸入值之一差值是否超出一內部偏移值。上述電流控制電路和上述差動對電路串聯耦接，用於分別提供上述第一比較器電晶體和第二比較器電晶體之不同的電流抽取能力。
    公开号:TW201320605A
    申请号:TW101140705
    申请日:2012-11-02
    公开日:2013-05-16
    发明作者:Yun-Shiang Shu
    申请人:Mediatek Inc；
    IPC主号:H03K5-00
    专利说明:
    比較器和放大器
    本發明係有關於一種電子電路，且特別有關於一種比較器和放大器的電子電路。
    電壓比較器係為一種用於比較第一輸入電壓和第二輸入電壓的裝置，並且在輸出端產生該比較結果之數位代表值，即二元(binary)的1或0，用以表示較高的輸入電壓，也就是該兩個輸入電壓之電壓差值的極性。偏移比較器(offset comparator)具有內建的偏移電壓臨界值，使第一輸入電壓和第二輸入電壓的電壓差值必須超出該偏移電壓臨界值才能讓輸出值切換到另一個二元狀態。
    然而，偏移比較器的輸入差動對的偏壓情況會對內建偏移電壓的偏壓範圍產生限制。通常當兩個輸入值之電壓差值大於某個電壓值時，偏移比較器很可能會進入飽和狀態(saturation condition)，使該內建偏移對比較器的輸出結果失去影響。
    有鑑於此，有必要提供一種比較器和一種相關的放大器。
    本發明實施例揭露了一種比較器，包括一差動對電路以及一電流控制電路。上述差動對電路包括第一比較器電晶體和第二比較器電晶體，用於根據一時脈訊號比較一第一輸入值和一第二輸入值以產生一結果，其中上述結果表示上述第一輸入值和第二輸入值之一差值是否超出一內部偏移值。上述電流控制電路和上述差動對電路串聯耦接，用於分別提供上述第一比較器電晶體和第二比較器電晶體之不同的電流抽取能力。
    本發明實施例更揭露了一種放大器，包括一差動對電路、一電流控制電路、一放大電路以及一重置電路。該差動對電路包括第一比較器電晶體和第二比較器電晶體，用於當一時脈訊號在一第一邏輯準位時，比較一第一輸入值和一第二輸入值以產生一結果，其中上述結果表示上述第一輸入值和第二輸入值之一差值是否超出一內部偏移值。該電流控制電路分別提供上述第一比較器電晶體和第二比較器電晶體之不同的電流抽取能力。該放大電路放大從上述差動對電路產生的上述結果。該重置電路，當上述時脈訊號在一第二邏輯準位時，將上述差動對電路內一參考電壓點設定至一預定電壓準位。
    為使本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。
    實施例中的各元件之配置係為說明之用，並非用以限制本發明。且實施例中圖式標號之部分重複，係為了簡化說明，並非意指不同實施例之間的關聯性。
    第1圖係顯示本發明實施例中一種同步(clocked)比較器1的電路圖。同步比較器1具有內建的比較偏移電壓VOS。當將輸入值VIP(第一輸入)和VIN(第二輸入)提供給同步比較器1時，同步比較器1會判斷輸入值VIP是否和輸入值VIN相差大於偏移電壓VOS。特別是，比較器1可判斷輸入值VIP是否比輸入值VIN超出大於偏移電壓VOS的量，換句話說，是否VIP-VIN>VOS。輸入訊號VIP係為一種需要判定電壓準位的訊號，而輸入訊號VIN係為一參考電壓，該參考電壓提供用於和輸入訊號VIP相比較的參考值。內部偏移值VOS可根據電路需求而變動，使比較器1可將輸入訊號VIP和各種偏移值的參考電壓VIN相比而獲得各種比較結果，上述各種偏移值的參考電壓VIN可在設定時決定。例如，量化器(quantizer)電路可使用多個比較器1，每個比較器1都具有不同的內建偏移值VOS，使每個比較器1可將輸入訊號VIP和參考電壓VIN與不同的內建偏移值VOS相比，藉此可由每個比較器1得出使用不同的量化解析度而產生的量化值。
    同步比較器1包括差動對電路12、電流控制電路14和閂鎖電路10。電流控制電路14以串聯連接至差動對電路12，上述差動對電路12接著以串聯連接至閂鎖電路10。
    差動對電路12和電流控制電路14由時脈訊號CK所控制在一比較模式或一重置模式之下運作。時脈訊號CK為一種在高狀態和低狀態間定期震盪的訊號。在比較模式時，時脈訊號CK從低狀態(第二邏輯準位)上升到高狀態(第一邏輯準位)，差動對電路12可將輸入訊號VIP和參考電壓VIN相比，藉以判斷輸入訊號VIP是否比參考電壓VIN超出大於內建偏移值VOS的量，而閂鎖電路10則將上述比較結果加以儲存。根據輸入訊號VIP的電壓準位值，閂鎖電路14能夠藉由閂鎖電路的正迴授(feedback)機制而切換到某一穩定狀態，進而表示(VIP-VIN-VOS)的極性。在重置模式下，時脈訊號CK從高狀態掉到低狀態，且差動對電路的參考電壓點，例如源極端點最終會在一浮動準位(VIP-VT)或(VIN-VT)上穩定住，其中VT係為電晶體M11和M12之臨界電壓。此時，差動對電路12無法抽取足夠的電流用來繼續將比較器結果記錄至閂鎖電路10。
    差動對電路12包括兩條電路分支，其中一條分支接收輸入訊號VIP，而另一條分支接收參考電壓VIN。每條電路分支都具有不同的從其他電路分支抽取電流的能力，進而在差動對電路12產生內建偏移電壓VOS。電流控制電路14用於設定差動對電路12兩條電路分支的電流抽取能力，使其兩者形成一種不相等或不平衡狀態。差動對電路12包括電晶體M11和M12，其中每個電晶體被置於不同的電路分支，用以接收輸入訊號VIP和參考電壓VIN。在某些實施例中，電流控制電路14採用比驅動電晶體M12較弱的電流抽取能力來驅動電晶體M11。因此輸入訊號VIP必須比參考電壓VIN超出大於偏移電壓VOS的量，導致電晶體M11能抽取比電晶體M12所抽取更多的電流。
    電流控制電路14用於控制電晶體M11和M12，使得電晶體M11和M12的電流抽取能力互不相等。電流控制電路14包括第一尾端電晶體和第二尾端電晶體M13(第一電阻)和M14(第二電阻)，以及衰退電阻Rdegen(第三電阻)，上述衰退電阻Rdegen耦接於尾端電晶體M13和M14之間。當兩個尾端電晶體M13和M14的元件尺寸不相等時，比較器1可具有一內部偏移值VOS。偏移值VOS的大小可由尾端電晶體M13和M14之元件尺寸的差值而加以控制。另外，內部內建偏移值VOS也能夠由衰退電阻Rdegen的阻抗而加以控制。衰退電阻Rdegen的電阻值變化能夠增加或減少電晶體M13或M14所產生之內建偏移範圍。衰退電阻Rdegen可由在三極區(triode)操作的電晶體(未圖示)加以實現，其中衰退電阻Rdegen的電阻值可由類比控制訊號(未圖示)進行控制。
    內建偏移值VOS可為恆定值或動態值。動態偏移值VOS能藉由改變源極衰退電阻Rdegen的阻抗或改變有效尾端電晶體M13和M14的元件尺寸而實現。衰退電阻Rdegen可藉由運作於三極區的MOS電晶體而加以實現。在某些實施例中，尾端電晶體M13和M14包括電晶體陣列的群組，其中每一電晶體陣列群組包括許多互相平行耦接的電晶體。例如，一組陣列的打開(turned-on)電晶體數量可和另一組陣列的打開電晶體數量不同。電晶體陣列內之電晶體可由數位控制訊號Soffset_ctrl(未圖示)而分別打開或關閉。上述電流抽取能力和電晶體的元件尺寸或電晶體陣列內打開的打開電晶體數量成正比關係。內部偏移值VOS隨著差動對電路12之電晶體M11和M12的電流抽取能力的差值增加而隨之增加。例如，內部偏移值VOS可藉由增加兩組電晶體陣列內打開的電晶體數量之差值或藉由增加衰退電阻Rdegen的電阻值而增加。
    閂鎖電路10(放大電路)包括兩個反相器Inv1和Inv2，用於放大以及記錄(VIP-VIN-VOS)的極性資訊。上述比較器的極性資訊(VIP-VIN-VOS)係比較器1的輸出Vo。
    比較器1的偏移可調範圍與電晶體對M11和M12之源極端點的共模(common mode)電壓成正比。和傳統電路相比，比較器1的偏移可調範圍較高，其中比較器的速度和傳統電路相同，並且實施例中的輸入輸出相互干擾(kick-back noise)可藉由平衡的輸入差動對而加以平衡。
    第2圖係顯示本發明另一實施例中一種同步比較器2的電路圖。除了使用PMOS電晶體實現之外，同步比較器2以和同步比較器1同樣的原理運作，電路2的差動對電路22和電流控制電路24使用PMOS電晶體加以實現，閂鎖電路20與閂鎖電路10結構相同。
    第3圖係顯示本發明又一實施例中一種同步比較器4的電路圖。比較器4以和比較器1類似的方式運作，使用重置電路46a和46b進行重置模式。同步比較器4不會和比較器1一樣，在重置模式時將差動對電路12留在(VIP-VT)或(VIN-VT)位準的浮動狀態，而是藉由一已知(預定的)電壓準位，在時脈重置時使用重置電路46a和46b對差動對電路12進行重置動作。在比較器1的實施例中，當差動電晶體對M11和M12的源極端點被留在浮動狀態時，源極端點電壓會由VIP、VIN和VT所決定。當資料速度增加時，輸入電壓會以高速波動。最後源極端點會無法跟上輸入電壓的波動，因為比較模式下未定的初始狀態而產生錯誤的比較結果。在重置模式時，比較器4使用重置電路46a和46b強迫差動對電路的參考電壓點，例如源極端點維持在(VDD-VT)，使比較器4能夠以比比較器1更高的輸入取樣速度運作。
    重置電路46a和46b被固定在電壓源VDD且由反相時脈訊號所控制。重置電路46a和46b分別包括NMOS電晶體M40和M42。在重置模式時，電流控制電路14將差動對電路12從共同地極VSS分離，其中反相時脈訊號切換至高狀態，並且電晶體M40和M42會被打開以二極體連接設定(diode-connected)的方式連接，以對差動電晶體對M11和M12的源極端點提供預定的電壓準位(VDD-VT)。藉由將固定電壓準位(VDD-VT)固定到電晶體對M11和M12的源極端點的方式，差動對電路12能夠依據同樣初始狀態執行每個輸入比較的動作。當差動電晶體對M11和M12的源極端點從選取的電壓準位(VDD-VT)下拉到地極時，為了減少時間及功率消耗，在比較模式時預定的電壓準位(VDD-VT)代替電壓準位VDD而被選取。
    雖然第1到第3圖都顯示使用衰退電阻Rdegen的同步比較器，在某些實施例中，只要將差動對電路的兩條電路分支設為具有不同的電流抽取能力，衰退電阻Rdegen可在不影響電路運作下從比較器電路移除。另外，所屬領域具有通常知識者可知第1到第3圖可更改為差動電路，可在不偏離本發明精神下改變為用來將差動訊號對VIP，VIN和內部偏移值VOS相比的差動電路。
    第4A圖係顯示本發明再一實施例中一種同步比較器5的電路圖。第4B圖顯示同步比較器5之輸入電壓差值(VIP-VIN)和抽取電流差值(IIP-IIN)之間的關係。比較器1到4係為以感測放大器為基礎的電路，具有源極衰退(source degeneration)功能及不平衡的尾端分支。第4B圖顯示電壓-電流差值關係圖以詳細描述電路的運作方式。
    兩個尾端電晶體在三極區內運作，且可分別模擬為具有電導值GP和GN的電阻。在比較器的臨界點(trip point)，IDP和IDN相等。不平衡尾端電流的差值之一半會流經衰退電阻Rdegen，或是等效電導值GD，因此產生一壓降。當輸入電晶體M51和M52顯示同樣的閘極-源極壓降Vgs時，相應的汲極電流IDP和IDN的電流值也會相同(IDP=IDN)，其中跨過衰退電阻Rdegen的壓降被定義為內部偏移值VOS。參考第4B圖，電流差值(IIP-IIN)和電壓差值(VIP-VIN)呈一種大約的正比關係，在臨界點(IDP=IDN)時，輸入電壓差值(VIP-VIN)便是內部偏移值VOS。內部偏移值VOS和電導值差值(GP-GN)呈正比，內部偏移值VOS的範圍可由跨越源極衰退電阻Rdegen的共模電壓VS所設定。
    綜上所述，內部偏移值VOS之可調範圍由跨過衰退電阻Rdegen的電壓差值判斷。實施例和傳統方法不同的地方在於，在臨界點時，閘極-源極電壓會掉到Vgs，當輸入電晶體M51和M52係為同種的電晶體時，汲極電流IDP和汲極電流IDN會相等，避免比較器5進入一飽和狀態，上述飽和狀態在當汲極電流IDP和IDN相差過大時發生，會使得內部偏移電壓VOS對比較器失去效果。
    閂鎖電路50包括重置電路56a和56b用以對其進行重置，該重置電路56a和56b可由時脈訊號CK(未圖示)控制在重置模式時，時脈訊號CK位於低狀態，關閉開關SWa和SWb能夠重置閂鎖電路50置於電壓源準位VDD。相對的，在比較模式時，時脈訊號位於高狀態，其中開關SWa和SWb能夠打開，使得閂鎖電路50可自由記錄差動對電路52之比較結果。
    第5圖係顯示本發明又一實施例中一種同步比較器6的電路圖，包括閂鎖電路60、差動對電路62、電流控制電路64、重置電路66、重置電路68a和68b、其他電容C1，C2和電晶體。閂鎖電路60和差動對電路62與閂鎖電路10和差動對電路12完全相同。對閂鎖電路60和差動對電路62的相關解釋可參考前面相關段落。比較器6內部偏移值VOS可由電流控制電路64和電容C1和C2加以設定。10位元的數位控制訊號Soffset_ctrl用於控制電流控制電路64和電容C1和C2，產生所想要之內部偏移值VOS，其中數位控制訊號Soffset_ctrl之4位元最大有效位元(Most Significant Bit，以下稱為MSB)用於設定電流控制電路64，且數位控制訊號Soffset_ctrl之6位元最小有效位元(Least Significant Bit，以下稱為LSB)用於設定電容C1和C2。
    電流控制電路64依循和電流控制電路14同樣的原則運作，但可略有一些電路變化，其中電流控制電路64分為固定電晶體區塊和可調整電晶體區塊。固定電晶體區塊用於定義差動對電路62的基本的電流抽取能力，而可調整電晶體區塊提供差動對電路62的可調整的電流抽取能力。節點N1和N2之間的NMOS電晶體作為衰退電阻，其閘極端點連到VDD，該NMOS電晶體在三極區操作，並可藉由衰退控制訊號(未圖示)而進行調整進而產生衰退電阻值，該衰退電阻值可對差動對電路62的電流抽取能力產生影響。固定電晶體區塊、可調整電晶體區塊和節點N1和N2間之衰退電晶體一起產生輸入和參考電路分支的最終電流抽取能力。
    固定電晶體區塊包括比較模式時不可關閉的電晶體M4到M7。可調整電晶體區塊包括尾端電晶體陣列640，尾端電晶體陣列640包括尾端電晶體組640a到640c，其中每個電晶體組包括尾端電晶體對和一同步電晶體。尾端電晶體陣列640可藉由數位控制訊號Soffset_ctrl的4位元MSB而進行控制。數位控制訊號Soffset_ctrl的值可藉由在出廠測試或系統開始時進行的校正程序判斷以及設定。以尾端電晶體組640a為例，尾端電晶體對M8a和M9a可分別藉由數位控制訊號Soffset_ctrl的數位控制訊號DB和D而被打開或關閉。當尾端電晶體M8a被打開時，輸入訊號VIP電路分支的電流抽取能力會相應增加。而當尾端電晶體M9a被打開時，參考訊號VIN電路分支的電流抽取能力則會相應增加。打開電晶體的數量結果和對應電路分支的電流抽取能力呈正比關係。內部偏移值VOS隨輸入電路分支和參考電路分支的電流抽取能力間之差值增加而一起增加。在某些實施例中，藉由控制尾端電晶體陣列和衰退電晶體，內部偏移值VOS可在30mV和80mV間調整。
    數位控制訊號Soffset_ctrl的6位元LSB用於控制差動對電路62的輸出端N3和N4之可變電容C1和C2，產生內部偏移值VOS之±80mV偏移範圍，且每個細調節步驟具有2-3mV的調節值。全部的偏移範圍能藉由改變源極衰退電晶體而更進一步的調整。共模狀態通常會發生的輸入輸出相互干擾可藉由在輸入端新增的NMOS電容而降低，該NMOS電容具有輕微延遲同步的特性，可配合內部節點的時序。
    重置電路66用於在重置模式時將節點N1和N2重置到預定的電壓準位(VDD-VT)，如第3圖所討論之重置電路46a和46b。當CK在低狀態時，重置電路66會設定為二極體連接設定NMOS電晶體M1和M2。PMOS電晶體M3，其中閘極端點連接到地極GND，用於移除電晶體M1和M2源極端點的電壓差值。在比較模式時且當節點N1和N2的電壓掉到低於VT時，電晶體M3會自動關閉，該VT係電晶體臨界電壓。另外，在重置模式時重置電路68a和68b用於重置閂鎖電路60的節點至預定的準位(VDD-VT)。
    第6圖係顯示本發明實施例中一種校正方法7的流程圖，使用第5圖的同步比較器6。
    比較器6的內建偏移值VOS能夠藉由一種二元搜索機制(binary search)而進行校正，該二元搜索機制可由將輸入端點VIP和VIN連接到一目標偏移電壓而達成，該目標偏移電壓可由電阻線(resistor string)產生。電阻線包括許多串聯連接的電阻單元，並且電阻線可作為分壓器，輸出某些數目的目標偏移電壓。校正方法7開始後，輸入端點VIP連接至目標偏移電壓且參考端點VIN連接至參考電壓。N3和N4上的可變電容被設為最小值(S70)，而尾端電晶體陣列640可由數位控制訊號Soffset_ctrl的4位元MSB所調整，藉以判斷編碼N，比較器6使用編碼N將1輸出作為比較結果Q，且下個編碼(N+1)比較結果Q係為0(S72)。在判斷編碼N之後，校正方法7能另外藉由編碼N或編碼(N+1)使用可變電容C1和C2執行比較器6的細校正程序。如果選到編碼N(S74)，校正方法7可進一步調整可變電容C1以增加內建偏移值VOS。如果選擇編碼(N+1)(S76)，校正方法7便會增加可變電容C2而減少內建偏移值VOS。實施例會再次執行二元搜索機制使用6位元LSB編碼來校正可變電容C1和C2，直到比較器輸出端Q由於電路雜訊的關係再次在1和0之間隨機切換。
    第7圖係顯示本發明實施例中一種6位元快閃類比數位轉換器(Analog-to-Digital Converter，以下稱為ADC)8的方塊圖，使用以上實施例揭露之同步比較器。
    ADC 8包括30個同步比較器8001-8030和29個偏移值平均SR閂鎖電路(OSL)8201-8229，可對輸入訊號V1以60個準位進行取樣，理想上具有5.88位元的有效位元數量(Effective Number of Bits，ENOB)。每個同步比較器CMP對輸入訊號V1進行取樣然後將取樣值和內建偏移值VOS進行比較且進行方法7所描述之校正程序7，上述內建偏移值VOS由10位元的數位編碼所設定。對應參考電壓被餵入比較器CMP的輸入端以順序校正所有的比較器。實施例中使用二元搜索機制來校正10位元數位編碼，直到校正後的比較器產生在高狀態和低狀態間交互切換的輸出訊號。每個偏移值平均SR閂鎖電路連接至兩個相鄰比較器的輸出端。例如，偏移值平均SR閂鎖電路OSL1連接至比較器CMP1和CMP2。由編碼器84將比較器輸出和偏移值平均閂鎖電路輸出編碼為6位元的編碼DO。
    本發明描述之各種邏輯區塊、模組、以及電路可以使用通用處理器(general purpose processor)、數位訊號處理器(Digital Signal Processing，DSP)、特定應用積體電路(Application Specific Integrated Circuit，ASIC)、現場可程控閘陣列(field programmable gate array，FPGA)訊號電路或其他可程控邏輯元件、離散式邏輯閘電路或電晶體邏輯閘、離散式硬體元件、或用於執行本發明所描述之執行的功能之其任意組合。通用處理器可以為微處理器，或者，該處理器可以為任意商用處理器、控制器、微處理器、或狀態機。
    本發明描述之各種邏輯區塊、模組、以及電路的操作以及功能可以利用電路硬體或嵌入式軟體編碼加以實現，該嵌入式軟體編碼可以由一處理器存取以及執行。
    雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬領域具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
    1、2、4、5、6‧‧‧同步比較器
    10‧‧‧閂鎖電路
    12‧‧‧差動對電路
    14‧‧‧電流控制電路
    20‧‧‧閂鎖電路
    22‧‧‧差動對電路
    24‧‧‧電流控制電路
    46a、46b‧‧‧重置電路
    50‧‧‧閂鎖電路
    52‧‧‧差動對電路
    54‧‧‧電流控制電路
    56a、56b‧‧‧重置電路
    60‧‧‧閂鎖電路
    62‧‧‧差動對電路
    64‧‧‧電流控制電路
    66、68a、68b‧‧‧重置電路
    640‧‧‧尾端電晶體陣列
    640a、640b、640c‧‧‧二元加權尾部陣列
    S70、S72...S76‧‧‧步驟
    8‧‧‧類比數位轉換器
    8001-8030‧‧‧同步比較器
    8201-8229‧‧‧偏移值平均SR閂鎖電路
    84‧‧‧編碼器
    第1圖係顯示本發明實施例中一種同步比較器1的電路圖。
    第2圖係顯示本發明另一實施例中一種同步比較器2的電路圖。
    第3圖係顯示本發明又一實施例中一種同步比較器4的電路圖。
    第4A圖係顯示本發明再一實施例中一種同步比較器5的電路圖。
    第4B圖顯示同步比較器5之輸入電壓差值(VIP-VIN)和抽取電流差值(IIP-IIN)之間的關係。
    第5圖係顯示本發明另一實施例中一種同步比較器6的電路圖。
    第6圖係顯示本發明實施例中一種校正方法7的流程圖。
    第7圖係顯示採用本發明實施例中同步比較器的一種6位元快閃的類比數位轉換器8的方塊圖。
    10‧‧‧閂鎖電路
    12‧‧‧差動對電路
    14‧‧‧電流控制電路
    权利要求:
    Claims (18)
    [1] 一種比較器，包括：一差動對電路，包括第一比較器電晶體和第二比較器電晶體，用於根據一時脈訊號比較一第一輸入值和一第二輸入值以產生一結果，其中上述結果表示上述第一輸入值和第二輸入值之一差值是否超出一內部偏移值；以及一電流控制電路，和上述差動對電路串聯耦接，用於分別提供上述第一比較器電晶體和第二比較器電晶體之不同的電流抽取能力。
    [2] 如申請專利範圍第1項所述之比較器，其中，上述內部偏移值隨著上述不同的電流抽取能力之間之一差值而改變。
    [3] 如申請專利範圍第1項所述之比較器，其中，上述電流控制電路包括第一電阻、第二電阻、以及耦接在上述第一電阻和上述第二電阻之間之第三電阻，其中，上述第一電阻、第二電阻和第三電阻係可調整以改變上述第一比較器電晶體和第二比較器電晶體之上述電流抽取能力。
    [4] 如申請專利範圍第1項所述之比較器，其中，上述電流控制電路包括具有不同的元件尺寸的第一電晶體和第二電晶體，上述不同的元件尺寸由數位控制訊號所設定。
    [5] 如申請專利範圍第1項所述之比較器，其中，上述電流控制電路包括具有不同的電晶體數量的第一電晶體和第二電晶體陣列，上述不同的電晶體數量由數位控制訊號所設定。
    [6] 如申請專利範圍第1項所述之比較器，更包括一重置電路，耦接在上述電流控制電路和一電壓源之間，將上述差動對電路內一參考電壓點設定至一預定電壓準位。
    [7] 如申請專利範圍第6項所述之比較器，其中，上述重置電路包括接成二極體設定之兩電晶體，用於藉由上述預定電壓準位來重新設定上述差動對電路。
    [8] 如申請專利範圍第1項所述之比較器，其中，當上述時脈訊號在一第一邏輯準位時，上述差動對電路比較上述第一輸入值和第二輸入值，而當上述時脈訊號在一第二邏輯準位時，上述差動對電路被重置至一預定值。
    [9] 如申請專利範圍第1項所述之比較器，其中，上述差動對電路用於藉由判斷上述第一輸入值以及上述第二輸入值加上上述內部偏移值之間的一差值之一極性而比較上述第一輸入值和第二輸入值。
    [10] 一種放大器，包括：一差動對電路，包括第一比較器電晶體和第二比較器電晶體，用於當一時脈訊號在一第一邏輯準位時，比較一第一輸入值和一第二輸入值以產生一結果，其中上述結果表示上述第一輸入值和第二輸入值之一差值是否超出一內部偏移值；一電流控制電路，分別提供上述第一比較器電晶體和第二比較器電晶體之不同的電流抽取能力；一放大電路，放大從上述差動對電路產生的上述結果；以及一重置電路，當上述時脈訊號在一第二邏輯準位時，將上述差動對電路內一參考電壓點設定至一預定電壓準位。
    [11] 如申請專利範圍第10項所述之放大器，其中，上述內部偏移值隨著上述不同的電流抽取能力之間之一差值而改變。
    [12] 如申請專利範圍第10項所述之放大器，其中，上述電流控制電路串聯耦接上述差動對電路。
    [13] 如申請專利範圍第10項所述之放大器，其中上述電流控制電路包括第一電阻、第二電阻、以及耦接在上述第一電阻和上述第二電阻之間之第三電阻，其中，上述第一電阻、第二電阻和第三電阻係可調整以改變上述第一比較器電晶體和第二比較器電晶體之上述電流抽取能力。
    [14] 如申請專利範圍第10項所述之放大器，其中，上述電流控制電路包括具有不同的元件尺寸的第一電晶體和第二電晶體，上述不同的元件尺寸由數位控制訊號所設定。
    [15] 如申請專利範圍第10項所述之放大器，其中，上述電流控制電路包括具有不同的電晶體數量的第一電晶體陣列和第二電晶體陣列，上述不同的電晶體數量由數位控制訊號所設定。
    [16] 如申請專利範圍第10項所述之放大器，其中，上述重置電路耦接在上述電流控制電路和一電壓源之間。
    [17] 如申請專利範圍第10項所述之放大器，其中，上述重置電路包括接成二極體設定之兩電晶體，用於藉由上述預定電壓準位來重新設定上述差動對電路。
    [18] 如申請專利範圍第10項所述之放大器，其中，上述差動對電路用於藉由判斷上述第一輸入值以及上述第二輸入值加上上述內部偏移值之間的一差值之一極性而比較上述第一輸入值和第二輸入值。
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