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    本發明之一實施形態之開關電路(1)包括：開關元件(10)，其含有第1端子(13)及第2端子(11)，且藉由脈衝信號驅動而開關第1端子及第2端子之導通狀態；電源部(30)，其對開關元件之第1端子供給電壓；負載電路(40)，其與電源部並聯連接；被動電路部(50)，其連接於電源部和負載電路之連接點與開關元件之第1端子之間，且於脈衝信號之時脈頻率之N倍(N為1以上之整數)之頻率下，抑制自連接點流向開關元件之電流；及諧振電路部(60)，其連接於被動電路與連接點之間，且於N倍之頻率下諧振。
    公开号:TW201320596A
    申请号:TW101116713
    申请日:2012-05-10
    公开日:2013-05-16
    发明作者:Satoshi Hatsukawa；Nobuo Shiga；Kazuhiro Fujikawa；Takashi Ohira；Kazuyuki Wada；Tu-Ya Wuren；Kazuya ISHIOKA；Kazushi Sawada
    申请人:Sumitomo Electric Industries；Nat Univ Corp Toyohashi Univ T；
    IPC主号:H03K17-00
    专利说明:
    開關電路
    本發明係關於一種開關電路。
    已知利用有電晶體等開關元件之開關電路(參照專利文獻1)。於專利文獻1記載之開關電路中，對開關元件之輸入端子(例如閘極端子)供給PWM(Pulse Width Modulation，脈寬調變)信號。藉由PWM信號之時脈頻率(開關頻率)，而控制開關元件之導通/斷開。根據開關元件之導通/斷開，輸出端子(例如汲極端子)與電感器之連接點之電壓發生變動。其結果，可控制一端與該連接點連接之負載電路之驅動。 先前技術文獻專利文獻
    專利文獻1：日本專利特開2006-101637號公報
    然而，有時與於開關元件之導通狀態下流經負載電路之電流不同地，起因於使開關元件導通/斷開之時脈頻率(開關頻率)之整數倍之信號成分，而使多餘之電流於負載電路或開關元件中流通，產生不必要之電力消耗。
    因此，本發明之目的在於提供一種可進一步謀求功率效率之提昇之開關電路。
    本發明之一態樣之開關電路包括：開關元件，其含有第1端子及第2端子，且藉由脈衝信號驅動而開關第1端子及第2端子之導通狀態；電源部，其對開關元件之第1端子供給電壓；負載電路，其與電源部並聯連接；被動電路部，其連接於電源部和負載電路之連接點與開關元件之第1端子之間，且於脈衝信號之時脈頻率之N倍(N為1以上之整數)之頻率下，抑制自上述連接點流向開關元件之電流；及諧振電路部，其連接於被動電路部與上述連接點之間，且於N倍之頻率下諧振。
    於該構成中，開關元件經由被動電路部及諧振電路部而與連接點連接。藉此，可藉由開關元件之開關動作，控制對連接點供給之來自電源部之電壓之狀態。其結果，可控制對與電源部並聯連接之負載電路施加之電壓狀態。另一方面，因被動電路部係於脈衝信號之時脈頻率之N倍之頻率下抑制自上述連接點流向開關元件之電流，故可減少多餘之能量消耗。進而，因諧振電路部於上述N倍之頻率下諧振，故對負載電路施加之電壓成分中之N倍之頻率成分得以減少，因此可減少多餘之能量消耗。其結果，可謀求功率效率之提昇。
    於一實施形態中，自上述開關元件側觀察之被動電路部之阻抗之虛部可為零以上，且為開關元件之輸出寄生電容之電抗之絕對值之2倍以下。於該情形時，自上述開關元件側觀察之被動電路部之阻抗之虛部只要於N倍之頻率下為零以上、且為開關元件之輸出寄生電容之電抗之絕對值之2倍以下即可。
    於該形態中，被動電路部可於脈衝信號之時脈頻率之N倍之頻率下，更確實地抑制自上述連接點流向開關元件之電流。
    於一實施形態中，自上述負載電路側觀察之諧振電路部之阻抗之實部及虛部可於N倍之時脈頻率下較負載電路之阻抗減小。
    於該形態中，可於上述N倍之頻率下進一步降低對負載電路施加之電壓，結果可減少多餘之能量消耗。
    上述脈衝信號可為將脈衝信號之脈衝寬度之負載比藉由具有較時脈頻率低之頻率成分之信號而隨時間調變之信號。
    被動電路部及諧振電路部對時脈頻率之N倍之頻率發揮作用，而實質上不對較時脈頻率低之頻率成分發揮作用。因此，該較低之頻率成分之信號可容易地通過被動電路部及諧振電路部而傳輸至負載電路。其結果，藉由該信號成分而使對負載電路施加之電壓狀態發生變動。
    於一實施形態中，被動電路部可包括至少一個電抗元件，且具有與開關元件之第1端子連接之第1端及與上述連接點連接之第2端。
    於一實施形態中，被動電路部可包括至少一個傳輸線路，且具有與開關元件之第1端子連接之第1端及與上述連接點連接之第2端。
    於一實施形態中，諧振電路部可具備由至少一個電抗元件串聯連接而成之M個諧振元件。於該形態中，M個諧振元件中之至少1個諧振元件可於N倍之頻率下諧振。M個諧振元件可並聯連接。
    於一實施形態中，上述諧振電路部可包括M條(M為1以上之整數)傳輸線路。於該形態中，M條傳輸線路中之至少1條傳輸線路可具有與時脈頻率之N倍之頻率對應的波長之1/4之電氣長度。
    根據本發明，可提供一種可進一步謀求功率效率之提昇之開關電路。
    以下，參照圖式對本發明之實施形態進行說明。於圖式之說明中，對同一要素標註同一符號，且省略重複之說明。圖式之尺寸比率並非必需與所說明者一致。
    利用圖1及圖2對一實施形態之開關電路進行說明。圖1係表示一實施形態之開關電路1之概略構成之電路圖。圖2係用以說明驅動開關電路1之信號之圖式。開關電路1之例為開關電源電路或時變電源電路。
    開關電路1包括開關元件10。於本實施形態中，若無特別說明，開關元件10為絕緣型場效電晶體(MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效電晶體))。MOSFET之例包括功率MOSFET。於該情形時，開關元件10具有接地之源極端子11、與信號源20連接且自信號源20被供給信號之閘極端子12、及與電源部30連接且被供給電壓Vdd(例如16 V)之汲極端子13。於開關元件10中存在起因於其構成之輸出寄生電容Cds。輸出寄生電容Cds包括汲極-源極間之輸出寄生電容。於圖1中，將輸出寄生電容Cds表示為電容器14。
    信號源20將用以使開關元件10開關之信號供給至閘極端子12。自信號源20輸入至閘極端子12之信號為PWM信號SP。參照圖2對PWM信號SP進行說明。圖2係用以說明PWM信號之圖式。於圖2(a)中表示有用以生成PWM信號SP之2種信號之例。於圖2(b)中表示有PWM信號之一例。PWM信號SP係具有第1頻率之信號(S1)藉由具有較第1頻率高之第2頻率之信號(S2)調變脈衝寬度之負載比而得之脈衝信號。信號(S2)之例為三角波或鋸形波信號(參照圖2(a))。PWM信號SP之時脈頻率fCK、亦即使開關元件10開關之開關頻率對應於上述第2頻率。信號源20之另一端接地。
    返回至圖1，說明開關電路1之構成。電源部30為包括直流電源31之直流電源部。就阻止開關元件10之上述第1頻率成分流入至直流電源31之觀點而言，電源部30可具備電感器32。直流電源31之正極經由電感器32而連接於汲極端子13。以下，將連接汲極端子13與直流電源31之線稱為信號路徑。直流電源31之負極接地。
    與電源部30並聯地連接有負載電路40。負載電路40之例包括電阻負載及電感負載。負載電路40之一端41連接於直流電源31之正極，負載電路40之另一端42接地。於如圖1所示般具備電感器32之情形時，負載電路40之一端41連接於電感器32之與直流電源31側為相反側之端。該連接點作為輸出端口P而發揮功能。
    於上述構成中，自信號源20供給之PWM信號SP被輸入至開關元件10時，藉由PWM信號SP而使汲極端子13與源極端子11之導通狀態開關。藉此，由於輸出端口P之電壓狀態發生變動，故而對負載電路40施加之電壓狀態發生變化。其結果，於負載電路40中流動之電流發生變動。因此，例如若連接高頻功率放大器作為負載電路，則可於將電源功率效率維持為較高之狀態下，使高頻信號之輸出振幅以較深之深度調變。
    為減少開關動作中之電力消耗，開關電路1係於開關元件10與輸出端口P之間具備被動電路部50及諧振電路部60。被動電路部50及諧振電路部60作為濾波器而發揮功能，其截止PWM信號SP中之時脈頻率fCK之N次諧波，而使具有較時脈頻率fCK低之頻率、即上述第1頻率之信號S1通過。以下，對被動電路部50及諧振電路部60進行說明。
    被動電路部50配置於開關元件10與輸出端口P之間。被動電路部50具有與汲極端子13連接之第1端50a及與輸出端口P連接之第2端50b。被動電路部50具有於對開關元件10供給之脈衝信號之時脈頻率fCK之N倍之頻率下滿足下述「被動電路部條件」之構成。於以下之說明中，將自開關元件10觀察之(或自開關元件10觀察之情形時之)被動電路部50之阻抗設為Z，將阻抗Z之虛部設為Zimg。 (被動電路部條件)
    阻抗Z之虛部Zimg為零以上，且為輸出寄生電容Cds之電抗之絕對值之2倍以下。
    藉由滿足上述「被動電路部條件」，而於N次諧波下輸出寄生電容Cds與被動電路部50之合成阻抗變大。其結果，藉由被動電路部50而抑制N倍之時脈頻率成分之電流於開關元件10中流通。因此，可減少由開關動作引起之於開關元件10中消耗之多餘之電力。若被動電路部50以滿足「被動電路部條件」之方式構成，則被動電路部50可為包括至少一個電抗元件之二端口網路(two-port network)。又，被動電路部50可為包括至少一個傳輸線路(包括殘段(stub)之情形)之二端口網路。對被動電路部50之具體例於下文敍述。
    諧振電路部60為於作為脈衝信號的PWM信號Sp之時脈頻率fCK之N倍之頻率下諧振之電路。作為諧振狀態之例，自負載電路40側觀察之(或自負載電路40側觀察之情形時之)諧振電路部60之阻抗之實部及虛部於N倍之時脈頻率fCK下較負載電路40之阻抗小即可。
    於圖1中，作為一例，表示有將作為電抗元件之電感器及電容器串聯連接而成之M個諧振元件611~61M並聯而成之電路部。各諧振元件611~61M之一端係於將輸出端口P與汲極端子13連接之信號路徑上連接於第2端50b與輸出端口P之間。各諧振元件611~61M之另一端接地。M個諧振元件611~61M中之至少一個諧振元件所包括之電感器及電容器之各自之元件值為於時脈頻率fCK之N倍之頻率下諧振之元件值。
    於該構成中，於時脈頻率fCK之N倍之頻率下開關元件10進行開關動作之情形時，於諧振電路部60發生諧振。藉由該諧振，而使諧振電路部60之阻抗之實部及虛部變得較負載電路40之阻抗小，因此相較於負載電路40，電流容易流向諧振電路部60側。即，藉由開關元件10進行開關動作，而使對負載電路40施加之電壓可具有之時脈頻率fCK之N倍之頻率成分接近於零。因此，於時脈頻率fCK之N次諧波下，可減少由負載電路40引起之多餘之能量消耗。
    如上所述，於包括被動電路部50及諧振電路部60之開關電路1中，可減少多餘之電力消耗，結果可謀求功率效率之提昇。
    以下，一面例示各種形態一面對被動電路部50及諧振電路部60之構成具體地進行說明。 (第1實施形態)
    於本實施形態中，將開關電路1亦稱為開關電路1A。又，分別將被動電路部50及諧振電路部60稱為被動電路部50A及諧振電路部60A。被動電路部50A為不包括電阻且包括至少一個電抗之二端口網路。如圖1所例示般，諧振電路部60A為M個諧振元件611~61M之並聯電路。
    於該情形時，被動電路部50A之阻抗Z僅為虛部。被動電路部50A係以其阻抗Z之虛部Zimg滿足上述「被動電路部條件」之方式設計。即，於本實施形態中，被動電路部50A係以於時脈頻率fCK下被動電路部50A與輸出寄生電容Cds之合成阻抗成為無限大之方式設計。於該情形時，由於被動電路部5之阻抗之虛部Zimg、與輸出寄生電容Cds之電抗之絕對值相等，故而滿足「被動電路部條件」。以下，將被動電路部50A相對於N倍之頻率的電抗設為作為角頻率ω之函數之XN(ω)而進行說明。此處，例示N之具體數值而對被動電路部50A進行說明，但關於元件之符號，亦有時標註相同之符號。然而，各元件之元件值設定為與所例示之N之值對應之數值。
    首先，對N=1之情形時進行說明。N與M並非必需一致，於以下之說明中，設為N=1且M=1。圖3係表示元件數最少且N=1之情形時之被動電路部之設計條件之圖式。圖3中之橫軸表示角頻率ω，縱軸表示電抗(Ω)。圖3中之實線表示被動電路部50A之電抗X1(ω)，單點劃線為基於輸出寄生電容Cds之電抗之絕對值的輸出寄生電容Cds之電抗曲線。由於圖3所示之電抗X1(ω)為一次函數，故而以下式表示。
    [數1]jX1(ω)=jωL510…(1)
    具有式(1)所示之電抗曲線之被動電路部50A如圖4所示般可包括一個作為線圈之電感器510。圖4係表示N=1之情形時之開關電路之構成之一例之圖式。負載電路40表示為電阻。式(1)中之L510為電感器510之元件值(電感)。於將與時脈頻率fCK對應之角頻率設為ωCK之情形時，作為被動電路部50A之電感器510所滿足之條件如下所述。
    根據式(2a)及式(2b)，式(3)成立。
    於將時脈頻率fCK設為200 MHz之情形時，ωCK=2π×200 MHz。進而，若設為Cds=60 pF，則L510=10.54 nH。
    此處，對構成諧振電路部60A之元件的元件值之計算方法之一例進行說明。於M=1且N=1之情形時，如圖4所示，諧振電路部60A可包括一個電感器62及電容器63。諧振元件611之諧振條件以下式表示。
    於將負載電路40之電阻值RL設為10 Ω，且設為Cds=60 pF及ωCK=2π×200 MHz之情形時，根據式(4)，L62C63=633.26 nH．pF。電感器62及電容器63之元件值L62及C63只要以滿足L62C63=633.26 nH．pF之方式決定即可。
    其次，對N=2之情形時進行說明。此處，對可抑制自基本波(N=1之情形)起連續次數之諧波中直至2次諧波為止(具體而言為基本波及2次諧波)之頻率成分之電流於開關元件10中流通的被動電路部50A進行說明。於該情形時，如上所述，N與M並非必需一致，但諧振電路部60A亦必需於時脈頻率fCK之1倍及2倍之頻率下諧振，故而此處設為N=2且M=2。圖5係表示於N=2之情形時元件數最少時之被動電路部之設計條件之圖式。圖5中之橫軸、縱軸及單點劃線與圖3之情形時相同。
    圖5所示之電抗X2(ω)以式(5)表示。
    於式(5)中，ωz1為滿足X2(ω)=0之角頻率，且為自直流(ω=0)起算第1個角頻率。ωp1為自直流(即ω=0)起算第1個極點角頻率。a2為以滿足作為被動電路部50A之設計條件的式(6a)~式(6c)之方式決定之自由參數。
    N=2之情形時之被動電路部50A之設計可以如下方式實施。首先，藉由基於式(5)執行電路構成之拓撲探索，而決定電路構成。
    例如，於式(5)中，若設為jω=s，則式(5)可以式(7)表示。
    若對式(7)進行變形，則可獲得式(8)。
    於式(8)中，L510、C520、及L511為被動電路部50A所包括之電感器510、電容器520及電感器511之元件值。L510、C520、及L511係根據自式(7)向式(8)之變形過程，作為式(9a)~式(9c)而獲得。
    式(7)亦可如式(10)般進行變形。
    式(10)中之L510、L511及C520係根據式(7)向式(10)之變形過程，以式(11a)~式(11c)獲得。
    式(8)及式(10)表示圖6(a)及圖6(b)所示之電路構成。又，因諧振電路部60A於時脈頻率fCK之1倍及2倍之頻率下諧振，故而第2端50b於該頻率下短路(即接地)。因此，作為圖6(a)之變形，可獲得圖6(c)之電路構成，作為圖6(b)之變形，可獲得圖6(d)之電路。
    圖6(a)及圖6(b)之電路中之各元件的元件值可藉由以滿足式(6a)~式(6c)之方式獲得ωz1、ωp1及a2，而基於式(9a)~式(9c)及式(11a)~式(11c)算出。又，於N=2且M=2之情形時，諧振電路部60係2個諧振元件611及諧振元件612並聯連接而構成。構成各諧振元件611、612之電感器及電容器之元件值可與N=1之情形同樣地算出。
    對於N=3，亦可與N=2之情形同樣地設計被動電路部50A。此處，對可抑制自基本波(N=1之情形)起連續次數之諧波中直至3次諧波為止(具體而言為基本波、2次諧波及3次諧波)之頻率成分之電流於開關元件10中流通的被動電路部50A進行說明。圖7(a)~圖7(n)係表示N=3之情形時之被動電路部50A之構成例之圖式。於N=3之情形時，被動電路部50A可包括3個電感器510、511、512與2個電容器520、521之組合(參照圖7(a)~圖7(k))。又，於N=3之情形時，被動電路部50A可包括2個電感器510、511與3個電容器520、521、522之組合(參照圖7(l)、圖7(m)、圖7(n))。於圖7(a)~圖7(n)中，為將電感器及電容器加以區別，於方便上標註符號，但各電路中之電感器及電容器之元件值以於其電路中作為被動電路部50A而發揮功能之方式設定。
    於圖7(a)~圖7(n)中，端子A及端子B係與第2端50b連接或接地。具體而言，例示圖7(a)之電路構成之情形進行說明。作為圖7(a)之端子A、B與第2端50b連接或接地之構成，可列舉圖8(a)~圖8(d)。
    圖8(a)為端子A、B均接地之構成。圖8(b)為端子A、B均與第2端子連接之構成。圖8(c)為端子A接地、端子B與第2端子連接之構成。圖8(d)為端子A與第2端子連接、端子B接地之構成。此處，對圖7(a)之構成具體地進行了說明，但圖7(b)~圖7(n)亦相同。因此，於N=3之情形時，被動電路部50A可採取38個電路構成。
    又，於N=3之情形時，諧振電路部60A係作為M=3之3個諧振元件611~613並聯連接而構成。構成各諧振元件611~613之電感器及電容器之元件值可與N=1之情形同樣地算出。
    此處，對於N=1~3之各者，以可抑制將所例示之N設為最大次數且直至N次諧波為止(即1~N次諧波)之頻率成分之電流於開關元件10中流通的被動電路部50A之構成為中心進行了說明，但對於N為4以上，亦同樣地可構成能夠抑制將N設為最大次數且為N次諧波之頻率成分之電流於開關元件10中流通之被動電路部50A。又，於N為4以上之情形時，諧振電路部60A所包括之諧振元件614~61M之各者所包括的電感器及電容器之元件值亦可與N=1、2、3之情形同樣地算出。其中，N與M並非必需一致之情況如上所述。
    又，於圖6(a)~圖6(d)所示之電路構成中，藉由調整電感器元件及電容器元件之元件值，可成為可抑制不限定於連續次數之諧波而為任意之2種諧波(例如1次及3次)之頻率成分之電流於開關元件10中流通之被動電路部50A。同樣地，於圖7(a)~圖7(n)所示之電路構成中，藉由調整電感器元件及電容器元件之元件值，可成為可抑制不限定於連續次數之諧波而為任意之3種諧波(例如1次、3次及5次)之頻率成分之電流於開關元件10中流通之被動電路部50A。
    如上所述，若利用所謂的集總參數元件構成被動電路部50A及諧振電路部60A，則於時脈頻率fCK較低之情形時(例如100 MHz以下)，與設為針對相同之頻率而利用有分佈常數元件之被動電路部之情形相比，可以更小之物理尺寸實現高效率化。 (第2實施形態)
    圖9係表示包括諧振電路部之其他例的開關電路之概略構成之模式圖。開關電路1B之除諧振電路部60B以外之構成可設為與開關電路1之構成相同。藉此，以諧振電路部60B之構成為中心進行說明。
    諧振電路部60B包括一端於信號路徑上連接於輸出端口P與第2端50b之間的M條之第1~第M前端開路殘段641~64M。第1~第M前端開路殘段641~64M為所謂的分佈常數元件。換言之，第1~第M前端開路殘段641~64M為具有特定之阻抗Zs及特定之電氣長度之傳輸線路。第1~第M前端開路殘段641~64M之電氣長度根據應以第1~第M前端開路殘段641~64M之各者中諧振之頻率而決定。條數M可無關於時脈頻率或諧波次數而任意決定，但第1~第M前端開路殘段641~64M中之至少一條係於時脈頻率fCK之N倍之頻率下的信號波長λ之1/4。於該情形時，M條中之任意之前端開路殘段之電氣長度可設為相對於任意之諧波之信號波長λ之1/4。於以下之說明中，為便於說明，有時亦將第1~第M前端開路殘段641~64M稱為前端開路殘段64。
    圖10係表示1條前端開路殘段中存在複數之可同時諧振之諧波次數之圖表。例如於N=1之情形時之基本波(1次)下諧振之第1前端開路殘段641除1次以外，亦於3次、5次、7次、…、(2k-1)次之諧波下同時諧振。k為1以上之整數。同樣地，於2次諧波下諧振之第2前端開路殘段642於6次、10次、14次、…、(2k-1)×2次之諧波下同時諧振。於2M-1次諧波下諧振之第M前端開路殘段64M於3×2M-1次、5×2M-1次、7×2M-1次、…、(2k-1)×2M-1次之諧波下同時諧振。將前端開路殘段64中諧振之諧波次數N以圖10中之標記「○」表示。根據圖10，藉由並聯地具備第1~第M前端開路殘段641~64M，可諧振之連續之諧波次數N為2M-1。於圖10中，作為例示，表示有利用n=1~4於N=1~15下連續諧振之組合，但n與N之組合並不限定於此。圖10中之「n」表示前端開路殘段64之總條數(M)中之前端開路殘段64之索引編號。再者，諧振之諧波次數亦可並不連續。例如於開關電壓波形中所包含之偶數次諧波成分較奇數次成分小之情形時等，於奇數次下諧振較為有效。於如上所述之情形時，由於僅於奇數次下諧振即可，故而僅利用1條前端開路殘段641便足夠。
    具體地進行說明。於諧振電路部60B中，為了例如於N=1、2、3下、即直至3次諧波為止連續地諧振，而需要第1前端開路殘段641及第2前端開路殘段642。又，示出有為了於N=1、2、3、4、5、6下、即直至時脈頻率fCK之6次諧波為止連續地諧振，而必需並聯設置第1~第3前端開路殘段641、642、643。如上述般對於1條前端開路殘段64可同時覆蓋複數之次數N之諧波之原因在於：前端開路殘段64中所形成之駐波之形狀具有週期性，其結果，自點P觀察諧振電路部60B側之阻抗成為相同(0 Ω)。
    由於第1~第M前端開路殘段641~64M之各者為所謂的傳輸線路，故而可於印刷基板上作為導體圖案而形成。即，無需利用電感器元件或電容器元件等個別零件便容易地形成元件。因此，如作為第2實施形態所說明般，於藉由第1~第M前端開路殘段641~64M構成諧振電路部60B之情形時，可謀求開關電路1B之製造效率、零件成本、可靠性及耐功率性之提昇。由於第1~第M前端開路殘段641~64M之各者可僅以傳輸線路即印刷基板上之導體圖案形成，故而元件值之精度較高，因此亦有助於開關電路1B之製造後之無調整化等。 (第3實施形態)
    於第1實施形態中，被動電路部50A(50)係利用所謂的集總參數元件而構成。然而，被動電路部50亦可利用分佈常數元件構成。對被動電路部50由分佈常數元件構成之情形時之形態進行說明。此處，將被動電路部50稱為被動電路部50B。
    包括作為分佈常數元件之傳輸線路530之被動電路部50B可以如下方式設計。首先，對N=1之情形進行說明。於一實施形態中，傳輸線路530可設為殘段。
    被動電路部50B為二端口網路。對於二端口網路，已知阻抗矩陣Z及其逆矩陣(導納(admittance)矩陣)Y。阻抗矩陣及導納矩陣Y係作為角頻率ω之函數而如式(12a)及式(12b)般表示。
    角頻率ω=0之電流、即直流必需無電壓降地自端子50a流向端子50b。為滿足上述條件，只要於使端子50b與接地端子短路時，將端子50a亦視為短路即可。若將其以數式表示，則可以式(13a)表示。進而，直流自端子50a向接地端子不可發生電流洩漏。為滿足上述條件，只要於使端子50b開路時，將端子50a亦視為開路即可。其可以式(13b)表示。進而，使角頻率ω=ωCK之電流、即時脈頻率之電流不自汲極端子12流向被動電路部50B側(圖1之右側)。即，於使端子50b接地短路時，端子50a與輸出寄生電容Cds之並聯合成導納成為零即可。其可以式(13c)表示。
    [數13]y 11(0)=∞…(13a),z 11(0)=∞…(13b),y 11(ω CK )+jω CK C ds =0…(13c)
    於式(13a)及式(13b)中，記號∞包括複素數之絕對值無限大之意思。
    於N=1之情形時，如以式(13a)~式(13c)所示般所需之自由度為3。然而，式(13a)及式(13b)於串聯連接有傳輸線路530之一條傳輸線路之情形時同時成立。因此，所需之傳輸線路之最少條數為1。
    包含1條傳輸線路530之被動電路部50B之拓撲之總數為圖11(a)~圖11(c)所示之3個。自該3個中除去符合以下之不適合條件(I)及不適合條件(II)中之至少一條件者。
    不適合條件(I)：直流接地。
    不適合條件(II)：設置將第2端50b直接分流之元件。
    符合不適合條件(I)之電路不適合作為被動電路部50B之電路之原因在於符合不適合條件(I)之電路違反式(13b)。又，符合不適合條件(II)之電路不適合作為被動電路部50B之電路之原因在於：因於時脈頻率fCK下，與第2端50b接地之情形對應，故於不適合條件(II)之構成中，未對傳輸線路530施加時脈頻率fCK之電壓，而自由度不足。
    若對3種拓撲應用不適合條件(I)及不適合條件(II)而排除不適合之拓撲，則於N=1之情形時，由分佈常數元件所構成之被動電路部50B成為圖11(a)所示之構成。
    對圖11(a)所示之被動電路部50B，與第1實施形態之情形同樣地應用輸出寄生電容Cds與被動電路部50B之合成阻抗Zc1於時脈頻率fCK下成為無限大之條件、即式(13c)，藉此決定傳輸線路530之電氣長度。傳輸線路530之電氣長度可以時脈頻率fCK下之相位差θ530表示。藉此，以下，亦將電氣長度稱為電氣長度θ530。
    具體而言，作為輸出寄生電容Cds與被動電路部50B之合成阻抗Zc1於時脈頻率fCK下成為無限大(或合成導納於時脈頻率fCK下成為零)之條件即式(13c)可以式(14)表示。
    式(14)中，Z0為傳輸線路530之特性阻抗。根據式(14)，式(15)成立。
    例如，若設為Cds=60 pF，ωCK=2π×200 MHz，且設為Z0=50 Ω，則θ530=0.2593弧度。藉此，於時脈頻率fCK為200 MHz、且輸出寄生電容Cds為60 pF之情形時，N=1之情形時之傳輸線路530可以阻抗Z0為50 Ω、且電氣長度(相位差)成為0.2593弧度之方式構成。
    於N=2之情形時，若再次使用式(12b)所示之導納矩陣Y之要素，則被動電路部50B可以滿足下述4個條件之方式設計。此處，作為N=2之情形時之被動電路部50B，對可抑制時脈頻率fCK之連續次數之諧波中直至2次諧波為止(即基本波(N=1之情形)及2次諧波)之頻率成分之電流於開關元件10中流通的被動電路部50B進行說明。
    式(16a)、式(16c)及式(16d)之y11(ω)為導納矩陣Y之第1要素之情況與式(13a)及式(13c)之情形相同。
    於與直至2次諧波為止對應之被動電路部50B之情形時，如式(16a)~式(16d)所示般所需之自由度為4。因此，被動電路部50B所包括之傳輸線路530之最少條數為2條，於將2條傳輸線路530加以區別之情形時，記作傳輸線路531、532。
    包含2條傳輸線路(包括殘段之情形)之被動電路部50B之拓撲之總數如圖12(a)~圖12(j)所示般為10個。若自該10個中除去符合不適合條件(I)及不適合條件(II)中之至少任一條件者，則成為圖12(a)~圖12(c)所示之構成。
    藉由應用式(16c)及式(16d)之條件、即應用於基本波(N=1)及2次諧波(N=2)下合成導納同時成為零之條件，可獲得各傳輸線路531、532之特性阻抗及電氣長度。
    對圖12(a)之情形具體地進行說明。將傳輸線路531之特性阻抗設為Z531，將傳輸線路531之電氣長度設為θ531。同樣地，將傳輸線路532之特性阻抗設為Z532，將傳輸線路532之電氣長度設為θ532。於該情形時，下式成立。
    若設為Z531/Z532=α，則由該等式導出下式。
    根據式(17a)、式(17b)及式(18)，Z531及Z532可如以下般表示。
    此處，將時脈頻率fCK設為200 MHz。於該情形時，設為ωCK=2π×200 MHz。又，設為Cds=60 pF。對式(19a)及式(19b)進行數值計算之情形時之解之一例如下所述。
    Z531=60.0347 Ω
    θ531=27°
    Z532=21.4348 Ω
    θ532=144°
    如上述般，藉由獲得各傳輸線路531、532之特性阻抗Z531、Z532及電氣長度θ531、θ532，可構成各傳輸線路531、532。
    獲得上述Z531、θ531、Z532及θ532，而於圖13所示之電路構成中進行模擬。於圖13所示之電路構成中，假定諧振電路部60於時脈頻率fCK及其2倍之頻率下諧振，即第2端50b短路(接地)。設為對第1端50a自信號源20供給頻率為f(MHz)之信號。
    圖14為表示模擬結果之圖式。於圖14中，橫軸表示對第1端供給之頻率fCK，縱軸表示導納。圖14中之實線為被動電路部50B與輸出寄生電容Cds之合成導納之實部，虛線表示上述合成導納之虛部。如圖15所示，於頻率fCK為200 MHz及其2倍之400 MHz下，合成導納之實部及虛部成為0，可理解為滿足式(16c)及式(16d)。又，由於相對於頻率0，合成導納之虛部無限大，故而可理解為亦滿足式(16a)。
    N=3以上之情形時亦同樣地，可由分佈常數元件構成被動電路部50B。例如圖15(a)~圖15(k)係表示作為N=3之情形時之被動電路部50B的可抑制時脈頻率fCK之連續次數之諧波中直至3次諧波為止(即基本波(N=1之情形)、2次諧波及3次諧波)之頻率成分之電流於開關元件10中流通的被動電路部50B之構成例之圖式。於圖15(a)~圖15(k)中，為將3條傳輸線路530加以區別，而稱為傳輸線路531、532、533。各傳輸線路530應滿足之條件(電氣長度等)可與N=2之情形同樣地決定。
    由於傳輸線路530為印刷基板上之導體圖案，故而不使用電感器或電容器等個別零件，因此元件形成較為容易。其結果，與第2實施形態之情形同樣地，可謀求開關電路1C之製造效率、零件成本、可靠性及耐功率性之提昇。又，由於與第2實施形態之情形相同之理由，而可僅以傳輸線路、即印刷基板上之導體圖案形成被動電路部50B，因此亦有助於開關電路1C之製造後之無調整化等。
    此處，對可抑制時脈頻率fCK之連續次數之諧波中將N設為最大次數且直至N次諧波為止(即1~N次諧波)之頻率成分之電流於開關元件10中流通的被動電路部50B進行了說明。然而，被動電路部50B只要針對N次諧波而設計即可，例如亦可以抑制自基本波(N=1之情形)至N次諧波為止之1個以上之任意次數(例如奇數或偶數之次數)之諧波之頻率成分的電流於開關元件10中流通之方式而設計。
    於如上所述之被動電路部50之各種實施形態中，於被動電路部50與輸出寄生電容Cds之合成阻抗於時脈頻率fCK之N倍下成為無限大(或合成導納於時脈頻率fCK之N倍下成為零)之條件下，決定被動電路部50所具有之元件值。然而，被動電路部50所包括之元件之元件值只要為被動電路部50滿足上述「被動電路部條件」之值即可。又，諧振電路部60亦相同。即，於諧振電路部60之各種實施形態中，構成諧振電路部60之元件係以於時脈頻率fCK之N倍下諧振電路部60之阻抗之實部及虛部成為0之方式而設計。然而，於現實之電路製作中，諧振電路部60之阻抗之實部及虛部並非必需完全為0。即，構成諧振電路部60之元件之元件值只要於諧振狀態下為諧振電路部60之阻抗之實部及虛部較負載電路40之阻抗小之值即可。
    進而，至此為止所說明之各種形態之被動電路部50及諧振電路部60亦可相互組合。例如除被動電路部及諧振電路部均由集總參數元件或分佈常數元件構成之情形以外，開關電路亦可包括由集總參數元件構成之被動電路部、及由分佈常數元件構成之諧振電路部。相反地，開關電路亦可包括由分佈常數元件構成之被動電路部、及由集總參數元件構成之諧振電路部。
    以上，對本發明之實施形態進行了說明，但本發明並不限定於上述各種實施形態，於不脫離本發明之主旨之範圍內，可進行各種變形。例如開關元件除絕緣型場效型電晶體以外，亦可為除絕緣型場效電晶體以外之場效電晶體、雙極電晶體及絕緣閘極電晶體。又，將驅動開關元件之信號設為PWM信號，但只要為可對開關元件進行導通/斷開控制之脈衝信號即可。又，於第2實施形態中，設為諧振電路部60B藉由前端開路殘段64構成，但亦可由作為分佈常數元件之傳輸線路構成。
    1‧‧‧開關電路
    1A‧‧‧開關電路
    1B‧‧‧開關電路
    10‧‧‧開關元件
    11‧‧‧源極端子(第2端子)
    12‧‧‧閘極端子
    13‧‧‧汲極端子(第1端子)
    14‧‧‧電容器
    20‧‧‧信號源
    30‧‧‧直流電源部(電源部)
    31‧‧‧直流電源
    32‧‧‧電感器
    40‧‧‧負載電路
    41‧‧‧一端
    42‧‧‧另一端
    50‧‧‧被動電路部
    50A‧‧‧被動電路部
    50B‧‧‧被動電路部
    50a‧‧‧第1端子(被動電路部之第1端子)
    50b‧‧‧第2端子(被動電路部之第2端子)
    60‧‧‧諧振電路部
    60A‧‧‧諧振電路部
    60B‧‧‧諧振電路部
    61‧‧‧諧振元件
    611~61M‧‧‧諧振元件
    62‧‧‧電感器
    63‧‧‧電容器
    641~64M‧‧‧前端開路殘段
    510‧‧‧電感器
    511‧‧‧電感器
    512‧‧‧電感器
    520‧‧‧電容器
    521‧‧‧電容器
    522‧‧‧電容器
    530‧‧‧傳輸線路
    531‧‧‧傳輸線路
    532‧‧‧傳輸線路
    533‧‧‧傳輸線路
    A‧‧‧端子
    B‧‧‧端子
    P‧‧‧輸出端口(連接點)
    S1‧‧‧信號
    S2‧‧‧信號
    SP‧‧‧PWM信號
    ωCK‧‧‧角頻率
    ωz1‧‧‧角頻率
    圖1係表示一實施形態之開關電路之概略構成之圖式。
    圖2(a)、2(b)係用以說明驅動圖1所示之開關電路之信號之圖式。
    圖3係表示元件數最少、且針對時脈頻率而設計之被動電路部之設計條件之圖式。
    圖4係表示於時脈頻率下進行動作之開關電路之構成之一例之圖式。
    圖5係表示針對時脈頻率之1次及2次諧波而設計之被動電路部中的元件數最少之被動電路部之設計條件之圖式。
    圖6(a)~(d)係表示針對時脈頻率之1次及2次諧波而設計之被動電路部之電路構成之例之圖式。
    圖7(a)~(n)係表示針對時脈頻率之1次、2次及3次諧波而設計之被動電路部之電路構成之例之圖式。
    圖8(a)~(d)係表示圖7(a)所示之電路構成中端子A、B之連接狀態之具體例之圖式。
    圖9係表示包括諧振電路部之其他例之開關電路之概略構成之模式圖。
    圖10係表示1條前端開路殘段中存在複數之可同時諧振之諧波次數之圖表。
    圖11(a)~(c)係表示由1條傳輸線路構成被動電路部之情形時的傳輸線路之配置候補之圖式。
    圖12(a)~(j)係表示由2條傳輸線路構成被動電路部之情形時的傳輸線路之配置候補之圖式。
    圖13係表示由2條傳輸線路構成被動電路部之情形時的模擬用之電路之圖式。
    圖14係表示模擬結果之圖式。
    圖15(a)~(k)係表示由3條傳輸線路構成被動電路部之情形時之構成例之圖式。
    1‧‧‧開關電路
    10‧‧‧開關元件
    11‧‧‧源極端子(第2端子)
    12‧‧‧閘極端子
    13‧‧‧汲極端子(第1端子)
    14‧‧‧電容器
    20‧‧‧信號源
    30‧‧‧直流電源部(電源部)
    31‧‧‧直流電源
    32‧‧‧電感器
    40‧‧‧負載電路
    41‧‧‧一端
    42‧‧‧另一端
    50‧‧‧被動電路部
    50a‧‧‧第1端子(被動電路部之第1端子)
    50b‧‧‧第2端子(被動電路部之第2端子)
    60‧‧‧諧振電路部
    611~61M‧‧‧諧振元件
    P‧‧‧輸出端口(連接點)
    权利要求:
    Claims (8)
    [1] 一種開關電路，其包括：開關元件，其含有第1端子及第2端子，且藉由脈衝信號驅動而開關上述第1端子及第2端子之導通狀態；電源部，其對上述開關元件之上述第1端子供給電壓；負載電路，其與上述電源部並聯連接；被動電路部，其連接於上述電源部和上述負載電路之連接點與上述開關元件之上述第1端子之間，且於上述脈衝信號之時脈頻率之N倍(N為1以上之整數)之頻率下，抑制自上述連接點流向上述開關元件之電流；及諧振電路部，其連接於上述被動電路部與上述連接點之間，且於上述N倍之頻率下諧振。
    [2] 如請求項1之開關電路，其中自上述開關元件側觀察之上述被動電路部之阻抗之虛部大於零，且為上述開關元件之輸出寄生電容之電抗之絕對值之2倍以下。
    [3] 如請求項1或2之開關電路，其中自上述負載電路側觀察之上述諧振電路部之阻抗之實部及虛部於上述N倍之時脈頻率下較上述負載電路之阻抗為小。
    [4] 請求項1至3中任一項之開關電路，其中上述脈衝信號係將上述脈衝信號之脈衝寬度之負載比藉由具有較上述時脈頻率低之頻率成分之信號而隨時間調變之信號。
    [5] 如請求項1至4中任一項之開關電路，其中上述被動電路部包括至少一個電抗元件，且具有與上述開關元件之上述第1端子連接之第1端及與上述連接點連接之第2端。
    [6] 如請求項1至4中任一項之開關電路，其中上述被動電路部包括至少一個傳輸線路，且具有與上述開關元件之上述第1端子連接之第1端及與上述連接點連接之第2端。
    [7] 如請求項1至6中任一項之開關電路，其中上述諧振電路部具備由至少一個電抗元件串聯連接而成之M(M為1以上之整數)個諧振元件；上述M個諧振元件中之至少1個諧振元件於上述時脈頻率之N倍之頻率下諧振。
    [8] 如請求項1至6中任一項之開關電路，其中上述諧振電路部包括M條(M為1以上之整數)傳輸線路；上述M條傳輸線路中之至少1條傳輸線路具有與上述時脈頻率之N倍之頻率對應的波長之1/4之電氣長度。
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    KR102163054B1|2020-10-08|신호 생성 장치
    Thian et al.2010|Design technique for mm-wave IC realization of the load network of switched-mode class-E 3 F 2 power amplifier
    US10116197B2|2018-10-30|Transformer without magnetic coupling, electromagnetic induction or mutual inductance
    CN102428760A|2012-04-25|驱动如放电灯的电感负载的谐振功率转换器
    CN111373846A|2020-07-03|电气滤波器电路、包括这种电路的电流充电器以及设置有这种电流充电器的机动车辆
    同族专利:
    公开号 | 公开日
    CN103548258A|2014-01-29|
    JP2013009260A|2013-01-10|
    US8536930B2|2013-09-17|
    WO2013001882A1|2013-01-03|
    JP5759286B2|2015-08-05|
    EP2725708A4|2014-04-30|
    TWI525988B|2016-03-11|
    EP2725708A1|2014-04-30|
    US20120326774A1|2012-12-27|
    CN103548258B|2016-09-07|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    JPH0644696B2|1984-07-30|1994-06-08|富士通テン株式会社|パルス幅変調型パワーアンプの復調フィルタ|
    JPH09266421A|1996-03-28|1997-10-07|Kokusai Electric Co Ltd|高周波電力増幅器|
    US6924681B2|2001-05-23|2005-08-02|Texas Instruments Incorporated|Efficient pulse amplitude modulation transmit modulation|
    DE10252146B4|2002-11-09|2012-03-29|Hüttinger Elektronik Gmbh + Co. Kg|Verfahren zum Erzeugen einer hochfrequenten Wechselspannung sowie Hochfrequenz-Leistungsverstärker dafür|
    JP4467395B2|2004-09-29|2010-05-26|ローム株式会社|電源装置|
    US7345539B2|2005-02-10|2008-03-18|Raytheon Company|Broadband microwave amplifier|
    TWI260953B|2005-05-19|2006-08-21|Ligtek Electronics Co Ltd|Constant power control circuit device and control method thereof|
    US7719336B2|2006-10-31|2010-05-18|Andrew Roman Gizara|Pulse width modulation sequence maintaining maximally flat voltage during current transients|
    JP2010141522A|2008-12-10|2010-06-24|Sony Corp|増幅器および通信装置。|
    JP5408616B2|2009-08-31|2014-02-05|国立大学法人電気通信大学|増幅回路|
    JPWO2011148711A1|2010-05-27|2013-07-25|京セラ株式会社|増幅回路ならびにそれを用いた送信装置および通信装置|
    US8749995B2|2011-03-29|2014-06-10|Texas Instruments Incorporated|Single-pulse resonant gate driver for driving switches in resonant isolated converters and other systems|
    JP5580782B2|2011-06-06|2014-08-27|住友電気工業株式会社|スイッチング回路|JP5727561B2|2013-08-29|2015-06-03|住友電気工業株式会社|変圧装置|
    CN104917473B|2015-06-16|2018-10-23|华讯方舟科技有限公司|一种e类功率放大器的等效电感电路及器件参数获取方法|
    JP2017093175A|2015-11-11|2017-05-25|株式会社ダイヘン|高周波電源装置および非接触電力伝送システム|
    US9929704B2|2015-12-14|2018-03-27|Qualcomm Incorporated|Class E2 amplifier|
    ITUA20161824A1|2016-03-18|2017-09-18|Eggtronic S R L|Circuito e metodo per pilotare carichi elettrici|
    JP6708003B2|2016-06-16|2020-06-10|株式会社オートネットワーク技術研究所|給電制御装置|
    法律状态:
    2020-12-11| MM4A| Annulment or lapse of patent due to non-payment of fees|
    优先权:
    申请号 | 申请日 | 专利标题
    JP2011141988A|JP5759286B2|2011-06-27|2011-06-27|スイッチング回路|
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