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    • 专利摘要:
    增進計算系統互連的系統及方法，可包括提供上游通道與複數個下游通道。被動式匹配節點可被連接至上游通道與下游通道，其中，匹配節點被組構成耦接功率於上游記憶體通道與下游通道之間。匹配節點也可實施阻抗匹配以及使在下游通道上的兩或更多個信號互相隔離。在一例中，匹配節點包括功率分配器/結合器。
    公开号:TW201319813A
    申请号:TW101119553
    申请日:2012-05-31
    公开日:2013-05-16
    发明作者:Victor Prokofiev
    申请人:Intel Corp；
    IPC主号:G06F13-00
    专利说明:
    使用功率分配匹配節點以使互連最佳化之技術
    一般言之，各實施例與計算系統互連架構及記憶體裝置有關。更特定地說，各實施例與使用微波分配器/結合器來使計算系統互連最佳化有關。
    在計算系統中，習知的記憶體匯流排設計可包括經由菊鏈拓樸(例如，一或多個模組)或“T”形拓樸(例如，兩個模組)而使記憶體模組彼此互連的架構。這兩種解決方案都會有各記憶體模組間的顯著不連續，以及連接至中央處理單元(CPU)或晶片組之公用的傳輸線。因此，對於此種記憶體匯流排架構之互連設計最佳化，不但耗費時間且昂貴。此外，增加或移除計算系統的模組會對互連性能造成負面的影響，且可能需要系統重新設計。
    實施例包括具有基板的電路板，基板包括一上游通道及複數個下游通道。電路板也具有匹配節點，以使功率耦接於上游通道與複數個下游通道之間。在一例中，匹配節點使複數個下游通道上的兩或更多個信號被互相隔離。如同以下更加詳細的討論，匹配節點可包括功率分配器/結合器、微波耦合器、以變壓器為基礎的裝置等等。
    實施例也包括具有外殼的連接器，外殼包括一上游通道及複數個下游通道。此外，連接器具有匹配節點，以使功率耦接於上游通道及複數個下游通道之間。在一例中，匹配節點使複數個下游通道上的兩或更多個信號被互相隔離。
    其它的實施例可包括製造記憶體匯流排的方法，在記憶體匯流排中提供有上游記憶體通道及複數個下游記憶體通道。上游記憶體通道及複數個下游記憶體通道可包括位址線、資料線、及控制線至少其中之一。該方法也包括使匹配節點連接至上游記憶體通道及複數個下游記憶體通道，其中，匹配節點係要耦接功率於上游記憶體通道與複數個下游記憶體通道之間。匹配節點也要使上游通道之阻抗匹配於複數個下游通道的一或更多個阻抗。此外，在上游通道與複數個下游通道之間耦接功率包括使在複數個下游通道上的兩或更多個信號互相隔離。
    現在回到圖1，圖中顯示電路板10。電路板10可與計算系統相關，諸如伺服器、桌上型個人電腦(PC)、膝上型電腦、智慧型平板電腦、智慧型無線手機、行動網際網路裝置(MID)、個人數位助理(PDA)等。在說明的例中，電路板10包括耦接至處理器12(例如，具有一或更多個核心、整合記憶體控制器等)及複數個記憶體連接器14(14a-14n)的基板11，記憶體連接器可依次被連接至系統記憶體，諸如被組構成記憶體模組的動態隨機存取記憶體(DRAM)。記憶體模組可包括雙列直插式記憶體模組(DIMM)、小型雙列直插式記憶體模組(SODIMM)等。例示的處理器12係耦接至上游通道16，而連接器14可被耦接至對應的複數個下游通道18(18a-18n)。因此，上游通道16與下游通道18可包括資料線、位址線、及控制(例如，狀態、選通)線等，這些線致能處理器12與記憶體模組之間的通訊。
    電路板10也可包括匹配節點20，其被耦接至上游通道16與下游通道18。特別是，匹配節點20可以是被動裝置，其被組構成耦接功率於上游通道16與下游通道18之間，使下游通道18上的信號互相隔離，並使上游通道16之阻抗匹配於一或更多個下游通道18之阻抗。因此，匹配節點20可包括功率分配器/結合器(例如，Wilkinson功率分配器/結合器)、微波耦合器(例如，係建立於傳輸線或波導上)、以變壓器為基礎的裝置(例如，高頻)，或能夠達成本文所描述之一或更多個耦接、匹配、及隔離功能之適合的任何其它裝置。
    因此，匹配節點20可增進匯流排性能、降低互連長度敏感性、並使設計進程更有效率。例如，使阻抗匹配與使信號隔離可消除下游通道18上之遍及所有信號的反射，且可大幅降低符際干擾(ISI)。因此，在所示的例中，在一或更多個下游通道上(諸如，下游通道18a)之來自記憶體模組的信號不會被反射回到另一個下游通道上(諸如，下游通道18b)。降低ISI可致使位元錯誤率(BER)相應地降低，並提升最大資料率與整體系統性能。此外，所說明的方法提供了關於通道16、18之長度更大的彈性，其可加速及提高系統設計進程。
    或者，處理器12可以是晶片組組件，諸如平台控制器集線器(PCH)、輸入/輸出控制器集線器(ICH)等。此外，通道16、18可以是非記憶體通道。例如，連接器14可被耦接至非記憶體的系統組件，諸如周邊裝置、網路控制器、使用者介面(UI)組件等等。事實上，電路板10也可包括網路控制器、固態硬碟(SSD)NAND晶片、基本輸入/輸出系統(BIOS)記憶體等等(未顯示出)。在網路控制器的情況中，通道16、18可為各種目的而提供平台外的IO通訊功能，諸如行動電話(例如，W-CDMA(UMTS)、CDMA2000(IS-856/IS-2000)等)、WiFi(例如，IEEE 802.11,1999 Edition、LAN/MAN無線LANS)、藍牙(例如，IEEE 802.15.1-2005、無線個人區域網路)、WiMax(例如，IEEE 802.16-2004,LAN/MAN寬頻無線LANS)、全球定位系統(GPS)、展頻(例如，900 MHz)、RS-232(電子工業聯盟/EIA)、乙太網路(例如，IEEE 802.3-2005,LAN/MAN CSMA/CD存取法)、電力線通訊(例如，X10、IEEE P1675)、USB(例如，通用序列匯流排2.0規格)、數位用戶線(DSL)、有線電視數據機、T1連接等。
    圖2顯示另一方法，其中，電路板13包括耦接至處理器12及/或其它晶片組組件以及複數個記憶體裝置17(17a-17n)的基板15，記憶體裝置可包括系統記憶體/記憶體模組，如同前文中之討論。因此，在所示的例子中，記憶體裝置17例如經由焊劑回流(solder reflow)或其它方法而被直接固定在基板15上。圖中說明的處理器12被耦接至上游通道16，而記憶體裝置17可被耦接至對應的複數個下游通道18。此外，匹配節點20可被耦接至上游通道16及下游通道18，以便耦接功率於上游通道16與下游通道18之間，並使上游通道16之阻抗匹配於下游通道18的一或更多個阻抗，如同前文之討論。
    現在參閱圖3，在所顯示的又另一方法中，記憶卡19具有含上游通道21與複數個下游通道23(23a-23n)的基板。記憶卡19可被插入於安裝在電路板27上的連接器25中，記憶卡也具有耦接功率於上游通道21與複數個下游通道23之間的匹配節點29。在說明的例子中，複數個記憶體晶片31(31a-31n)包括耦接至複數個下游通道23之每一個通道的記憶體晶片。
    圖4顯示另一方法，其中，連接器22可結合已討論過的各項改進。特別是，連接器22可包括外殼24(例如，塑膠、複合材料的外殼)，其包括上游通道26與複數個下游通道28(28a-28c)。上游通道26可被耦接至電路板，其有助於依次被連接到其它的系統組件，諸如處理器、晶片組等。在說明的例子中，下游通道28被耦接至記憶卡30(30a-30c)。或者，一或更多個下游通道28可被耦接至終端卡(例如，未使用的插槽)、網路卡、其它IO裝置等等。連接器22也可包括耦接功率於上游通道26與下游通道28之間的匹配節點32。如上所述，匹配節點32可包括功率分配器/結合器、微波耦合器、以變壓器為基礎的裝置等，其被組構成使下游通道28上的信號互相隔離，並使上游通道26的阻抗匹配於一或更多個下游通道28的阻抗。因此，經由連接器22，所說明的方法可實現上述關於增進匯流排性能、降低互連長度敏感性、及使設計進程更有效率之優點。
    現在參閱圖5，圖中顯示製造記憶體匯流排的方法34。方法34可使用有大量文件證明之半導體製造、硬體製造、塑膠射出成形、表面黏著技術(SMT)回流焊接、黏合、裝配、走線佈局設計、及其它技術，或這些技術的任何組合來予以實施。圖示的處理方塊36提供上游通道，及圖示的處理方塊38提供下游通道。通道可包括能夠支援一或更多個信號之傳送的一或更多條線路(例如，導體、走線、貫孔、導線等)。在處理方塊40處，匹配節點被連接至上游通道和下游通道，其中，匹配節點可被組構成耦接功率於上游通道與下游通道之間，使上游通道之阻抗匹配於一或更多個下游通道之阻抗，以及使下游通道上的兩或更多個信號互相隔離，如同前文之討論。
    處理方塊42將這些通道與匹配節點連接至電路板，諸如前文已討論的電路板10(圖1)。或者，處理方塊44將這些通道與匹配節點連接至連接器，諸如前文也已討論的連接器22(圖2)。在方法34中實施各個所說明的流程方塊的順序可視情況而改變。此外，該等通道也可以是記憶體或其它輸入/輸出(IO)通道，其中，匹配節點可包括功率分配器/結合器、微波耦合器、以變壓器為基礎的裝置等等。
    所有類型的半導體積體電路(IC)晶片皆適用本發明的各實施例。這些IC晶片的例子包括但不限於處理器、控制器、晶片組組件、可程式邏輯陣列(PLA)、記憶體晶片、網路晶片、單晶片系統(SOC)、SSD/NAND控制器ASIC、等等。此外，在某些圖形中，信號導線係以線來予以表示。為了指示更多的信號路徑組分，某些不同的會有數字標示，用以指示若干的信號路徑組分，及/或在一或多個端點具有箭頭，用以指示主資訊流方方向。不過，此不應被解釋成限制的方式。更明確地說，使用這些與一或更多個例示性實施例有關的附加細節有利於更容易瞭解電路。任何表示的信號線，無論是否具有額外的資訊，都實際地包含一或更多個信號在多個方向行進，且可用任何適合的信號設計類型來予以實施，例如，以差分對、光纖線、及/或單端線來實施的數位或類比線。
    雖已舉出了例示的大小/模型/值/範圍，但本發明的實施例並不受限於這些限制。製造技術(例如，微影術)隨著時間而成熟，預期可製造出更小尺寸之裝置。此外，為了簡化說明及討論，在圖中可能或不會顯示眾所熟知之電源/接地至IC晶片及其它組件的連接，以免模糊了本發明之各實施例的某些態樣。此外，為了避免模糊了本發明的實施例，以方塊圖的形式來顯示配置，且由於關於實施此方塊圖配置之細節事實上高度依賴於實施該實施例之平台，即，這些細節應在熟悉此方面技術之人士所熟知的範圍內。為了描述本發明之例示性實施例而陳述的特定細節(例如，電路)，熟悉此方面技術之人士應可明瞭，沒有或變化這些特定細節，都可實行本發明的實施例。因此，以上的描述可被視為說明而非限制。
    本文所用的“耦接”一詞，意指所提到之組件間直接或間接的任何類型之關係，且可應用到電、機械、流體、光學、電磁、電機或其它的連接。此外，本文中所使用的“第一”、“第二”等名詞僅只是便於討論，除非有特別說明，否則不帶有任何特定之暫時或按時間順序之義意。
    熟悉此方面技術之人士從前文的描述可明瞭，本發明之各實施例之廣泛的技術可用各種形式來予以實施。因此，雖然已關於其特定的例子描述了本發明的實施例，但本發明之實施例的範圍並不限於此，因為熟悉此方面技術之人士在研究過圖式、說明書、及以下的申請專利範圍等即可明瞭其它的修改。
    10‧‧‧電路板
    11‧‧‧基板
    12‧‧‧處理器
    14‧‧‧記憶體連接器
    16‧‧‧上游通道
    18‧‧‧下游通道
    20‧‧‧匹配節點
    13‧‧‧電路板
    15‧‧‧基板
    17‧‧‧記憶體裝置
    19‧‧‧記憶卡
    21‧‧‧上游通道
    23‧‧‧下游通道
    25‧‧‧連接器
    27‧‧‧電路板
    31‧‧‧記憶體晶片
    22‧‧‧連接器
    24‧‧‧外殼
    26‧‧‧上游通道
    28‧‧‧下游通道
    30‧‧‧記憶卡
    32‧‧‧匹配節點
    熟悉此方面技術之人士在參考以下的附圖閱讀過說明書與所附的申請專利範圍之後，將可明瞭本發明之實施例的各項優點，其中：圖1係按照實施例之具有記憶體連接器之電路板例的方塊圖；圖2係按照實施例之具有直接安裝之記憶體裝置之電路板例的方塊圖；圖3係按照實施例之記憶卡例的方塊圖；圖4係按照實施例之連接器例的方塊圖；以及圖5係按照實施例之製造記憶體匯流排之方法例的流程圖。
    10‧‧‧電路板
    11‧‧‧基板
    12‧‧‧處理器
    14(14a-14n)‧‧‧記憶體連接器
    16‧‧‧上游通道
    18(18a-18n)‧‧‧下游通道
    20‧‧‧匹配節點
    权利要求:
    Claims (25)
    [1] 一種方法，包含：提供上游記憶體通道；提供複數個下游記憶體通道，其中，該上游記憶體通道與該複數個下游記憶體通道包括位址線、資料線、與控制線的至少其中之一；以及使匹配節點連接至該上游記憶體通道與該複數個下游記憶體通道，其中，該匹配節點係要耦接功率於該上游記憶體通道與該複數個下游記憶體通道之間，且其中，該匹配節點係要使該上游通道之阻抗匹配於該複數個下游通道的一或更多個阻抗，其中，在該上游通道與該複數個下游通道之間耦接該功率包括使在該複數個下游通道上的兩或更多個信號互相隔離。
    [2] 如申請專利範圍第1項之方法，其中，該匹配節點包括功率分配器/結合器、微波耦合器、及以變壓器為基礎之裝置的至少其中之一。
    [3] 如申請專利範圍第1項之方法，進一步包含使該上游記憶體通道、該複數個下游記憶體通道、及該匹配節點連接至電路板。
    [4] 如申請專利範圍第1項之方法，進一步包含在連接器內配置該上游記憶體通道、該複數個下游記憶體通道、以及該匹配節點。
    [5] 一種電路板，包含：基板，包括有上游通道與複數個下游通道；以及匹配節點，係要耦接功率於該上游通道與該複數個下游通道之間。
    [6] 如申請專利範圍第5項之電路板，其中，該匹配節點係要使在該複數個下游通道上的兩或更多個信號互相隔離。
    [7] 如申請專利範圍第5項之電路板，其中，該匹配節點係要使該上游通道之阻抗匹配於該複數個下游通道的一或更多個阻抗。
    [8] 如申請專利範圍第5項之電路板，其中，該上游通道與該複數個下游通道包括一或更多個記憶體通道。
    [9] 如申請專利範圍第8項之電路板，其中，該一或更多個記憶體通道包括位址線、資料線、與控制線的至少其中之一。
    [10] 如申請專利範圍第5項之電路板，其中，該上游通道與該複數個下游通道包括一或更多個輸入/輸出通道。
    [11] 如申請專利範圍第5項之電路板，其中，該匹配節點包括功率分配器/結合器、微波耦合器、及以變壓器為基礎之裝置的至少其中之一。
    [12] 如申請專利範圍第5項之電路板，進一步包含：耦接至該上游通道的第一組件，其中，該第一組件包括處理器與晶片組的至少其中之一；以及複數個第二組件，包括耦接至該複數個下游通道之每一個通道的第二組件，其中，該複數個第二組件包括連接器與記憶體裝置的至少其中之一。
    [13] 一種連接器，包含：外殼，包括一上游通道與複數個下游通道；以及匹配節點，係要將功率耦接於該上游通道與該複數個下游通道之間。
    [14] 如申請專利範圍第13項之連接器，其中，該匹配節點係要使在該複數個下游通道上的兩或更多個信號互相隔離。
    [15] 如申請專利範圍第13項之連接器，其中，該匹配節點係要使該上游通道之阻抗匹配於該複數個下游通道的一或更多個阻抗。
    [16] 如申請專利範圍第13項之連接器，其中，該上游通道與該複數個下游通道包括一或更多個記憶體通道。
    [17] 如申請專利範圍第16項之連接器，其中，該一或更多個記憶體通道包括位址線、資料線、與控制線的至少其中之一。
    [18] 如申請專利範圍第16項之連接器，進一步包括複數個包括耦接至該複數個下游通道之每一個通道之組件的組件，其中，該複數個組件包括一或更多個記憶卡。
    [19] 如申請專利範圍第13項之連接器，其中，該上游通道與該複數個下游通道包括一或更多個輸入/輸出通道。
    [20] 如申請專利範圍第13項之連接器，其中，該匹配節點包括功率分配器/結合器、微波耦合器、及以變壓器為基礎之裝置的至少其中之一。
    [21] 一種記憶卡，包含，基板，包括上游通道與複數個下游通道；匹配節點，係要耦接功率於該上游通道與該複數個下游通道之間；以及複數個記憶體晶片，包括耦接至該複數個下游通道之每一個通道的記憶體晶片。
    [22] 如申請專利範圍第21項之記憶卡，其中，該匹配節點係要使在該複數個下游通道上的兩或更多個信號互相隔離。
    [23] 如申請專利範圍第21項之記憶卡，其中，該匹配節點係要使該上游通道之阻抗匹配於該複數個下游通道的一或更多個阻抗。
    [24] 如申請專利範圍第21項之記憶卡，其中，該上游通道與該複數個下游通道包括具有位址線、資料線、與控制線的至少其中之一的一或更多個記憶體通道。
    [25] 如申請專利範圍第21項之記憶卡，其中，該匹配節點包括功率分配器/結合器、微波耦合器、及以變壓器為基礎之裝置的至少其中之一。
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