台湾专利TW201318156A 應用於分子檢測與鑑別的多接面結構之光二極體及其製造方法

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一種多接面結構之光二極體及其製造方法，其應用於分子檢測與鑑別。多接面結構之光二極體包括具有第一導電型雜質之基材、具有第一導電型雜質之磊晶層、具有第二導電型雜質之深井區、具有第一導電型雜質之第一井區、具有第二導電型雜質之第二井區、具有第一導電型雜質之第三井區以及具有第二導電型雜質之第一摻雜區。磊晶層配置於基材上。深井區配置於磊晶層中。第一井區配置於深井區中，其三邊與磊晶層相接。第二井區配置於第一井區中。第三井區配置於第二井區中，其三邊與磊晶層相接。第一摻雜區配置於第三井區中。
公开号:TW201318156A
申请号:TW100139395
申请日:2011-10-28
公开日:2013-05-01
发明作者:Chiun-Lung Tsai；Jui-Feng Huang；Ming-Fang Hsu；Chih-Yang Chen
申请人:Ti Shiue Biotech Inc；
IPC主号:H01L31-00

专利说明:
應用於分子檢測與鑑別的多接面結構之光二極體及其製造方法
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種可與現有互補式金屬氧化物半導體(complementary metal-oxide semiconductor,CMOS)製程相容之光二極體陣列(photodiode array)及其製造方法。
互補式金屬氧化物半導體影像感測元件(CMOS image sensor,CIS)與互補式金屬氧化物半導體邏輯元件的製程相容，因此很容易與其他周邊電路整合在同一晶片上，而且能夠大幅降低影像感測元件的成本以及消耗功率。近年來，CMOS影像感測元件已廣泛地應用於影像上，如預警、監視系統、工業視覺及生化檢測等，進而使得CMOS影像感測元件的重要性與日俱增。然而，習知CMOS影像感測元件在應用上普遍受到光學式分光特性的限制，導致其無法廣泛使用於高感光應用。
美國專利US 6727521揭露一種垂直濾光感測器(vertical color filter pixel sensor)的做法，主要應用於影像感測器。如此篇專利的圖1及圖3所示，多接面結構可分別收集藍光、綠光、紅光等三波段的光子(photons)，但事實上此結構的製程複雜且需要額外的兩道矽磊晶製程以及多道的離子佈植(ion implation)步驟。在此篇專利的圖3中，第一道磊晶製程(66)形成於紅光與綠光二極體的界面，第二道磊晶製程(72)則形成於綠光與藍光二極體的界面，其中上述兩個二極體之間並沒有隔離，因而會有降低空間解析度(spatial resolution)的疑慮，且進行兩道磊晶製程也額外增加了製程上的生產成本。
在US 7470946的圖2B中，標號202為藍光感測區、標號204為綠光感測區、標號206為紅光感測區。此專利必須應用到以目前而言複雜且尚未成熟的SOI(silicon on insulator)技術以致量產良率不高。
美國專利US 6841816說明一種於矽基版上製作垂直濾光感測器(vertical color filter sensor)的方法。此篇專利的圖12繪示單一感測器的截面示意圖，在感測器之間使用二氧化矽之目的是為了隔離鄰近的感測器之載子擴散，以防止干擾(cross-talk)產生。另外，此篇專利所提出的接面之砷離子佈植為1200 keV且深度為1 μm，其並非一般半導體廠的常用製程條件，加上形成多層二氧化矽絕緣層，因此導致整體製程較複雜。另外，磊晶層之界面介於多接面光偶合二極體之間，導致暗電流增加與量子效率的下降。
美國專利US 7651883揭露了利用U形井區(U-shape well)的多接面結構圍繞於每一個光二極體的外圍，其目的是為了要防止光二極體的載子擴散到鄰近的光二極體而降低空間解析度，其中光二極體的製程是直接製作於n型矽基板上，並且宣稱不需要磊晶層。此篇專利所使用的U形井區雖可解決US 6960757因沒有外圍隔離所造成的空間解析度問題，但是此篇專利卻揭露了多接面結構的各層形成方式是採用高能量的離子佈植製程。而且，此篇專利使用的n型基板無法與一般半導體廠使用的現有CMOS邏輯製程相容，因此並不適用於一般半導體廠製造。此外，此篇專利強調於基板上不需磊晶層就可直接製作所需的接面結構於基板上，雖然目的在於減少製程步驟，但是卻容易因未隔絕基板上的缺陷(defect)且使後續接面結構的平坦度變差，而造成漏電流(leakage current)發生的機率變得極高。
本發明提供一種半導體元件，其為具有多接面(multi-junction)結構之光二極體。
本發明另提供一種半導體元件的製造方法，可以相容整合於現有的CMOS邏輯製程。
本發明提出一種半導體元件，其包括具有第一導電型雜質之基材、具有第一導電型雜質之磊晶層、具有第二導電型雜質之深井區、具有第一導電型雜質之第一井區、具有第二導電型雜質之第二井區、具有第一導電型雜質之第三井區以及具有第二導電型雜質之第一摻雜區。磊晶層配置於基材上。深井區配置於磊晶層中。第一井區配置於深井區中，其三個邊與磊晶層相接。第二井區配置於第一井區中。第三井區配置於第二井區中，其三個邊與磊晶層相接。第一摻雜區配置於第三井區中。
本發明提出一種半導體元件，其包括具有第一導電型雜質之基材、具有第一導電型雜質之磊晶層、具有第二導電型雜質之深井區、具有第一導電型雜質之第一層區及第二層區、具有第一導電型雜質之至少一第三層區以及具有第一導電型雜質之第四層區、具選擇性製作的第二導電型雜質之第一摻雜區。磊晶層配置於基材上。深井區配置於磊晶層中。第一層區及第二層區配置於深井區中且其三個邊與磊晶層相接，其中第二層區位於第一層區上方且互不相連。第三層區配置於深井區中，其中第三層區位於第一層區上方，以將第一層區連接至磊晶層上表面。第四層區配置於深井區中，其中第四層區位於第二層區上方，以將第二層接至磊晶層上表面。最上方可選擇性的製作第二導電型雜質之第一摻雜區。
本發明提出一種半導體元件，其包括具有第一導電型雜質之基材具有第一導電型雜質之磊晶層、具有第二導電型雜質之深井區、具有第一導電型雜質之第一層區、具有第一導電型雜質之至少一第二層區、具有第一導電型雜質之第一井區以及具有第二導電型雜質之第一摻雜區。磊晶層配置於基材上。深井區配置於磊晶層中。第一層區配置於深井區中，且三邊與磊晶層相接。第二層區配置於深井區中，其中第二層區位於第一層區上方，以將第一層區連接至磊晶層上表面。第一井區配置於深井區中，其三個邊與磊晶層相接，其中第一井區位於第一層區上方且互不相連。第一摻雜區配置於第一井區中。
本發明提出一種半導體元件的製造方法，其包括下列步驟。提供具有第一導電型雜質之基材，於基材上形成具有第一導電型雜質之磊晶層。於磊晶層中形成具有第二導電型雜質之深井區。於深井區中形成具有第一導電型雜質之第一井區，且三邊與磊晶層相接。於第一井區中形成具有第二導電型雜質之第二井區。於第二井區中形成具有第一導電型雜質之第三井區，且三邊與磊晶層相接。於第三井區中形成具有第二導電型雜質之第一摻雜區。
本發明提出一種半導體元件的製造方法，其包括下列步驟。提供具有第一導電型雜質之基材，於基材上形成具有第一導電型雜質之磊晶層。於磊晶層中形成具有第二導電型雜質之深井區。於深井區中形成具有第一導電型雜質之第一層區及第二層區，其中第二層區形成於第一層區上方且互不相連，且第一層區與第二層區其三邊與磊晶層相接。於深井區中形成具有第一導電型雜質之至少一第三層區，其中第三層區形成於第一層區上方，以將第一層區連接至磊晶層上表面。於深井區中形成具有第一導電型雜質之第四層區，其中第四層區形成於第二層區上方，以將第二層區連接至磊晶層上表面。最上方可選擇性的製作第二導電型雜質之第一摻雜區。
本發明提出一種半導體元件的製造方法，其包括下列步驟。提供具有第一導電型雜質之基材，於基材上形成具有第一導電型雜質之磊晶層。於磊晶層中形成具有第二導電型雜質之深井區。於深井區中形成具有第一導電型雜質之第一層區，其中三個邊與磊晶層相接。第一層區的上方可製作一層或多層第一導電型層區，以將第一層區連接至磊晶層上表面。於深井區中形成具有第一導電型雜質之第一井區，其三個邊與磊晶層相接，其中第一井區形成於第一層區上方，第一井區內具有第二導電型雜質之第一摻雜區。
基於上述，本發明之半導體元件藉由在磊晶層中配置井區及摻雜區，而形成具有多接面結構的光二極體，因此具備具有低雜訊、高感度及多波長感測能力。而且，本發明之半導體元件的製造方法可以利用現有的CMOS邏輯製程來形成上述具有多接面結構的光二極體，因此製程簡單且可相容於現有的半導體製程。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
本發明之半導體元件例如是光二極體(photodiode)，其具有多接面結構(multi-junction)，且複數個多接面二極體結構於基材上形成陣列。具體而言，以特有之堆疊結構、接面結構之深度設計以及調整各層接面之摻雜濃度來形成具有多接面結構之光二極體，因而使其至少具備以下三項特點：(1)多波長分辨能力、(2)高感測能力、(3)低雜訊(如低暗電流、低雜訊)。此外，將本發明所提出之光二極體應用至CMOS影像感測元件中，多接面結構的設計能夠用於分辨多種波長的光，可有助於習知CMOS影像感測元件的感測波長分工、低暗電流及高感光特性的提升，進而能夠將此高靈敏度之感測元件廣泛應用於多種檢測，如應用於分子檢測與鑑別。
接下來，進一步以剖面圖的方式來說明本發明之實施例。須注意的是，下述實施例是以p型來表示第一導電型且以n型來表示第二導電型為例來進行說明，但本發明並不以此為限。熟習此技藝者應了解，本發明亦可以將第一導電型置換成n型且將第二導電型置換成p型，以構成本發明之半導體元件。
第一實施例
圖1A是依照本發明之第一實施例之半導體元件的上視示意圖。圖1B是沿著圖1A中I-I’線段的剖面示意圖。為簡化圖式以清楚說明，在圖1A中主要是繪製構成光二極體的構件佈局，因而省略了部分構件。
請參照圖1A及圖1B，半導體元件100例如是具有多接面結構之光二極體，而用以感測多波長的光。半導體元件100包括具有第一導電型雜質之基材102、具有第一導電型雜質之磊晶層104、具有第二導電型雜質之深井區106、具有第一導電型雜質之井區108、具有第二導電型雜質之井區110、具有第一導電型雜質之井區112以及具有第二導電型雜質之摻雜區114。
具有第一導電型雜質之基材102例如是p+型基材(p+sub)，其可為矽基材或其他半導體基材。在第一實施例中，p+型基材102中所植入的摻質為硼，且其摻雜濃度例如是約1×10¹⁹ atoms/cm³至1×10²¹ atoms/cm³。
具有第一導電型雜質之磊晶層104配置於基材102上，其例如是p-型輕摻雜的磊晶矽層(epi p-)。在第一實施例中，p-型磊晶層104中所植入的摻質為硼，且其摻雜濃度例如是約1×10¹⁵ atoms/cm³至5×10¹⁶ atoms/cm³。此外，成長於基材102上的磊晶層104厚度例如是約為4 μm至7 μm。
具有第二導電型雜質之深井區106配置於磊晶層104中，其例如是n型深井區。在第一實施例中，n型深井區106中所植入的摻質為磷，且其摻雜濃度例如是約1×10¹⁶ atoms/cm³至1×10¹⁷ atoms/cm³。此外，深井區106的涵蓋範圍是自磊晶層104上表面向下延伸至深度約為3 μm至4.5 μm處。
具有第一導電型雜質之井區108配置於深井區106中，其例如是p型井區。在第一實施例中，p型井區108中所植入的摻質為硼，且其摻雜濃度例如是約5×10¹⁶ atoms/cm³至8×10¹⁷ atoms/cm³。此外，井區108的涵蓋範圍是自磊晶層104上表面向下延伸至深度約為2.5 μm至3.2 μm處，其三邊與磊晶層相接。
具有第二導電型雜質之井區110配置於井區108中，其例如是n型井區。在第一實施例中，n型井區110中所植入的摻質為磷，且其摻雜濃度例如是約1×10¹⁶ atoms/cm³至1×10¹⁷ atoms/cm³。此外，井區110的涵蓋範圍是自磊晶層104上表面向下延伸至深度約為1.8 μm至2.3 μm處。
具有第一導電型雜質之井區112配置於井區110中，其三邊與磊晶層相接，其例如是p型井區。在第一實施例中，p型井區112中所植入的摻質為硼，且其摻雜濃度例如是約5×10¹⁶ atoms/cm³至8×10¹⁷ atoms/cm³。此外，井區112的涵蓋範圍是自磊晶層104上表面向下延伸至深度約為1.2 μm至1.7 μm處。
具有第二導電型雜質之摻雜區114配置於井區112中，其例如是n型摻雜區。在第一實施例中，n型摻雜區114中所植入的摻質為磷，且其摻雜濃度例如是約1×10¹⁶ atoms/cm³至1×10¹⁷ atoms/cm³。此外，摻雜區114的涵蓋範圍是自磊晶層104上表面向下延伸至深度約為0.5 μm至0.8 μm處。
在第一實施例中，如圖1A及圖1B所示，就3D而言，井區108的三邊例如是與磊晶層104相接，而深井區106則形成類似L型結構；井區112的三邊例如是與磊晶層104相接，而井區110則形成類似L型結構。上述深井區106及井區110所構成之L型區域的垂直面並不侷限於固定面向。由於在磊晶層104、深井區106、井區108、井區110、井區112及摻雜區114之間會形成多個p-n接面，因而構成具有多接面結構的光二極體，用以接受光源並將光能轉變為電能。
在此說明的是，不同波長的光在矽基材內會有其對應的穿透深度(penetration depth)，例如光波長為500 nm時其對應的穿透深度為0.91 μm，而光波長為600 nm時其對應的穿透深度為2.42 μm，光波長為700 nm時其對應的穿透深度為5.26 μm。因此，在磊晶層矽中以一般所使用的CMOS邏輯製程來製作的多接面結構之光二極體，可依據矽本身的光吸收特性並結合後端電路的設計與處理達到多波長感測的效果。
具體而言，在半導體元件100中，被井區112所包圍的摻雜區114作為第一光二極體，被磊晶層104、井區108及井區112與所圍成的L型110區域，可作為第二光二極體，被磊晶層104、井區108所圍成的L型深井區106可作為第三光二極體。如此一來，即可以利用摻雜區114、井區112、井區110、井區108、深井區106與磊晶層104所構成之具有多接面結構之光二極體而分別感測約450 nm至550 nm之短波長、約550 nm至650 nm之中波長、約650 nm至800 nm之長波長的光，進而改善傳統光學式波長分工之光感測元件的感光特性。
為了增加光二極體的導電性，還可進一步在具有第二導電型雜質之井區110中配置相同導電型態之井區116，且在具有第二導電型雜質之深井區106配置相同導電型態之井區118。具有第二導電型雜質之井區116例如是n型井區，且井區116中的摻質濃度高於井區110中的摻質濃度，以作為井區110的外接端。在第一實施例中，n型井區116中所植入的摻質為磷，且其摻雜濃度例如是約5×10¹⁶ atoms/cm³至5×10¹⁷ atoms/cm³。此外，井區116的涵蓋範圍是自磊晶層104上表面向下延伸至深度約為0.5 μm至1.5 μm處。
具有第二導電型雜質之井區118例如是n型井區，且井區118中的摻質濃度高於深井區106中的摻質濃度，以作為深井區106的外接端。在第一實施例中，n型井區118中所植入的摻質為磷，且其摻雜濃度例如是約5×10¹⁶ atoms/cm³至5×10¹⁷ atoms/cm³。此外，井區118的涵蓋範圍是自磊晶層104上表面向下延伸至深度約為1.5 μm至2.5 μm處。
此外，在第一實施例中，半導體元件100還可選擇性地設置具有第一導電型雜質之井區120作為參考電壓、具有第二導電型雜質之井區122以及具有第一導電型雜質之摻雜區124。井區120及井區122例如是以對應深井區106之外緣的方式而配置於磊晶層104中，而摻雜區124例如是位於深井區106的頂部中。
具體而言，具有第一導電型雜質之井區120例如是p型井區。井區120例如是以環狀結構的形式環繞在深井區106的外圍四周，且不與深井區106相互接觸。在第一實施例中，p型井區120中所植入的摻質為硼，且其摻雜濃度例如是約1×10¹⁷ atoms/cm³至8×10¹⁷ atoms/cm³。此外，井區120的涵蓋範圍是自磊晶層104上表面向下延伸至深度約為1.0 μm至2.0 μm處。
有第一導電型雜質之井區122例如是n型井區。井區122則例如是以環狀結構的形式環繞在井區120的外圍四周，且不與井區120相互接觸。在第一實施例中，n型井區122中所植入的摻質為磷，且其摻雜濃度例如是約1×10¹⁷ atoms/cm³至8×10¹⁷ atoms/cm³。此外，井區120的涵蓋範圍是自磊晶層104上表面向下延伸至深度約為2 μm至4 μm處。
具有第一導電型雜質之摻雜區124例如是p型摻雜區(p+)。摻雜區124例如是位於環狀井區120所定義之範圍內且橫跨整個深井區106區域，而設置於深井區106、井區108、井區110、井區112、摻雜區114、井區116及井區118之上方。在第一實施例中，p型摻雜區124中所植入的摻質為硼，且其摻雜濃度例如是約1×10¹⁸ atoms/cm³至1×10²¹ atoms/cm³。此外，摻雜區124的涵蓋範圍是自磊晶層104上表面向下延伸至深度約為0.2 μm至0.5 μm處。
值得一提的是，由於在深井區106的最外圍配置有摻雜濃度相對較高之井區120、井區122及摻雜區124，以環繞在光二極體的周圍，因此井區120及井區122可避免外部電路的雜訊影響，也可避免受鄰近光二極體的干擾(cross-talk)並降低光二極體內部的暗電流，且摻雜區124則能夠避免載子擴散至外圍並可隔絕因製程所造成的表面缺陷進而降低暗電流。據此，藉由井區120、井區122及摻雜區124的設計可以防止雜訊傳遞洩漏到周圍的其他元件，並有效地阻隔漏電流路徑而減少暗電流的產生，進而提升元件效能。
在第一實施例中，半導體元件100更包括多個接觸窗126，分別配置於摻雜區114、井區116、井區118、井區120以及井區122上，用以與外部電路電性連接。接觸窗126的材料例如是金屬、重摻雜區或其他合適的導體材料。在一實施例中，當半導體元件100配置有橫跨整個深井區106區域的摻雜區124時，摻雜區124則包括多個開口124a，位於摻雜區114、井區116、井區118上方，以利接觸窗126的形成。
第二實施例
圖2是依照本發明之第二實施例之半導體元件的剖面示意圖。在圖2中，與圖1B相同的構件則使用相同的標號並省略其說明。
請參照圖2，半導體元件200例如是具有多接面結構之光二極體，而用以感測多波長的光。組成圖2所示之半導體元件200的主要構件與組成圖1A及圖1B所示之半導體元件100的主要構件大致相似，然而兩者之間的差異主要是在於具有多接面結構之光二極體的組成。詳言之，半導體元件200包括具有第一導電型雜質之基材102、具有第一導電型雜質之磊晶層104、具有第二導電型雜質之深井區106、具有第一導電型雜質之層區202、具有第一導電型雜質之層區204、具有第一導電型雜質之層區206、具有第一導電型雜質之層區208以及具有第一導電型雜質之層區210。
具有第一導電型雜質之層區202配置於深井區106中，其例如是p型層區。在第一實施例中，p型層區202中所植入的摻質為硼，且其摻雜濃度例如是約5×10¹⁶ atoms/cm³至8×10¹⁷ atoms/cm³。此外，層區202的涵蓋範圍是自磊晶層104上表面下約1.8 μm至2.3 μm的深度延伸至約2.5 μm至3.2 μm的深度。
具有第一導電型雜質之層區204配置於深井區106中，其例如是p型層區。層區204位於層區202的上方，且層區204與層區202例如是互不相連。在第二實施例中，p型層區204中所植入的摻質為硼，且其摻雜濃度例如是約5×10¹⁶ atoms/cm³至8×10¹⁷ atoms/cm³。此外，層區204的涵蓋範圍是自磊晶層104上表面下約0.5 μm至0.8 μm的深度延伸至約1.2 μm至1.7 μm的深度。
具有第一導電型雜質之層區206及層區208配置於深井區106中，其例如是p型層區。層區206及層區208位於層區202上方，且層區206位於層區208與層區202之間。層區208、層區206與層區202例如是互相連接，使得層區208及層區206形成一垂直結構將層區202連接至磊晶層104上表面。在第二實施例中，p型層區206及層區208中所植入的摻質為硼，且其摻雜濃度例如是約5×10¹⁶ atoms/cm³至8×10¹⁷ atoms/cm³。此外，層區206的涵蓋範圍是自磊晶層104上表面下約1.2 μm至1.7 μm的深度延伸至約1.8 μm至2.3 μm的深度，層區208的涵蓋範圍是自磊晶層104上表面向下延伸至深度約為1.2 μm至1.7 μm處。
具有第一導電型雜質之層區210配置於深井區106中，其例如是p型層區。層區210位於層區204的上方並與層區204互相連接，使得層區204能夠藉由層區210連接至磊晶層104上表面。而且，層區210與層區208、206例如是互不相連。在第二實施例中，p型摻雜區210中所植入的摻質為硼，且其摻雜濃度例如是約5×10¹⁶ atoms/cm³至8×10¹⁷ atoms/cm³。此外，層區210的涵蓋範圍是自磊晶層104上表面向下延伸至深度約為1.0 μm至2.0 μm處，此範圍可做調整以達到最佳化。
在第二實施例中，就3D而言，層區202的三邊例如是與磊晶層104相接，且層區204的三邊例如是與磊晶層104相接。另外，層區206、208與層區210不一定位於同一側，只要能夠形成三個光偶合二極體並分別使其連接至磊晶層104上表面即可，本發明於此不作特別之限定。
如圖2所示，在深井區106中配置層區202、層區204、層區206、層區208及層區210或摻雜區211，以將深井區106分隔成多個區域。因此在這些區域內會具有多個p-n接面，而構成具有多接面結構的光二極體。具體而言，在半導體元件200中，被磊晶層104、層區204及層區210所圍成的深井區106或摻雜區211區域可作為第一光二極體，被層區202、層區204、層區206、層區208、層區210及磊晶層104所圍成的L型深井區106區域可作為第二光二極體，被磊晶層104、層區202、層區206、層區208所圍成的L型深井區106區域可作為第三光二極體。如此一來，利用此具有多接面的光二極體能夠分別感測到具有不同波長的光，進而達到低暗電流及波長分工之效果。
此外，為了增加光二極體的導電性，還可選擇性地在具有第二導電型雜質之深井區106配置相同導電型態井區212以及井區214，井區212以及井區214中的摻質濃度高於深井區106中的摻質濃度，以分別作為深井區106的外接端。摻雜區211例如是n型摻雜區，其配置於層區204上方之深井區106中，亦即位於由層區204及層區210所定義出的範圍內。井區212例如是n型井區，其配置於層區202上方之深井區106中，且位於層區208及層區210之間。井區214例如是n型井區，其配置於由層區202、206、208及磊晶層104所定義範圍內之深井區106中，且位於層區208及井區120之間。在此說明的是，摻雜區211的摻雜離子、摻雜濃度及涵蓋範圍例如是相似或相同於第一實施例中所述之摻雜區114，且井區212的摻雜離子、摻雜濃度及涵蓋範圍例如是相似或相同於第一實施例中所述之井區116，井區214的摻雜離子、摻雜濃度及涵蓋範圍例如是相似或相同於第一實施例中所述之井區118。
在第二實施例中，半導體元件200還可選擇性地設置具有第一導電型雜質之井區120、具有第二導電型雜質之井區122以及具有第一導電型雜質之摻雜區124，用以阻隔漏電流路徑且減少暗電流的產生，進而提升元件效能。此外，半導體元件200更包括多個接觸窗126，分別配置於位於層區204上方之深井區106(或摻雜區211)、井區212、井區214、井區120以及井區122上，用以與外部電路電性連接。當然，於此領域具有通常知識者當可依前述實施例知其應用及變化，故於此不再贅述。
第三實施例
圖3是依照本發明之第三實施例之半導體元件的剖面示意圖。在圖3中，與圖2相同的構件則使用相同的標號並省略其說明。
請參照圖3，半導體元件300例如是具有多接面結構之光二極體，而用以感測多波長的光。組成圖3所示之半導體元件300的主要構件與組成圖2所示之半導體元件200的主要構件大致相似，然而兩者之間的差異主要是在於具有多接面結構之光二極體的組成。詳言之，半導體元件300包括具有第一導電型雜質之基材102、具有第一導電型雜質之磊晶層104、具有第二導電型雜質之深井區106、具有第一導電型雜質之層區202、具有第一導電型雜質之層區206、具有第一導電型雜質之層區208、具有第一導電型雜質之井區302以及具有第二導電型雜質之摻雜區304。
具有第一導電型雜質之井區302配置於深井區106中，其例如是p型井區。井區302位於層區202的上方，且井區302與層區202、206、208例如是互不相連。在第三實施例中，p型井區302中所植入的摻質為硼，且其摻雜濃度例如是約5×10¹⁶ atoms/cm³至8×10¹⁷ atoms/cm³。此外，井區302的涵蓋範圍是自磊晶層104上表面向下延伸至深度約為1.2 μm至1.7 μm處。
具有第二導電型雜質之摻雜區304配置於井區302中，其例如是n型摻雜區。在第三實施例中，n型摻雜區304中所植入的摻質為磷，且其摻雜濃度例如是約1×10¹⁶ atoms/cm³至1×10¹⁷ atoms/cm³。此外，摻雜區304的涵蓋範圍是自磊晶層104上表面向下延伸至深度約為0.5 μm至0.8 μm處。
在第三實施例中，就3D而言，層區202的三邊例如是與磊晶層104相接，且井區302的三邊例如是與磊晶層104相接。如圖3所示，在深井區106中配置層區202、層區206、層區208、井區302及摻雜區304，因此在這些區域之間會具有多個p-n接面，而構成具有多接面結構的光二極體。具體而言，在半導體元件300中，被井區302所圍成的摻雜區304區域可作為第一光二極體，被層區202、層區206、層區208、井區302與磊晶層104所圍成的L型的深井區106可作為第二光二極體，被磊晶層104、層區202、層區206、層區208所圍成的L型深井區106可作為第三光二極體。如此一來，利用此具有多接面的光二極體能夠分別感測到具有不同波長的光，進而達到低暗電流及波長分工之效果。
此外，半導體元件300更包括多個接觸窗126，分別配置於位於摻雜區304、井區212、井區214、井區120以及井區122上，用以與外部電路電性連接，於此領域具有通常知識者當可依前述實施例知其應用及變化，故於此不再贅述。
特別說明的是，在第一至第三實施例中，半導體元件100、200、300為具有多接面結構的光二極體，因此可用以感測多波長的光而能夠廣泛應用於多種檢測。舉例而言，依據單一分子基因定序的生化規格，感測元件必須具備能夠於有效的積分時間內(≦33ms)偵測到小於300個光子的高靈敏度能力，才可以應用於單分子的基因定序。而整個CMOS影像感測元件的基礎主要是在於底層的光二極體，因此具有多接面結構的光二極體必須具備低暗電流、低光量偵測(即高靈敏度)之特性。而本發明所提出之半導體元件以多接面結構所形成的光二極體即可達到上述要求，因此本發明之半導體元件能夠利用感測波長分工進而達到生化反應之單分子螢光檢測的功效。然而，本發明並不侷限於特定領域之應用。
接下來將分別說明形成圖1B、圖2及圖3所示之半導體元件100、200、300的製造方法。須注意的是，以下所述之製造流程主要是為了詳細說明本發明之半導體元件的製造方法在實際應用時可相容整合於現有的CMOS邏輯製程，以使熟習此項技術者能夠據以實施，但並非用以限定本發明之範圍。而且，半導體元件的製造方法並不限於以下所述之流程順序，所屬技術領域中具有通常知識者當可依所知的技術及其需求對製程順序進行調整，而不限於下述實施例所述。
第四實施例
圖4A至圖4C是依照本發明之第四實施例之一種半導體元件的製造流程示意圖。在圖4A至圖4C中，和圖1B相同的構件則使用相同的標號並省略其說明。圖7是依照本發明之第四實施例之半導體元件的製造步驟流程圖。
請參照圖4A與圖7，步驟S702，提供具有第一導電型雜質之基材102，例如是p+型矽基材或其他半導體基材。步驟S704，在基材102上形成具有第一導電型雜質之磊晶層104，其例如是p-型輕摻雜的磊晶矽層。磊晶層104的形成方法可以採用磊晶製程而在基材102表面上成長出磊晶矽薄膜。步驟S706，在磊晶層104中形成具有第二導電型雜質之深井區106，其例如是n型深井區。在第四實施例中，在磊晶層104中形成深井區106可以利用一道或多道的離子佈植方式而製作，且所使用的能量例如是約為1600 keV至2200 keV。
請參照圖4B與圖7，步驟S708，於深井區106中形成具有第一導電型雜質之井區108，其例如是p型井區。在第四實施例中，可以利用一道或多道的離子佈植方式而在深井區106中植入硼離子而製作井區108，且所使用的能量例如是約為1050 keV至1600 keV。步驟S710，於井區108中形成具有第二導電型雜質之井區110，其例如是n型井區。在第四實施例中，可以利用一道或多道的離子佈植方式而在井區108中植入磷離子而製作井區110，且所使用的能量例如是約為1700 keV至2000 keV。
步驟S712，於井區110中形成具有第一導電型雜質之井區112，其例如是p型井區。在第四實施例中，可以利用一道或多道的離子佈植方式而在井區110中植入硼離子而製作井區112，且所使用的能量例如是約為300 keV至550 keV。步驟S714，於井區112中形成具有第二導電型雜質之摻雜區114，其例如是n型摻雜區。在第四實施例中，形成摻雜區114的方法可採用離子佈植而在井區112的上部植入磷離子，且所使用的能量例如是約為200 keV至500 keV。
請參照圖4C與圖7，選擇性地於井區110中形成具有第二導電型雜質之井區116(步驟S716)，且選擇性地於深井區106形成具有第二導電型雜質之井區118(步驟S718)。井區116及井區118例如是摻質濃度較高之n型井區，以分別作為井區110及井區106的外接端。在第四實施例中，井區116及井區118的形成方法可以採用離子佈植方式而在井區110及深井區106的上部分別植入磷離子，且所使用的能量例如是約為200 keV至500 keV。此外，井區116及井區118可以在同一步驟中同時形成，或者也可在不同步驟中分別形成。
之後，選擇性地於磊晶層104中形成具有第一導電型雜質之井區120(步驟S720)及具有第二導電型雜質之井區122(步驟S722)，且選擇性地於深井區106中形成具有第一導電型雜質之摻雜區124(步驟S724)。井區120例如是p型井區，且以環狀結構的形式形成於深井區106的外圍四周。在第四實施例中，井區120的形成方法可以採用離子佈植方式而對應深井區106之外緣在磊晶層104的上部植入硼離子，且所使用的能量例如是約為250 keV至350 keV。井區122例如是n型井區，且以環狀結構的形式形成於井區120的外圍四周。在第四實施例中，井區122的形成方法可以採用離子佈植方式而對應井區120之外緣在磊晶層104中植入磷離子，且所使用的能量例如是約為350 keV至550 keV。摻雜區124例如是p型摻雜區，並形成於環狀井區120所定義之範圍內且橫跨整個深井區106區域的頂部。在第四實施例中，摻雜區124的形成方法可以採用離子佈植方式於深井區106的頂部植入硼離子，且所使用的能量例如是約為10 keV至45 keV。
步驟S726，於摻雜區114、井區116、井區118、井區120以及井區122上形成多個接觸窗126，用以與外部電路電性連接。至此，即可大致完成如圖1A及圖1B所示之半導體元件100的製作。
第五實施例
圖5A至圖5C是依照本發明之第五實施例之一種半導體元件的製造流程示意圖。在圖5A至圖5C中，和圖2相同的構件則使用相同的標號並省略其說明，且圖5A主要是接續上述實施例之圖4A之後的步驟。圖8是依照本發明之第五實施例之半導體元件的製造步驟流程圖。
請參照圖5A與圖8，在形成深井區106(步驟S706)之後e，進行步驟S802，於深井區106中形成具有第一導電型雜質之層區202，其例如是p型井區。在第五實施例中，可以利用離子佈植方式而在深井區106中植入硼離子而製作層區202，且所使用的能量例如是約為_1600 keV至2200 keV。步驟S804，於深井區106中形成具有第一導電型雜質之層區204，其例如是p型井區。特別說明的是，形成於深井區106中的層區202及層區204的涵蓋範圍皆未延伸至磊晶層102上表面，而層區204形成於層區202的上方，且兩者互不相連。在第五實施例中，形成層區204的方法可藉由離子佈植方式在深井區106中植入硼離子，且所使用的能量例如是約為300 keV至550 keV。
請參照圖5B與圖8，步驟S806，於深井區106中依序形成具有第一導電型雜質之層區206及層區208，其例如是p型層區。層區206及層區208例如是以垂直排列的方式形成於層區202上方，且彼此互相連接。因此，層區202可藉由層區208及層區206所形成之垂直結構而將其連接至磊晶層104上表面。在第五實施例中，可以利用離子佈植方式而在深井區106中植入硼離子而分別製作層區206及層區208，且所使用的能量例如是約為300 keV至900 keV，或者可選擇性的使用同一道製程。
步驟S808，於深井區106中形成具有第一導電型雜質之層區210，其例如是p型層區。層區210例如是形成於層區204上方且彼此互相連接，因此層區204可藉由層區210而連接至磊晶層104上表面。在第五實施例中，可以利用離子佈植方式而在深井區106中植入硼離子而製作層區210，且所使用的能量例如是約為300 keV至500 keV。之後，選擇性地於磊晶層104中形成具有第一導電型雜質之井區120(步驟S810)及具有第二導電型雜質之井區122(步驟S812)。井區120例如是p型井區，且以環狀結構的形式形成於深井區106的外圍四周。井區122例如是n型井區，且以環狀結構的形式形成於井區120的外圍四周。可以依照上述實施例所述之方法來形成井區120及井區122，故於此不再贅述。
請參照圖5C與圖8，步驟S814，選擇性地於深井區106的上部中形成具有第二導電型雜質之摻雜區211，其例如是摻質濃度較高之n型摻雜區，用以增加設計上的彈性。摻雜區211例如形成在由層區204及層區210所定義出的範圍內。步驟S816，選擇性地於深井區106中分別形成具有第二導電型雜質之井區212以及井區214。井區212及井區214例如是摻質濃度較高之n型井區，以增加導電性而作為深井區106的外接端。井區212例如是形成於層區202上方，且位於層區208及層區210之間。井區214例如是形成於由層區202、206、208與磊晶層104所定義之範圍內的區域，且位於層區208及井區120之間。在第五實施例中，井區212及井區214的形成方法可以採用離子佈植方式而在深井區106的上部植入磷離子，且所使用的能量例如是約為200 keV至500 keV，且井區212及井區214可在同一步驟中同時形成或是在不同步驟中分別形成。
接著，在選擇性地於深井區106中形成具有第一導電型雜質之摻雜區124(步驟S818)之後，進行步驟S820，於層區202上方之深井區106(或摻雜區211)、井區212、井區214、井區120以及井區122上形成多個接觸窗126，以完成如圖2所示之半導體元件200的製作。
第六實施例
圖6A至圖6C是依照本發明之第六實施例之一種半導體元件的製造流程示意圖。在圖6A至圖6C中，和圖3相同的構件則使用相同的標號並省略其說明，且圖6A主要是接續上述實施例之圖4A之後的步驟。圖9是依照本發明之第六實施例之半導體元件的製造步驟流程圖。
請參照圖6A與圖9，在形成深井區106(步驟S706)之後，進行步驟S902，於深井區106中形成具有第一導電型雜質之層區202，其例如是p型層區。步驟S904，於深井區106中依序形成具有第一導電型雜質之層區206及層區208，其例如是p型井區。層區206及層區208例如是以垂直排列的方式形成於層區202上方，以使層區202能夠藉由層區208及層區206所形成之垂直結構而將其連接至磊晶層104上表面。
請參照圖6B與圖9，步驟S906，於深井區106中形成具有第一導電型雜質之井區302，其例如是p型井區。形成於深井區106中的井區302位於層區202的上方，且其涵蓋範圍例如是延伸至磊晶層102上表面。在第六實施例中，可以利用離子佈植方式而在深井區106中植入硼離子而製作井區302，且所使用的能量例如是約為300 keV至550 keV。步驟S908，於井區302中形成具有第二導電型雜質之摻雜區304，其例如是n型摻雜區。在第六實施例中，形成摻雜區304的方法可採用離子佈植而在井區302的上部植入磷離子，且所使用的能量例如是約為200 keV至500 keV。之後，選擇性地於磊晶層104中形成具有第一導電型雜質之井區120(步驟S910)及具有第二導電型雜質之井區122(步驟S912)，井區120及井區122的形成方法可以依照上述實施例所述來製作，故於此不再贅述。
請參照圖6C與圖9，步驟S914，選擇性地於深井區106中分別形成具有第二導電型雜質之井區212以及井區214。井區212及井區214例如是摻質濃度較高之n型井區，以增加導電性而作為深井區106的外接端。井區212例如是形成於層區202上方，且位於層區208及井區302之間。井區214例如是形成於由層區202、206、208與磊晶層104所定義之範圍內的區域，且位於層區208及井區120之間。
接著，在選擇性地於深井區106中形成具有第一導電型雜質之摻雜區124(步驟S916)之後，進行步驟S918，於摻雜區304、井區212、井區214、井區120以及井區122上形成多個接觸窗126，以完成如圖3所示之半導體元件300的製作。
值得一提的是，第四至第六實施例中所述之半導體元件的製造方法主要是使用多次離子佈植製程在磊晶層102中分別摻雜所需的離子，以製作出具有多接面結構的光二極體，而可用以感測多波長的光。由於上述結構的佈植製程方法可以利用CMOS邏輯製程達到，因此可透過光罩圖案的改變而相容於現有的半導體製程。但須注意的是，上述製程方法並不侷限於CMOS邏輯製程，且製程步驟之順序亦具彈性度而不限於上述實施例。
綜上所述，本發明之半導體元件藉由在磊晶層中配置井區及摻雜區，而形成具有多接面結構的光二極體，因此具備波長分工及高靈敏度的特性，而可用以感測多波長的光。此外，本發明之半導體元件能夠有效降低暗電流的產生進而提升元件效能，因而能夠廣泛應用於多種檢測。
此外，本發明之半導體元件的製造方法可以輕易地與現有的CMOS邏輯製程相整合，亦即能夠在形成CMOS邏輯元件的同時一併形成具有多接面結構的光二極體，製程簡單且不需大幅增加生產成本。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300．．．半導體元件
102．．．基材
104．．．磊晶層
106．．．深井區
108、110、112、116、118、120、122、212、214、302．．．井區
114、124、211、304．．．摻雜區
124a．．．開口
126．．．接觸窗
202、204、206、208、210．．．層區
S702~SS726、S802~S820、S902~S918．．．步驟
圖1A是依照本發明之第一實施例之半導體元件的上視示意圖。
圖1B是沿著圖1A中I-I’線段的剖面示意圖。
圖2是依照本發明之第二實施例之半導體元件的剖面示意圖。
圖3是依照本發明之第三實施例之半導體元件的剖面示意圖。
圖4A至圖4C是依照本發明之第四實施例之一種半導體元件的製造流程示意圖。
圖5A至圖5C是依照本發明之第五實施例之一種半導體元件的製造流程示意圖。
圖6A至圖6C是依照本發明之第六實施例之一種半導體元件的製造流程示意圖。
圖7是依照本發明之第四實施例之半導體元件的製造步驟流程圖。
圖8是依照本發明之第五實施例之半導體元件的製造步驟流程圖。
圖9是依照本發明之第六實施例之半導體元件的製造步驟流程圖。
100．．．半導體元件
102．．．基材
104．．．磊晶層
106．．．深井區
108、110、112、116、118、120、122．．．井區
114、124．．．摻雜區
124a．．．開口
126．．．接觸窗

权利要求:
Claims (26)
[1] 一種半導體元件，包括：具有一第一導電型雜質之一基材；具有該第一導電型雜質之一磊晶層，配置於該基材上；具有一第二導電型雜質之一深井區，配置於該磊晶層中；具有該第一導電型雜質之一第一井區，配置於該深井區中，該第一井區的三邊與該磊晶層相接；具有該第二導電型雜質之一第二井區，配置於該第一井區中；具有該第一導電型雜質之一第三井區，配置於該第二井區中，該第三井區的三邊與該磊晶層相接；以及具有該第二導電型雜質之一第一摻雜區，配置於該第三井區中。
[2] 如申請專利範圍第1項所述之半導體元件，更包括具有該第二導電型雜質之一第四井區，配置於該第二井區中，其中該第四井區的摻雜濃度大於該第二井區的摻雜濃度。
[3] 如申請專利範圍第1項所述之半導體元件，更包括具有該第二導電型雜質之一第五井區，配置於該深井區中，其中該第五井區的摻雜濃度大於該深井區的摻雜濃度。
[4] 如申請專利範圍第1項所述之半導體元件，更包括具有該第一導電型雜質之一第六井區，對應該深井區之外緣而配置於該磊晶層中。
[5] 如申請專利範圍第1項所述之半導體元件，更包括具有該第二導電型雜質之一第七井區，對應該第六井區之外緣而配置於該磊晶層中。
[6] 如申請專利範圍第1項所述之半導體元件，更包括具有該第一導電型雜質之一第二摻雜區，配置於該深井區的頂部中。
[7] 如申請專利範圍第1項所述之半導體元件，其中當該第一導電型雜質為p型時，該第二導電型雜質為n型；當該第一導電型雜質為n型時，該第二導電型雜質為p型。
[8] 一種半導體元件，包括：具有一第一導電型雜質之一基材；具有該第一導電型雜質之一磊晶層，配置於該基材上；具有一第二導電型雜質之一深井區，配置於該磊晶層中；具有該第一導電型雜質之一第一層區及一第二層區，配置於該深井區中，且該第一層區及該第二層區各自的三邊與該磊晶層相接，其中該第二層區位於該第一層區上方且互不相連；具有該第一導電型雜質之至少一第三層區，配置於該深井區中，其中該第三層區位於該第一層區上方，以將該第一層區連接至該磊晶層上表面；以及具有該第一導電型雜質之一第四層區，配置於該深井區中，其中該第四層區位於該第二層區上方，以將該第二層區連接至該磊晶層上表面。
[9] 如申請專利範圍第8項所述之半導體元件，更包括具有該第二導電型雜質之一第一摻雜區，配置於該深井區中，其中該第一摻雜區位於該第二層區上方，且該第一摻雜區的摻雜濃度大於該深井區的摻雜濃度。
[10] 如申請專利範圍第8項所述之半導體元件，更包括具有該第二導電型雜質之至少一第一井區，配置於該深井區中，其中該第一井區的摻雜濃度大於該深井區的摻雜濃度。
[11] 如申請專利範圍第8項所述之半導體元件，更包括具有該第一導電型雜質之一第二井區，對應該深井區之外緣而配置於該磊晶層中。
[12] 如申請專利範圍第8項所述之半導體元件，更包括具有該第二導電型雜質之一第三井區，對應該第二井區之外緣而配置於該磊晶層中。
[13] 如申請專利範圍第8項所述之半導體元件，更包括具有該第一導電型雜質之一第二摻雜區，配置於該深井區的頂部中。
[14] 如申請專利範圍第8項所述之半導體元件，其中當該第一導電型雜質為p型時，該第二導電型雜質為n型；當該第一導電型雜質為n型時，該第二導電型雜質為p型。
[15] 一種半導體元件，包括：具有一第一導電型雜質之一基材；具有該第一導電型雜質之一磊晶層，配置於該基材上；具有一第二導電型雜質之一深井區，配置於該磊晶層中；具有該第一導電型雜質之一第一層區，配置於該深井區中，該第一層區的三邊與該磊晶層相接；具有該第一導電型雜質之至少一第二層區，配置於該深井區中，其中該第二層區位於該第一層區上方，以將該第一層區連接至該磊晶層上表面；具有該第一導電型雜質之一第一井區，配置於該深井區中，其中該第一井區位於該第一層區上方且互不相連，該第一井區的三邊與該磊晶層相接；以及具有該第二導電型雜質之一第一摻雜區，配置於該第一井區中。
[16] 如申請專利範圍第15項所述之半導體元件，更包括具有該第二導電型雜質之至少一第二井區，配置於該深井區中，其中該第二井區的摻雜濃度大於該深井區的摻雜濃度。
[17] 如申請專利範圍第15項所述之半導體元件，更包括具有該第一導電型雜質之一第三井區，對應該深井區之外緣而配置於該磊晶層中。
[18] 如申請專利範圍第15項所述之半導體元件，更包括具有該第二導電型雜質之一第四井區，對應該第三井區之外緣而配置於該磊晶層中。
[19] 如申請專利範圍第15項所述之半導體元件，更包括具有該第一導電型雜質之一第二摻雜區，配置於該深井區的頂部中。
[20] 如申請專利範圍第15項所述之半導體元件，其中當該第一導電型雜質為p型時，該第二導電型雜質為n型；當該第一導電型雜質為n型時，該第二導電型雜質為p型。
[21] 一種半導體元件的製造方法，包括：提供具有一第一導電型雜質之一基材；於該基材上形成具有該第一導電型雜質之一磊晶層；於該磊晶層中形成具有一第二導電型雜質之一深井區；於該深井區中形成具有該第一導電型雜質之一第一井區，該第一井區的三邊與該磊晶層相接；於該第一井區中形成具有該第二導電型雜質之一第二井區；於該第二井區中形成具有該第一導電型雜質之一第三井區，該第三井區的三邊與該磊晶層相接；以及於該第三井區中形成具有該第二導電型雜質之一第一摻雜區。
[22] 如申請專利範圍第21項所述之半導體元件的製造方法，其中當該第一導電型雜質為p型時，該第二導電型雜質為n型；當該第一導電型雜質為n型時，該第二導電型雜質為p型。
[23] 一種半導體元件的製造方法，包括：提供具有一第一導電型雜質之一基材；於該基材上形成具有該第一導電型雜質之一磊晶層；於該磊晶層中形成具有一第二導電型雜質之一深井區；於該深井區中形成具有該第一導電型雜質之一第一層區及一第二層區，其中該第二層區形成於該第一層區上方且互不相連，且該第一層區與該第二層區各自的三邊與該磊晶層相接；於該深井區中形成具有該第一導電型雜質之至少一第三層區，其中該第三層區形成於該第一層區上方，以將該第一層區連接至該磊晶層上表面；以及於該深井區中形成具有該第一導電型雜質之一第四層區，其中該第四層區形成於該第二層區上方，以將該第二層區連接至該磊晶層上表面。
[24] 如申請專利範圍第23項所述之半導體元件的製造方法，其中當該第一導電型雜質為p型時，該第二導電型雜質為n型；當該第一導電型雜質為n型時，該第二導電型雜質為p型。
[25] 一種半導體元件的製造方法，包括：提供具有一第一導電型雜質之一基材；於該基材上形成具有該第一導電型雜質之一磊晶層；於該磊晶層中形成具有一第二導電型雜質之一深井區；於該深井區中形成具有該第一導電型雜質之一第一層區，該第一層區的三邊與該磊晶層相接；於該深井區中形成具有該第一導電型雜質之至少一第二層區，其中該第二層區形成於該第一層區上方，以將該第一層區連接至該磊晶層上表面；於該深井區中形成具有該第一導電型雜質之一第一井區，其中該第一井區形成於該第一層區上方且互不相連，該第一井區的三邊與該磊晶層相接；以及於該第一井區中形成具有該第二導電型雜質之一第一摻雜區。
[26] 如申請專利範圍第25項所述之半導體元件的製造方法，其中當該第一導電型雜質為p型時，該第二導電型雜質為n型；當該第一導電型雜質為n型時，該第二導電型雜質為p型。

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