• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    一種垂直靜電放電保護元件，包括：一基底，包括複數個溝槽，其中各溝槽中包括一凹槽閘極；一汲極區，設置於兩相鄰的凹槽閘極間；一靜電放電保護摻雜區，設置於各汲極區下；及一源極區，包圍上述凹槽閘極和汲極區，且源極區位於上述凹槽閘極和靜電放電保護摻雜區下。
    公开号:TW201318140A
    申请号:TW101105746
    申请日:2012-02-22
    公开日:2013-05-01
    发明作者:Jeng-Hsing Jang；Yi-Nan Chen；Hsien-Wen Liu
    申请人:Nanya Technology Corp；
    IPC主号:H01L29-00
    专利说明:
    垂直靜電放電保護元件及其製作方法
    本發明係有關於一種積體電路，特別是有關於一種保護積體電路防止靜電放電破壞之結構。
    靜電放電(electrostatic discharge，以下簡稱ESD)可能會在處理積體電路晶片封裝時，對半導體之積體電路元件造成損壞。特別是，積體電路係容易受到靜電放電的影響，而降低電路的效能，或毀壞積體電路。一般會提供保護電路整合入積體電路的晶片中，以避免靜電放電造成之損壞。一般來說，此保護電路包括可在發生ESD時，導引相對較大的電流之開關。業界需要縮小靜電保護電路的尺寸，但維持其效能，以增加積極度或增加積體電路之裕度。
    第1A圖顯示一包括解決靜電放電(ESD)問題之金氧半場效電晶體(MOSFET)的剖面圖。第1B圖顯示第1A圖之上視圖。請參照第1A圖和第1B圖，一靜電放電保護元件100包括一基底102，具有複數個隔離溝槽104。複數個閘極106形成於基底102上，各閘極106之相對側係形成有源極區110和汲極區108。如第1B圖所示，一源極接觸112和一汲極接觸114交互接觸源極區110和汲極區108。金氧半場效電晶體需要較大的區域解決靜電電流的問題，因而阻礙靜電放電保護元件的微縮。
    根據上述，本發明提供一種垂直靜電放電保護元件，包括：一基底，包括複數個溝槽，其中各溝槽中包括一凹槽閘極；一汲極區，設置於兩相鄰的凹槽閘極間；一靜電放電保護摻雜區，設置於各汲極區下；及一源極區，包圍上述凹槽閘極和汲極區，且源極區位於上述凹槽閘極和靜電放電保護摻雜區下。
    本發明提供一種形成垂直靜電放電保護元件之方法，包括：形成一基底；形成複數個溝槽隔離結構於基底中；蝕刻基底形成複數個溝槽；於各溝槽中形成一閘極介電層；於各溝槽中形成一閘電極層，以形成凹槽閘極；進行一第一離子佈植步驟，於相鄰的凹槽閘極間形成一汲極區；進行一第二離子佈植步驟，於各汲極區下形成一靜電放電保護摻雜區；及進行一第三離子佈植步驟，形成一源極區，包圍上述凹槽閘極且位於上述凹槽閘極和靜電放電保護摻雜區下。
    為讓本發明之特徵能更明顯易懂，下文特舉實施例，並配合所附圖式，作詳細說明如下：
    以下詳細討論實施本發明之實施例。可以理解的是，實施例提供許多可應用的發明概念，其可以較廣的變化實施。所討論之特定實施例僅用來揭示使用實施例的特定方法，而不用來限定揭示的範疇。
    第2圖顯示本發明一實施例靜電放電保護金氧半場效電晶體之電路圖。在此實施例中，靜電放電保護元件206係形成為一位於一墊202和一電路204間的垂直元件，以解決靜電流的問題。
    第3A圖~第3D圖本發明一實施例垂直設置之靜電放電保護金氧半場效電晶體之製造中間步驟的剖片圖。請參照第3A圖，提供一基底302，基底302可包括矽、砷化鎵、氮化鎵、應變矽、鍺化矽、碳化矽、鑽石、磊晶層及/或其它材料。在本發明一較佳實施例中，基底302係由矽組成。形成複數個第一溝槽隔離結構306和第二溝槽隔離結構(未於第3A圖中繪示)於基底302中。在一實施例中，溝槽隔離結構可以下述步驟形成：首先，進行一微影和蝕刻製程，圖案化基底302，形成第一溝槽304。接著，沉積一絕緣材料於第一溝槽304中和基底302上。後續，回蝕刻絕緣材料，移除位於基底30頂部表面上之部分。
    請參照第3B圖，進行另一次微影和蝕刻製程，圖案化基底302，形成複數個第二溝槽308，以於後續製程中形成凹槽閘極(recess gate)。接著，進行一沉積製程，形成一閘極介電層310於第一溝槽304中和基底302上。後續，進行一回蝕刻或化學機械研磨製程，移除第二溝槽308外的閘極介電層310。閘極介電層310可包括氧化矽、氮化矽、氮氧化矽、高介電常數材料(例如Ta2O5、HfO2、HSiOx、Al2O3、InO2、La2O3、ZrO2或TaO2)。請參照第3C圖，沉積一閘電極層(未繪示)於基底302上，且填入第二溝槽308中。後續，進行微影和蝕刻製程，於第二溝槽308中形成凹槽閘極312。在一實施例中，凹槽閘極312可包括多晶矽或金屬，金屬可例如為鎢、鈦、鉭或上述之組合。
    第3D圖顯示第3C圖後續步驟之垂直設置之靜電放電保護金氧半場效電晶體的剖片圖。第4圖顯示第3D圖之上視圖。請參照第3D圖和第4圖，進行複數個離子佈植製程，於相鄰之凹槽閘極312間形成一汲極區316，於各汲極區316下形成靜電放電保護(ESD)摻雜區318，和一源極區314，其中源極區314圍繞上述汲極區316且位於凹槽閘極312和靜電放電保護(ESD)摻雜區318下。更詳細的說明如下：在上視圖中，凹槽閘極312係為一梳狀結構，包括複數個梳柄，汲極區316係位於兩個相鄰的梳柄間，源極區314係為一U形結構，源極區314包括一第一部分322和一第二部分324，其中第一部分322鄰接最右邊和最左邊的凹槽閘極312，第二部分324鄰接凹槽閘極312之側邊(如第4圖所示)。第一溝槽隔離結構306係鄰接源極區314之兩側，第二溝槽隔離結構320係鄰近各汲極區316之相對兩側。在一實施例中，源極區314係摻雜第一型態雜質，汲極316係摻雜第一型態雜質，而靜電放電保護(ESD)摻雜區318係摻雜第二型態雜質。在一實施例中，第一型態是n型，第二型態是p型，其中第一型態雜質可以是磷，第一型態雜質可以是硼。在另一實施例中，第一型態是p型，第二型態是n型，其中第一型態雜質可以是硼，第一型態雜質可以是磷。
    第3E圖顯示第3D圖後續步驟之垂直設置之靜電放電保護金氧半場效電晶體的剖片圖。第5圖顯示第3E圖之上視圖。請參照第3E圖和第5圖，形成源極接觸326，電性連接垂直靜電放電保護金氧半場效電晶體元件之源極區314，且形成汲極接觸328，電性連接垂直靜電放電保護金氧半場效電晶體元件之汲極區316。
    以下配合第6A圖和第6B圖描述垂直靜電放電保護金氧半場效電晶體元件之保護機制。請參照第6A圖和第6B圖，當產生一靜電電流，本發明可將靜電電流602從汲極區316向下導引，穿過靜電放電保護摻雜區318至源極區314，以釋放靜電放電。在本實施例中，汲極區316、靜電放電保護摻雜區318和源極區314係垂直設置，因此可減少佈局區域，以增加積極度。此外，此直靜電放電保護金氧半場效電晶體元件可在開啟模式下將元件通道完全打開，以更有效率的操作元件。
    雖然本發明已以較佳實施例發明如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
    100．．．靜電放電保護元件
    102．．．基底
    104．．．隔離溝槽
    106．．．閘極
    108．．．汲極區
    110．．．源極區
    112．．．源極接觸
    114．．．汲極接觸
    202．．．墊
    204．．．電路
    302．．．基底
    304．．．第一溝槽
    306．．．溝槽隔離結構
    308．．．第二溝槽
    310．．．閘極介電層
    312．．．凹槽閘極
    314．．．源極區
    316．．．汲極區
    318．．．靜電放電保護摻雜區
    320．．．第二溝槽隔離結構
    322．．．第一部分
    324．．．第二部分
    326．．．源極接觸
    328．．．汲極接觸
    602．．．靜電電流
    第1A圖顯示一包括解決靜電放電(ESD)問題之金氧半場效電晶體(MOSFET)的剖面圖。
    第1B圖顯示第1A圖之上視圖。
    第2圖顯示本發明一實施例靜電放電保護金氧半場效電晶體之電路圖。
    第3A圖~第3D圖本發明一實施例垂直設置之靜電放電保護金氧半場效電晶體之製造中間步驟的剖片圖。
    第4圖顯示第3D圖之上視圖。
    第5圖顯示第3E圖之上視圖。
    第6A圖和第6B圖顯示垂直靜電放電保護金氧半場效電晶體元件之保護機制。
    302．．．基底
    306．．．溝槽隔離結構
    310．．．閘極介電層
    312．．．凹槽閘極
    314．．．源極區
    316．．．汲極區
    318．．．靜電放電保護摻雜區
    326．．．源極接觸
    328．．．汲極接觸
    602．．．靜電電流
    权利要求:
    Claims (19)
    [1] 一種垂直靜電放電保護元件，包括：一基底，包括複數個溝槽，其中各溝槽中包括一凹槽閘極；一汲極區，設置於兩相鄰的凹槽閘極間；一靜電放電保護摻雜區，設置於各汲極區下；及一源極區，包圍該些凹槽閘極和該汲極區，且該源極區位於該些凹槽閘極和靜電放電保護摻雜區下。
    [2] 如申請專利範圍第1項所述之垂直靜電放電保護元件，其中該源極區在上視圖中為U型，且該源極區包括一第一部分和一第二部分，其中該第一部分鄰接最右邊和最左邊的凹槽閘極，該第二部分鄰接該些凹槽閘極之側邊。
    [3] 如申請專利範圍第1項所述之垂直靜電放電保護元件，更包括一第一溝槽隔離結構，鄰接該源極區之兩側。
    [4] 如申請專利範圍第1項所述之垂直靜電放電保護元件，更包括複數個第二溝槽隔離結構，且該些第二溝槽隔離結構鄰近各汲極區之相對兩側。
    [5] 如申請專利範圍第1項所述之垂直靜電放電保護元件，更包括一閘極介電層，位於凹槽閘極和該基底間。
    [6] 如申請專利範圍第5項所述之垂直靜電放電保護元件，其中該閘極介電層包括氧化矽、氮化矽、氮氧化矽、Ta2O5、HfO2、HSiOx、Al2O3、InO2、La2O3、ZrO2或TaO2。
    [7] 如申請專利範圍第1項所述之垂直靜電放電保護元件，其中該源極區係摻雜第一型態摻雜物，該汲極區係摻雜第一型態摻雜物，靜電放電保護摻雜區係摻雜第二型態摻雜物。
    [8] 如申請專利範圍第7項所述之垂直靜電放電保護元件，其中該第一型態是n型，該第二型態是p型。
    [9] 如申請專利範圍第7項所述之垂直靜電放電保護元件，其中該第一型態是p型，該第二型態是n型。
    [10] 如申請專利範圍第1項所述之垂直靜電放電保護元件，當產生一靜電電流，靜電電流係從該汲極區向下導引，穿過該靜電放電保護摻雜區至該源極區，以釋放靜電放電。
    [11] 一種形成垂直靜電放電保護元件之方法，包括：形成一基底；形成複數個溝槽隔離結構於該基底中；蝕刻該基底形成複數個溝槽；於各溝槽中形成一閘極介電層；於各溝槽中形成一閘電極層，以形成凹槽閘極；進行一第一離子佈植步驟，於相鄰的凹槽閘極間形成一汲極區；進行一第二離子佈植步驟，於各汲極區下形成一靜電放電保護摻雜區；及進行一第三離子佈植步驟，形成一源極區，包圍該些凹槽閘極且位於該些凹槽閘極和靜電放電保護摻雜區下。
    [12] 如申請專利範圍第11項所述之形成垂直靜電放電保護元件之方法，其中該源極區在上視圖中為U型，且該源極區包括一第一部分和一第二部分，其中該第一部分鄰接最右邊和最左邊的凹槽閘極，該第二部分鄰接該些凹槽閘極之側邊。
    [13] 如申請專利範圍第11項所述之形成垂直靜電放電保護元件之方法，其中該溝槽隔離結構包括一第一溝槽隔離結構，鄰接該源極區之兩側。
    [14] 如申請專利範圍第13項所述之形成垂直靜電放電保護元件之方法，其中該溝槽隔離結構包括一第二溝槽隔離結構，鄰近各汲極區之相對兩側。
    [15] 如申請專利範圍第11項所述之形成垂直靜電放電保護元件之方法，其中該閘極介電層包括氧化矽、氮化矽、氮氧化矽、Ta2O5、HfO2、HSiOx、Al2O3、InO2、La2O3、ZrO2或TaO2。
    [16] 如申請專利範圍第11項所述之形成垂直靜電放電保護元件之方法，其中該源極區係摻雜第一型態摻雜物，該汲極區係摻雜第一型態摻雜物，該靜電放電保護摻雜區係摻雜第二型態摻雜物。
    [17] 如申請專利範圍第16項所述之形成垂直靜電放電保護元件之方法，其中該第一型態是n型，該第二型態是p型。
    [18] 如申請專利範圍第16項所述之形成垂直靜電放電保護元件之方法，其中該第一型態是p型，該第二型態是n型。
    [19] 如申請專利範圍第11項所述之形成垂直靜電放電保護元件之方法，當產生一靜電電流，靜電電流係從該汲極區向下導引，穿過該靜電放電保護摻雜區至該源極區，以釋放靜電放電。
    类似技术:
    公开号 | 公开日 | 专利标题
    KR101289919B1|2013-07-25|ＦｉｎＦＥＴ-기반의 ＥＳＤ 디바이스 및 그 형성 방법
    US8530326B2|2013-09-10|Method of fabricating a dummy gate structure in a gate last process
    US9536867B2|2017-01-03|N/P boundary effect reduction for metal gate transistors
    US20130161739A1|2013-06-27|Dummy gate for a high voltage transistor device
    TWI503893B|2015-10-11|半導體結構及其製作方法
    US20210082907A1|2021-03-18|Electrostatic Discharge Device
    TWI514540B|2015-12-21|垂直靜電放電保護元件及其製作方法
    TWI677015B|2019-11-11|形成具有內接觸間隔件之保護裝置的方法及所產生的裝置
    US10553583B2|2020-02-04|Boundary region for high-k-metal-gate| integration technology
    CN103367407A|2013-10-23|不通电的伪栅极
    KR101051684B1|2011-07-25|정전기 방전 보호소자 및 그 제조방법
    TWI600115B|2017-09-21|半導體裝置結構及其形成方法
    US8461621B2|2013-06-11|Method and apparatus of forming bipolar transistor device
    KR101926238B1|2018-12-06|개선된 정전기 방전 디바이스
    TW201535747A|2015-09-16|半導體結構
    TWI404207B|2013-08-01|半導體結構
    KR20090068462A|2009-06-29|반도체 소자 및 이의 제조방법
    KR20110078191A|2011-07-07|험프 및 역협폭 효과를 감소시키는 반도체 소자 및 그 제조 방법
    同族专利:
    公开号 | 公开日
    TWI514540B|2015-12-21|
    CN103077941A|2013-05-01|
    US20130099309A1|2013-04-25|
    US9054131B2|2015-06-09|
    CN103077941B|2016-01-20|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    US5955763A|1997-09-16|1999-09-21|Winbond Electronics Corp.|Low noise, high current-drive MOSFET structure for uniform serpentine-shaped poly-gate turn-on during an ESD event|
    US6365932B1|1999-08-20|2002-04-02|Denso Corporation|Power MOS transistor|
    GB0006092D0|2000-03-15|2000-05-03|Koninkl Philips Electronics Nv|Trench-gate semiconductor devices|
    US6979869B2|2003-10-01|2005-12-27|Lsi Logic Corporation|Substrate-biased I/O and power ESD protection circuits in deep-submicron twin-well process|
    KR100648276B1|2004-12-15|2006-11-23|삼성전자주식회사|역방향 다이오드가 구비된 수직형 디모스 소자|
    US7468617B1|2005-11-30|2008-12-23|Altera Corporation|Electrostatic discharge protection device for use with multiple I/O standards|
    JP2008135474A|2006-11-27|2008-06-12|Rohm Co Ltd|半導体装置|
    US8101993B2|2009-03-18|2012-01-24|Force Mos Technology Co., Ltd.|MSD integrated circuits with shallow trench|
    TWI387094B|2009-10-08|2013-02-21|Anpec Electronics Corp|具備汲極電壓保護之功率半導體元件及其製作方法|
    US8553380B2|2010-07-08|2013-10-08|Analog Devices, Inc.|Apparatus and method for electronic circuit protection|
    US8513774B2|2010-10-06|2013-08-20|Macronix International Co., Ltd.|Low-voltage structure for high-voltage electrostatic discharge protection|US20150008538A1|2013-07-02|2015-01-08|Texas Instruments Incorporated|Partially recessed channel core transistors in replacement gate flow|
    WO2018190881A1|2017-04-15|2018-10-18|Intel IP Corporation|Multi-drain esd-robust transistor arrangements|
    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    US13/281,293|US9054131B2|2011-10-25|2011-10-25|Vertical MOSFET electrostatic discharge device|
    [返回顶部]