半導體裝置以及形成具有擴大基底之傳導柱的方法

专利摘要:
一種半導體裝置，具有一第一半導體晶粒及在該第一半導體晶粒中之導電穿孔。該些導電穿孔可藉由將該些穿孔部分延伸至該第一半導體晶粒之第一表面。該第一半導體晶粒之第二表面的一部分被移除以露出該些導電穿孔。複數個傳導柱係形成於該第一半導體晶粒之第一表面上。該些傳導柱包含電性連接至該些導電穿孔之擴大基底。該些傳導柱之擴大基底寬度係大於該些傳導柱之本體寬度。一導電層係形成於該第一半導體晶粒之第二表面上。該導電層係電性連接至該些導電穿孔。一第二半導體晶粒係藉由具有內含一擴大基底之第二傳導柱而被安裝至第一半導體晶粒。
公开号:TW201318134A
申请号:TW101135067
申请日:2012-09-25
公开日:2013-05-01
发明作者:Dzafir Shariff；Kwong Loon Yam；Lai Yee Chia；Yung Kuan Hsiao
申请人:Stats Chippac Ltd；
IPC主号:H01L21-00

专利说明:
半導體裝置以及形成具有擴大基底之傳導柱的方法 相關申請案之交互參考
本申請案主張2011年10月17日提申之臨時申請案第61/548,120號之利益，在此將其一併整合參考之。
本發明大體上關於半導體裝置，且更特別地，關於一種半導體裝置以及形成具有擴大基底之傳導柱的方法。
半導體裝置係普遍地見於現代電子產品中。半導體裝置隨著電性元件的數量和密度而改變。離散型半導體裝置大體上包含一電性元件類型，例如發光二極體(LED)、小訊號電晶體、電阻器、電容器、電感器及功率金屬氧化物半導體場效電晶體(MOSFET)。整合型半導體裝置大體上包含成千上萬的電性元件。整合型半導體裝置範例包含微控制器、微處理器、電荷耦合裝置(CCDs)、太陽電池和數位微型反射鏡裝置(DMDs)。
半導體裝置執行大範圍的功能，例如訊號處理、高速計算、收發電磁波訊號、控制電子裝置、轉換太陽光成為電力和產生電視顯示器之視覺投影。半導體裝置係見於娛樂、通訊、電力轉換、網路、電腦及消費性產品之領域中。半導體裝置也見於軍事應用、航空、汽車、工業控制及辦公室設備中。
半導體裝置利用半導體材料之電性特性。半導體材料的原子結構允許它的導電性受到施加電場或基底電流或透過摻雜製程來操縱。摻雜製程將雜質引入至該半導體材料中以操縱並控制該半導體裝置之導電性。
一半導體裝置內含主動及被動電性結構。包含二極體及場效電晶體之主動結構控制電流流動。藉由改變摻雜水準並施加一電場或基底電流，該電晶體不是增進就是壓制該電流流動。包含電阻器、電容器及電感器之被動結構建立執行各種電性功能所需電壓及電流間的關係。該些主動和被動結構係電性連接以形成致能該半導體裝置來執行高速計算及其它有用功能之電路。
半導體裝置大體上係使用例如前端製程及後端製程的二複合製程來製造，每一個製程可能涉及幾百個步驟。前端製程涉及在一半導體晶圓表面上形成複數個晶粒。每一個晶粒典型地係一模一樣且包含由電性連接之主動及被動元件所形成的電路。後端製程涉及將已完成之晶圓單粒化成個別晶粒並封裝該晶粒以提供結構性支撐和環境上隔離。在此所使用之用語“半導體晶粒”涉及該些字之單數及複數兩形式，因此，可參考至單一半導體裝置及多個半導體裝置兩者。
半導體製程之一目標係製造更小半導體裝置。較小裝置典型地耗用較少電力，具有較高執行效率並可更有效率地製造之。此外，較小半導體裝置具有一較小佔用空間，其用於更小終端產品係可期待的。一較小晶粒尺寸可藉由改善該前端製程而產生具有較小且較高密度之主動及被動元件的晶粒而得之。後端製程可藉由改善電性互連及封裝材料來產生具有較小佔用空間之半導體裝置封裝的結果。
在一傳統半導體晶粒中，傳導柱或高分佈凸塊可形成於該晶粒之作用表面上以提供垂直位移。在對應至該作用表面之介面處的傳導柱或凸塊基底通常在該些傳導柱形成期間藉由蝕刻製程進行側蝕刻。也就是，該傳導柱基底係窄於該傳導柱本體。在該傳導柱基底處之側蝕刻弱化對半導體晶粒之結合，特別是針對需要具有提供細微間距及高輸入/輸出(I/O)接腳數及密度之最小寬度的傳導柱應用而言。該些傳導柱之弱基底增加製造缺陷以及潛在缺陷而降低良率。該些傳導柱之弱基底特別是易受到移除一暫時載體、處理及輸送期間之損傷的影響。
存在有維持傳導柱及半導體晶粒間之結合強度以降低製造缺陷的需求。有鍵於此，在一實施例中，本發明係一種半導體裝置製造方法，包括之步驟為提供一半導體晶圓、形成延伸至該半導體晶圓內之複數個導電穿孔、在該半導體晶圓之第一表面上形成複數個傳導柱、及在相對於該半導體晶圓第一表面之該半導體晶圓之第二表面上形成一導電層。該些傳導柱包含電性連接至該些導電穿孔之一擴大基底。該導電層係電性連接至該些導電穿孔。
在另一實施例中，本發明係一種半導體裝置製造方法，包括之步驟為提供一半導體晶粒、形成延伸至該半導體晶粒內之一導電穿孔、及在該半導體晶粒之第一表面上形成一傳導柱。該傳導柱包含電性連接至該導電穿孔之一擴大基底。
在另一實施例中，本發明係一種半導體裝置製造方法，包括之步驟為提供一第一半導體晶粒及在該第一半導體晶粒之第一表面上形成一第一傳導柱。該第一傳導柱包含一擴大基底，具有大於該導電穿孔之本體寬度之寬度。
在另一實施例中，本發明係一種半導體裝置，包括一第一半導體晶粒及一形成於該第一半導體晶粒之第一表面上之第一傳導柱。該第一傳導柱包含一擴大基底，具有大於該導電穿孔之本體寬度之寬度。
本發明係描述於參考該些圖形進行下列說明的一或更多實施例中，其中，類似編號代表相同或類似構件。儘管本發明已就取得本發明目的的最佳模式做說明，然而那些熟知此項技術之人士要理解到想要將可能包含於下列揭示和圖式所支持之所附申請專利範圍和它們等效例所定義之本發明精神和範圍內的替代例、修改例及等效例涵蓋在內。
半導體裝置大體上係使用二複合製程來製造：前端製程及後端製程。前端製程涉及在一半導體晶圓表面上形成複數個晶粒。在該晶圓上的每一個晶粒內含主動及被動電性元件，其係電性連接以形成功能性電性電路。例如電晶體及二極體的主動電性元件具有控制電流流動的能力。例如電容器、電感器、電阻器及變壓器的被動電性元件建立用以執行電性電路功能所需之電壓及電流間的關係。
被動及主動元件係由包含摻雜、沉積、微影成像、蝕刻及平坦化的一系列製程步驟來形成於該半導體晶圓表面上。摻雜製程藉由例如離子植入或熱擴散技術將雜質引入至該半導體材料中。該摻雜製程改變主動裝置內的半導體材料的導電性，轉換該半導體材料成為一絕緣體、導體，或動態地改變該半導體材料導電性以回應一電場或基底電流。電晶體內含用以依據施加之電場或基底電流來致能該電晶體以增進或限制電流流動所需而安排之不同摻雜類型及程度的區域。
主動及被動元件係由具有不同電性特性的材料層所形成。該些層可藉由視沉積材料類型所部分決定之各種沉積技術來形成。例如，薄膜沉積技術可涉及化氣相沉積(CVD)、物理氣相沉積(PVD)、電鍍和無電鍍製程。每一層大體上係圖案化以形成主動元件、被動元件或元件間之電性連接的各部分。
該些層可使用微影成像技術來進行圖案化，其涉及將例如光阻劑之感光材料沉積在欲圖案化層上。使用光將一圖案自一光罩轉移至光阻劑。在一實施例中，使用一溶劑將遇到光之光阻圖案部分移除，以露出已圖案化的下層部分。在另一實施例中，使用一溶劑將未受光之光阻圖案部分的負性光阻劑移除，以露出已圖案化的下層部分。移除該光阻劑之剩餘物，留下一圖案層。替代性地，一些材料類型係藉由使用例如無電鍍及電鍍技術將該材料直接沉積至前一沉積/蝕刻製程所形成之區域或孔隙中以進行圖案化。
圖案化係移除該半導體晶圓表面上之頂層中之部分的基本操作。使用微影成像技術、光罩技術、遮罩技術、氧化物或金屬移除技術、感光及鏤印技術及微平版印刷技術可移除該半導體晶圓之部分。微影成像技術包含在分劃板或一光罩中形成一圖案並將該圖案轉移至該半導體晶圓之表面層中。微影成像技術以一二階段製程在該半導體晶圓之表面上形成該些主動及被動元件之水平尺寸。第一，在該分劃板或光罩上之圖案被轉移至一光阻層中。光阻劑係在曝光時經歷結構及特性上之改變的感光材料。改變該光阻劑結構及特性之製程不是發生於負作用光阻劑就是發生於正作用光阻劑。第二，該光阻層被轉移至該晶圓表面中。該轉移發生於蝕刻技術將該半導體晶圓之頂層中未覆蓋該光阻劑部分移除之時。該光阻劑化學作用係使得該光阻劑實際上維持完整無缺並抗拒化學蝕刻溶劑之移除，而未覆蓋該光阻劑之半導體晶圓頂層部分被移除。該形成、曝光及移除該光阻劑之製程以及移除該半導體晶圓一部分之製程可根據所使用之特定光阻劑及該要求結果而修改。
在負作用光阻劑中，將光阻劑曝光並以已知為聚合製程自一可溶解狀況改變成一不可溶解狀況。在聚合製程中，將未聚合化材料曝光或曝露至能源中，且聚合物形成一交鏈材料，其係抗蝕劑。在多數負性光阻劑中，該些聚合物係合成橡膠。利用化學溶劑或顯影劑來移除該些可溶解部分(也就是，未曝光部分)，在對應至該分劃板上之不透明圖案的光阻層中留下一孔洞。其圖案存在於該些不透明部分之光罩係稱之為一明視場遮罩。
在正作用光阻劑中，將光阻劑曝光並以已知為光可溶解製程自一相對不可溶解狀況改變成很高的溶解狀況。在光可溶解製程中，將該相對不可溶解光阻劑曝露至該正確光能並轉換成一更可溶解狀態。該光阻劑之光可溶解部分可以該顯影製程由一溶劑來移除之。該基本正性光阻聚合物係苯醇-甲醛聚合物，也稱之為甲酚醛樹脂。利用化學溶劑或顯影劑來移除該些可溶解部分(也就是，曝光部分)，在對應至該分劃板上之透明圖案的光阻層中留下一孔洞。其圖案存在於該些透明區域之光罩係稱之為一暗視場遮罩。
在移除未覆蓋該光阻劑之半導體晶圓頂部部分後，移除該光阻劑之剩餘物，留下一圖案層。替代性地，一些材料類型係藉由使用例如無電鍍及電鍍技術將該材料直接沉積至前一沉積/蝕刻製程所形成之區域或孔隙中以進行圖案化。
將一薄膜材料沉積於一現存圖案上可擴大下方圖案並產生不均勻平坦表面。產生較小且更高密度包裝之主動和被動元件需要一均勻平坦表面。平坦化製程可被使用以移除來自該晶圓表面之材料並產生一均勻平坦表面。平坦化製程涉及利用一拋光片來拋光該晶圓表面。一研磨材料及腐蝕性化學藥品係於拋光期間添加至該晶圓表面。該化學藥品之研磨及腐蝕動作之結合性機械動作移除任何不規則拓樸，產生一均勻平坦表面。
後段製程涉及切割或單粒化該已完成晶圓成為個別晶粒，並接著封裝該晶粒以提供結構支撐和環境隔離。為了單粒化該半導體晶粒，該晶圓係沿著所謂切割道或劃線之晶圓無功能區域來劃線並切斷。使用一雷射切割工具或鋸刀來單粒化該晶圓。在單粒化後，該個別晶粒被安裝至包含與其它系統元件互連之接腳或接觸墊片的封裝基板。形成於該半導體晶粒上之接觸墊片接著被連接至該封裝內之接觸墊片。可利用焊接凸塊、短柱凸塊、導電膏或接線來製造該些電性連接。一密封劑或其它密封材料係沉積於該封裝上以提供物理性支撐及電性隔離。該已完成封裝接著被插入至一電性系統中，且所產生之半導體裝置功能可用於其它系統元件。
第1圖說明具有內含複數個半導體封裝安裝於它的表面上之晶片載體基板或印刷電路板(PCB)52之電子裝置50。電子裝置50可視應用而具有一半導體封裝類型或多種半導體封裝類型。不同半導體封裝類型係基於說明目的而示於第1圖。
電子裝置50可為使用該些半導體封裝來執行一或更多電性功能之獨立系統。替代性地，電子裝置50可以是一較大型系統之子元件。例如，電子裝置50可以是一行動電話、個人數位助理(PDA)、數位攝影機(DVC)或其它電子通訊裝置之部件。替代性地，電子裝置50可以是一圖形卡、網路介面卡或可插入至一電腦之其它訊號處理卡。該半導體封裝可包含微處理器、記憶體、特殊用途積體電路(ASIC)、邏輯電路、類比電路、射頻電路、分立式裝置或其它半導體晶粒或電性元件。小型化及減重對於這些產品是否被市場所接受係重要的。半導體裝置間之距離必須減少以獲得更高密度。
在第1圖中，印刷電路板52提供一般性基板，以提供安裝於該印刷電路板上之半導體封裝之結構支撐及電性連接。訊號導線54係使用蒸鍍、電鍍、無電鍍、網印或其它合適金屬沉積製程來形成於印刷電路板52一表面上或各層內。訊號導線54提供該些半導體封裝、安裝元件及其它外部系統元件中每一個之間之電性通訊。導線54也提供該些半導體封裝中每一個之電力及接地。
在一些實施例中，一半導體裝置具有二封裝層級。第一層級封裝係提供機械性及電性附接該半導體晶粒至一中間載體之技術。第二層級封裝涉及機械性及電性附接該中間載體至該印刷電路板上。在其它實施例中，一半導體裝置可以只具有該第一層級封裝，其中，該晶粒係機械性及電性地直接安裝至該印刷電路板上。
基於說明目的，將包含打線封裝56和覆晶封裝58之一些第一層級封裝類型顯示於印刷電路板52上。此外，將包含球狀柵格陣列(BGA)60、凸塊晶片載體(BCC)62、雙列式封裝(DIP)64、平面柵格陣列(LGA)66、多晶片模組(MCM)68、四邊扁平無接腳封裝(QFN)70及四邊扁平封裝72之一些第二層級封裝類型顯示安裝於印刷電路板52上。依據系統需求，利用任何第一和第二層級封裝型結合所架構之任何半導體封裝結合以及其它電子元件可被連接至印刷電路板52。在一些實施例中，電子裝置50包含單一附接半導體封裝，而其它實施例需要多個互相連接之封裝。藉由結合單一基板上之一或更多半導體封裝，製造商可整合預製元件至電子裝置及系統中。因為該些半導體封裝包含複雜功能，故電子裝置可使用較便宜元件及一貫化製程來製造之。所產生之裝置較不會失敗且製造費用也較少，因而對於消費者而言成本也較低。
第2a-2c圖顯示示範性半導體封裝。第2a圖說明安裝於印刷電路板52上之雙列式封裝64之進一步細節。半導體晶粒74包含一作用區，內含類比或數位電路，配置為形成於該晶粒內之主動裝置、被動裝置、導電層及介電層，並根據該晶粒之電性設計進行電性互連。例如，該電路可包含一或更多電晶體、二極體、電感器、電容器、電阻器及形成於該半導體晶粒74之作用區內之其它電路構件。接觸墊片76係例如鋁(Al)、銅(Cu)、錫(Sn)、鎳(Ni)、金(Au)或銀(Ag)之一或更多導電材料層，且電性連接至形成於半導體晶粒74內之電路構件。在雙列式封裝64組合期間，半導體晶粒74係使用一金矽共熔合金層或例如熱環氧化物或環氧樹脂之黏性材料來安裝至一中間載體78。該封裝本體包含例如聚合物或陶瓷之絕緣封裝材料。導體接腳80或接線82提供半導體晶粒74及印刷電路板52間之電性互連。密封劑84係沉積於該封裝上，藉此阻止濕氣及微粒進入該封裝並污染晶粒74及接線82以提供環境保護。
第2b圖說明安裝於印刷電路板52上之凸塊晶片載體62之進一步細節。半導體晶粒88係使用一底膠或環氧樹脂黏性材料92來安裝於載體90上。接線94提供接觸墊片96及98間之第一層級封裝互連。密封化合物或密封劑100係沉積於半導體晶粒88及接線94上，以提供該裝置物理性支撐和電性隔離。接觸墊片102係使用例如電鍍或無電鍍之合適金屬沉積製程來形成於印刷電路板一表面上以阻止氧化作用。接觸墊片102係電性連接至印刷電路板52內之一或更多訊號導線54。凸塊104係形成於凸塊晶片載體62的接觸墊片98及印刷電路板52的接觸墊片102之間。
在第2c圖中，利用一覆晶型第一層級封裝技術將半導體晶粒58面向下地安裝至中間載體106。半導體晶粒58之作用區108包含類比或數位電路，配置為形成於該晶粒內並根據該晶粒之電性設計及功能進行電性互連之主動裝置、被動裝置、導電層及介電層。例如，該電路可包含一或更多電晶體、二極體、電感器、電容器、電阻器及在作用區108內之其它電路構件。半導體晶粒58係透過凸塊110來電性及機械性地連接至載體106。
球狀柵格陣列60係利用使用凸塊112之球狀柵格陣列型第二層級封裝技術來電性及機械性地連接至印刷電路板52。半導體晶粒58係透過凸塊110、訊號線114和凸塊112來電性連接至印刷電路板52中之訊號導線54。一密封化合物或密封劑116係沉積於半導體晶粒58和載體106上，以提供該裝置物理性支撐及電性隔離。該覆晶半導體裝置提供從半導體晶粒58上的主動裝置到印刷電路板52上的導線之短導電路徑，用以減少訊號傳送距離、降低電容並改善整體電路執行效率。在另一實施例中，可不使用中間載體106而使用覆晶型第一層級封裝技術將該半導體晶粒58直接機械性及電性地連接至印刷電路板52。
第3a-3s圖說明與第1圖及第2a-2c圖相關之透過一半導體晶粒形成傳導柱並在該半導體晶粒上形成具有一擴大基底之傳導柱的方法。第3a圖顯示具有例如矽、鍺、砷化鎵、磷化銦或碳化矽之底板材料122以提供結構支撐之半導體晶圓120。複數個半導體晶粒或元件124係形成於由上述無作用之晶粒間區域或切割道126所分開之晶圓120上。切割道126提供切割區域以將半導體晶圓120單粒化成個別晶粒124。
第3b圖顯示一部分半導體晶圓120之剖面圖。每一個半導體晶粒124具有一背面128及內含類比或數位電路之作用表面130，該些電路被配置為形成於該晶粒內並根據該晶粒之電性設計及功能進行電性互連之主動裝置、被動裝置、導電層和介電層。例如，該電路可包含一或更多電晶體、二極體和形成於作用表面130內之其它電路構件以配置例如數位訊號處理器(DSP)、特殊用途積體電路、記憶體或其它訊號處理電路之類比電路或數位電路。半導體晶粒124也可包含用於射頻訊號處理之整合被動元件(IPDs)，例如，電感器、電容器和電阻器。
複數個盲孔131係使用雷射鑽孔、機械鑽孔或深反應式離子蝕刻(DRIE)技術從作用表面130開始形成至底板材料122。盲孔131部分延伸至底板材料122，但未完全穿透底板材料122。如第3c圖所示地，使用電鍍、無電鍍製程或其它合適金屬沉積製程將該些盲孔131填充著鋁、銅、錫、鎳、金、銀、鈦(Ti)、鎢(W)、多晶矽或其它合適導電材料以形成Z方向垂直互連導電矽穿孔(TSV)132。導電矽穿孔132係電性連接至作用表面130上之電路。
一導電層134係使用例如印刷、物理氣相沉積、化學氣相沉積、濺鍍、電鍍及無電鍍之總括性金屬沉積製程來形成於作用表面130及導電矽穿孔132上。導電層134係內含鈦銅(TiCu)、鈦鎢銅(TiWCu)或鉭氮銅(TaNCu)之種子層。替代性地，導電層134可為鋁、銅、錫、鈦、鎳、金、銀、或其它合適導電材料層之一或更多。
在第3d圖中，一圖案化或光阻層136係使用印刷、旋塗或噴塗製程來形成於作用表面130及導電層134上。在利用一絕緣層進行圖案化之一些實施例中，該絕緣層可包含二氧化矽、四氮化三矽、氮氧化矽、五氧化二鉭、三氧化二鋁或具有類似結構特性之其它材料層之一或更多。光阻層136具有20-50微米(μm)之厚度。
在第3e圖中，一部分光阻層136係經由一蝕刻製程來移除以形成圖案化開口138。該些圖案化開口138之位置露出導電矽穿孔132及一部分導電層134。第3f圖顯示圖案化開口138之進一步細節。該蝕刻率被控制以使鄰接至導電層134之下方開口部分138a呈喇叭形展開。因此，擴大開口部分138a之寬度係大於開口部分138b之寬度。在一實施例中，擴大開口部分138a之寬度係22微米，開口部分138b之寬度係20微米。圖案化開口138可具有一環狀剖面區域，架構來形成具有包含一環狀剖面之圓柱外形的傳導柱。第3g圖顯示具有環狀剖面區域之圖案化開口138之平面圖。替代性地，圖案化開口138具有一方形剖面區域，架構來形成具有包含一方形剖面之立方體外形的傳導柱。第3h圖顯示具有方形剖面區域之圖案化開口138的另一實施例平面圖。
在第3i圖中，一選擇性導電層139係使用蒸鍍、濺鍍、電鍍、無電鍍或網印製程來沉積於圖案化開口138內及作用表面130、導電層134與導電矽穿孔132上。導電層139可為銅、鋁、鎢、金、焊錫或其它合適導電材料。在一實施例中，導電層139係一內含鈦或鈦鎢之阻障層。
一導電材料140係使用蒸鍍、濺鍍、電鍍、無電鍍或網印製程來沉積於圖案化開口138內及導電層139上。尤其，導電層139及導電材料140填入圖案化開口138外形中以具有對應至開口部分138a之擴大基底或立足處寬度。導電材料140可為銅、鋁、鎢、金、焊錫或其它合適導電材料。在一實施例中，導電材料140係藉由鍍銅來沉積於光阻層136之圖案化開口138中。
在第3j圖中，一導電凸塊材料142係使用蒸鍍、電鍍、無電鍍、植球或網印製程來沉積於圖案化開口138內及導電材料140上。凸塊材料142可為鋁、錫、鎳、金、銀、鉛、鉍、銅、焊錫及其結合，加上一選擇性助焊劑溶液。例如，如第3k圖所示地，凸塊材料142可為共晶錫/鉛、高鉛焊錫、或無鉛焊錫。可回焊凸塊材料142以形成一圓形凸塊蓋144。
在第31圖中，光阻層136係經由一蝕刻製程來移除以留下具有凸塊蓋144之個別傳導柱146。導電層139及傳導柱146之佔用空間外之部分導電層134也經由一蝕刻製程來移除。在移除光阻層136後，可回焊凸塊材料142以形成圓形凸塊蓋144。因為該擴大開口部分138a之故，讓傳導柱146具有一擴大基底或立足處146a及較小本體或圓柱寬度146b。傳導柱146具有10-120微米範圍之高度。傳導柱146可具有內含一環狀或橢圓形剖面之圓柱外形，或者，傳導柱146可具有內含一方形剖面之立方體外形。第3m圖顯示具有一環狀剖面區域之傳導柱146平面圖。在另一實施例中，傳導柱146可配置有堆疊式凸塊或短柱凸塊。
傳導柱146、導電層134和139及凸塊蓋144之結合構成具有一不可熔化部分(傳導柱146)及可熔化部分(凸塊蓋144)之複合內連線結構148。在一實施例中，複合內連線結構148包含銅/錫、銅/鎳/錫銀、銅/錫銀或含有任何可濕潤或貴重金屬之銅。
第3n圖顯示一暫時基板或載體150，內含例如矽、聚合物、聚合物複合材料、金屬、陶瓷、玻璃、玻璃環氧化物、氧化鈹或其它合適提供結構性支撐之低成本剛性材料之犧牲性底材。一可滲透黏接層或膠帶152被施加在載體150上。該可滲透黏接層152可為單層或多層聚合物，例如，抗拒熱及機械應力之b階段可固化環氧樹脂。具有複合內連線結構148之半導體晶圓120係位在可滲透黏接層152上並以力量F壓向可滲透黏接層152。第30圖顯示內嵌於可滲透黏接層152之複合內連線結構148。固化該可滲透黏接層152以將半導體晶圓200緊密地保持於適當位置。研磨器154移除一部分背面128以露出導電矽穿孔132。
第3p圖顯示在該背面研磨製程後之具有該露出導電矽穿孔132的半導體晶圓120。一圖案化或光阻層156係使用印刷、旋塗或噴塗製程來形成於背面155及導電矽穿孔132上。在利用一絕緣層進行圖案化之一些實施例中，該絕緣層可包含二氧化矽、四氮化三矽、氮氧化矽、五氧化二鉭、三氧化二鋁或具有類似結構特性之其它材料層之一或更多。
一部分光阻層156係經由一蝕刻製程來移除以形成圖案化開口158。該些圖案化開口之位置露出導電矽穿孔132及一部分背面155。該蝕刻率被控制以使鄰接至背面155之下方開口部分158a呈喇叭形展開。因此，下方開口部分158a之寬度係大於開口158b之寬度。在一實施例中，下方開口部分158a之寬度係22微米，而開口158b之寬度係20微米。
在第3g圖中，一導電層160係使用例如蒸鍍、濺鍍、電鍍、無電鍍或網印製程來形成於圖案化開口158內及背面155與導電矽穿孔132上。導電層160可為鋁、銅、錫、鈦、鎳、金、銀或其它合適導電材料。在一實施例中，導電層160係一多層堆疊式凸塊下金屬化(UBM)層，包含一種子層、阻障層及黏接層。該種子層可為鈦銅(TiCu)、鈦鎢銅(TiWCu)或鉭氮銅(TaNCu)。該阻障層可為鎳、鎳釩(NiV)、鉑(Pt)、鈀(Pd)、鈦鎢、鉻銅(CrCu)或其它合適材料。該黏接層可為鈦、氮化鈦(TiN)、鈦鎢(TiW)、鋁、鉻(Cr)或其它合適材料。導電層160係電性連接至導電矽穿孔132及作用表面130上之電路。
在第3r圖中，載體150係經由化學蝕刻、機械脫落、化學機械拋光、機械研磨、熱烘烤、紫外線光、雷射掃描或濕式剝離來移除。將該可滲透黏接層152向後脫落以露出作用表面130及複合內連線結構148。
在第3s圖中，半導體晶圓120係利用鋸片或雷射切割工具162沿著切割道126進行單粒化而成為具有複合內連線結構148及導電層160之個別半導體晶粒124。
第4圖顯示單粒化後之半導體晶粒124。在一實施例中，半導體晶粒124包含邏輯及記憶體介面電路。半導體晶粒124之作用表面130係電性連接至複合內連線結構148並透過導電矽穿孔132接至導電層160。該複合內連線結構148包含具有擴大基底146a及較小本體或圓柱寬度146b之傳導柱146。傳導柱146之較大基底146a增加它的強度及堅固性而降低該內連線結構在例如晶粒結合、去除結合之載體、處理及輸送製程期間產生破裂及其它損傷。具有一擴大基底146a之複合內連線結構148允許半導體晶粒124具有較高輸出入接腳數。
第5a-5f圖與第1圖及第2a-2c圖相關之在該半導體晶粒上形成具有一擴大基底之傳導柱的方法。類似於第3a圖，第5a圖顯示一部分半導體晶圓170之剖面圖。每一個半導體晶粒174具有一背面178及內含類比或數位電路之作用表面180，該些電路被配置為形成於該晶粒內並根據該晶粒之電性設計進行電性互連之主動裝置、被動裝置、導電層及介電層。例如，該電路可包含一或更多電晶體、二極體和形成於作用表面180內之其它電路構件以配置例如數位訊號處理器、特殊用途積體電路、記憶體或其它訊號處理電路之類比電路或數位電路。半導體晶粒174也可包含用於射頻訊號處理之整合被動元件，例如，電感器、電容器和電阻器。
一導電層184係使用例如印刷、物理氣相沉積、化學氣相沉積、濺鍍、電鍍及無電鍍之總括性金屬沉積製程來形成於作用表面180上。導電層184係內含鈦銅(TiCu)、鈦鎢銅(TiWCu)或鉭氮銅(TaNCu)之種子層。替代性地，導電層184可為鋁、銅、錫、鈦、鎳、金、銀、或其它合適導電材料層之一或更多。
在第5b圖中，一圖案化或光阻層186係使用印刷、旋塗或噴塗製程來形成於作用表面180及導電層184上。在利用一絕緣層進行圖案化之一些實施例中，該絕緣層可包含二氧化矽、四氮化三矽、氮氧化矽、五氧化二鉭、三氧化二鋁或具有類似結構特性之其它材料層之一或更多。光阻層186具有20-50微米(μm)之厚度。
一部分光阻層186係經由一蝕刻製程來移除以形成圖案化開口188。該些圖案化開口188之位置露出一部分導電層184。類似於第3f圖，控制該蝕刻率以使鄰接至導電層184之下方開口部分188a呈喇叭形展開。因此，擴大開口部分188a之寬度係大於開口188b之寬度。在一實施例中，擴大開口部分188a之寬度係22微米，開口188b之寬度係20微米。圖案化開口188可具有一環狀剖面區域，架構來形成具有包含類似於第3g圖之環狀剖面之圓柱外形的傳導柱。替代性地，圖案化開口188具有一方形剖面區域，架構來形成具有包含類似於第3h圖之方形剖面之立方體外形的傳導柱。
在第5c圖中，一選擇性導電層189係使用蒸鍍、濺鍍、電鍍、無電鍍或網印製程來沉積於圖案化開口188內及作用表面130與導電層134上。導電層189可為銅、鋁、鎢、金、焊錫或其它合適導電材料。在一實施例中，導電層189係一內含鈦或鈦鎢之阻障層。
一導電材料190係使用蒸鍍、濺鍍、電鍍、無電鍍或網印製程來沉積於圖案化開口188內及導電層189上。尤其，將導電層189及導電材料190填入圖案化開口188外形中以具有對應至開口部分188a之擴大基底寬度。導電材料190可為銅、鋁、鎢、金、焊錫或其它合適不可熔化材料。在一實施例中，導電材料190係藉由鍍銅來沉積於光阻層186之圖案化開口188中。
在第5d圖中，一導電凸塊材料192係使用蒸鍍、電鍍、無電鍍、植球或網印製程來沉積於導電材料190上之圖案化開口188內。凸塊材料192可為鋁、錫、鎳、金、銀、鉛、鉍、銅、焊錫及其結合，加上一選擇性助焊劑溶液。例如，凸塊材料192可為共晶錫/鉛、高鉛焊錫、或無鉛焊錫。可回焊凸塊材料192以形成一圓形凸塊蓋194。
在第5e圖中，光阻層186係經由一蝕刻製程來移除以留下具有凸塊蓋194之個別傳導柱196。在導電層189及傳導柱196之佔用空間外之部分導電層184也經由一蝕刻製程來移除。在移除光阻層186後，可回焊凸塊材料192以形成圓形凸塊蓋194。因為該擴大開口部分188a之故，讓傳導柱196具有一擴大基底196a及較小本體或圓柱寬度196b。傳導柱196具有10-120微米範圍之高度。傳導柱196可具有內含一環狀或橢圓形剖面之圓柱外形，或者，傳導柱196可具有內含一方形剖面之立方體外形。在另一實施例中，傳導柱196可配置有堆疊式凸塊或短柱凸塊。
傳導柱196、導電層184和189及凸塊蓋194之結合構成具有一不可熔化部分(傳導柱196)及可熔化部分(凸塊蓋194)之複合內連線結構198。
在第5f圖中，半導體晶圓170係利用鋸片或雷射切割工具200沿著切割道176進行單粒化而成為具有複合內連線結構198之個別半導體晶粒174。
第6圖顯示單粒化後之半導體晶粒174。半導體晶粒174之作用表面180係電性連接至複合內連線結構198。在一實施例中，半導體晶粒174包含記憶體電路。該複合內連線結構198包含具有擴大基底196a及較小本體或圓柱寬度196b之傳導柱196。傳導柱196之較大基底196a增加它的強度及堅固性而降低該內連線結構在例如晶粒結合、去除結合載體、處理及輸送製程期間產生破裂及其它損傷。具有一擴大基底196a之複合內連線結構198允許半導體晶粒174具有較高輸出入接腳數。
第7a圖顯示具有形成於該基板表面上之導電層204的基板或印刷電路板202。將導電層204當做導線或接觸墊片來操作。第4圖半導體晶粒124係位在具有對準著導電層204之複合內連線結構148的基板202上。第7b圖顯示安裝至具有電性及機械性連接至導電層204之複合內連線結構148的基板202上之半導體晶粒124。第7圖半導體晶粒174係位在具有對準著導電層160之複合內連線結構198的半導體晶粒124上。第7c圖顯示安裝至具有電性及機械性連接至導電層160之複合內連線結構198之半導體晶粒124的半導體晶粒174。半導體晶粒174之作用表面180上的電路係透過複合內連線結構198、導電層160及導電矽穿孔132來電性連接至半導體晶粒124之作用表面130上的電路。半導體晶粒124之作用表面130上的電路及半導體晶粒174之作用表面180上的電路係電性連接至基板202上的導電層204。
在一實施例中，半導體晶粒124包含邏輯及記憶體介面電路而半導體晶粒174包含記憶體電路。該複合內連線結構148及198包含具有擴大基底及較小本體或圓柱寬度之傳導柱。複合內連線結構148及198之較大基底增加它的強度及堅固性而降低該內連線結構在例如晶粒結合、去除結合之載體、處理及輸送製程期間產生破裂及其它損傷。具有一擴大基底之複合內連線結構148及198允許半導體晶粒124及174具有較高輸出入接腳數。
第8圖顯示第4圖及第6圖實施例結合特性，類似於第4圖，具有半導體晶粒210，內含電性連接至複合內連線結構214並透過導電穿孔216接至形成於背面224上之導電層218之作用表面212的部分。類似於第6圖，作用表面212的其它部分係電性連接至複合內連線結構214而不使用一對應導電穿孔216。該複合內連線結構214包含具有擴大基底220a及較小本體或圓柱寬度220b之傳導柱220。傳導柱220之較大基底220a增加它的強度及堅固性而降低該內連線結構在例如晶粒結合、去除結合之載體、處理及輸送製程期間產生破裂及其它損傷。具有一擴大基底220a之複合內連線結構214允許半導體晶粒210及具有較高輸出入接腳數。
第9圖說明第8圖中安裝至基板230之半導體晶粒210。半導體晶粒210之複合內連線結構214係以冶金方式電性連接至形成於基板230上之導線或接觸墊片232。類似於第6圖，半導體晶粒234包含作用表面236及形成於該作用表面上之複數個複合導電結構238。半導體晶粒234係利用以冶金方式電性連接至導電層218之複合導電結構238來安裝至半導體晶粒210。
複數個傳導柱240係形成於基板230上之導線或接觸墊片232。使用一錫膏印刷、壓縮成型、轉注成型、液體封膠成型、真空疊合、旋塗或其它合適塗抹器將一密封劑或密封化合物242沉積於半導體晶粒210和234、基板230上及傳導柱240四周。密封劑242可為聚合物複合材料，例如，具有填充劑之環氧樹脂、具有填充劑之環氧丙烯酯或具有獨特填充劑之聚合物。密封劑242無導電性且在環境上保護該半導體裝置遠離外部污染。替代性地，形成之傳導柱240貫穿密封劑242。複數個凸塊244係形成於導線232對面的基板230表面上之導線或接觸墊片246上。
在一實施例中，半導體晶粒210包含邏輯及記憶體介面電路而半導體晶粒234包含記憶體電路。該複合內連線結構214及238包含具有擴大基底及較小本體或圓柱寬度之傳導柱。傳導柱214及238之較大基底增加它的強度及堅固性而降低該內連線結構在例如晶粒結合、去除結合之載體、處理及輸送製程期間產生破裂及其它損傷。具有一擴大基底之複合內連線結構214及238允許半導體晶粒210及234具有較高輸出入接腳數。
儘管已詳加說明本發明一或更多實施例，熟知此項技術之人士會理解到可對那些實施例進行修正及改寫而不偏離下列申請專利範圍所提出之本發明範圍。
50‧‧‧電子裝置
52‧‧‧印刷電路板
54‧‧‧導線
56‧‧‧打線封裝
58‧‧‧覆晶封裝
60‧‧‧球狀柵格陣列
62‧‧‧凸塊晶片載體
64‧‧‧雙列式封裝
66‧‧‧平面柵格陣列
68‧‧‧多晶片模組
70‧‧‧四邊扁平無接腳封裝
72‧‧‧四邊扁平封裝
74‧‧‧半導體晶粒
76‧‧‧接觸墊片
78‧‧‧中間載體
80‧‧‧導體接腳
82‧‧‧接線
84‧‧‧密封劑
88‧‧‧半導體晶粒
90‧‧‧載體
92‧‧‧底膠或環氧樹脂黏性材料
94‧‧‧接線
96‧‧‧接觸墊片
98‧‧‧接觸墊片
100‧‧‧密封化合物或密封劑
102‧‧‧接觸墊片
104‧‧‧凸塊
106‧‧‧中間載體
108‧‧‧作用區
110‧‧‧凸塊
112‧‧‧凸塊
114‧‧‧訊號線
116‧‧‧密封化合物或密封劑
120‧‧‧半導體晶圓
122‧‧‧底板材料
124‧‧‧半導體晶粒或元件
126‧‧‧切割道
128‧‧‧背面
130‧‧‧作用表面
131‧‧‧盲孔
132‧‧‧導電矽穿孔
134‧‧‧導電層
136‧‧‧圖案化或光阻層
138‧‧‧圖案化開口
138a‧‧‧下方開口部分
138b‧‧‧開口部分
139‧‧‧導電層
140‧‧‧導電材料
142‧‧‧凸塊材料
144‧‧‧凸塊蓋
146‧‧‧傳導柱
146a‧‧‧擴大基底
146b‧‧‧較小本體
148‧‧‧複合內連線結構
150‧‧‧暫時基板或載體
152‧‧‧可滲透黏接層或膠帶
154‧‧‧研磨器
155‧‧‧背面
156‧‧‧圖案化或光阻層
158‧‧‧圖案化開口
158a‧‧‧下方開口部分
158b‧‧‧開口部分
160‧‧‧導電層
162‧‧‧鋸刀或雷射切割工具
170‧‧‧半導體晶圓
174‧‧‧半導體晶粒
176‧‧‧切割道
178‧‧‧背面
180‧‧‧作用表面
184‧‧‧導電層
186‧‧‧光阻層
188‧‧‧圖案化開口
188a‧‧‧擴大開口部分
188b‧‧‧開口部分
189‧‧‧導電層
190‧‧‧導電材料
192‧‧‧導電凸塊材料
194‧‧‧圓形凸塊蓋
196‧‧‧傳導柱
196a‧‧‧擴大基底
196b‧‧‧較小本體
198‧‧‧複合內連線結構
202‧‧‧基板或印刷電路板
204‧‧‧導電層
210‧‧‧半導體晶粒
212‧‧‧作用表面
214‧‧‧複合內連線結構
216‧‧‧導電穿孔
218‧‧‧導電層
220‧‧‧傳導柱
220a‧‧‧擴大基底
220b‧‧‧較小本體
224‧‧‧背面
230‧‧‧基板
232‧‧‧導線或接觸墊片
234‧‧‧半導體晶粒
236‧‧‧作用表面
238‧‧‧複合導電結構
240‧‧‧傳導柱
242‧‧‧密封劑或密封化合物
244‧‧‧凸塊
246‧‧‧導線或接觸墊片
F‧‧‧力量
第1圖說明具有不同封裝類型安裝於它的表面上之印刷電路板(PCB)。
第2a-2c圖說明安裝至該印刷電路板之代表性半導體封裝之進一步細部。
第3a-3s圖說明將導電穿孔形成至一半導體晶粒及在該半導體晶粒上形成具有一擴大基底之傳導柱的方法。
第4圖說明具有導電穿孔及內含一擴大基底之傳導柱的半導體晶粒。
第5a-5f圖說明在一半導體晶粒上形成具有一擴大基底之傳導柱的方法。
第6圖說明具有內含一擴大基底之傳導柱的半導體晶粒。
第7a-7c圖說明使用具有一擴大基底之傳導柱來堆疊二個半導體晶粒。
第8圖說明具有導電穿孔及內含一擴大基底之傳導柱的半導體晶粒。
第9圖說明使用具有一擴大基底之傳導柱來堆疊二個半導體晶粒。
124‧‧‧半導體晶粒或元件
130‧‧‧作用表面
132‧‧‧導電矽穿孔
134‧‧‧導電層
139‧‧‧導電層
144‧‧‧凸塊蓋
146‧‧‧傳導柱
148‧‧‧複合內連線結構
155‧‧‧背面
160‧‧‧導電層

权利要求:
Claims (15)
[1] 一種半導體裝置製造方法，包括：提供一半導體晶圓；形成延伸至該半導體晶圓內之複數個導電穿孔；在該半導體晶圓之第一表面上形成複數個傳導柱，該些傳導柱包含電性連接至該些導電穿孔之一擴大基底；及在相對於該半導體晶圓第一表面之半導體晶圓的第二表面上形成一導電層，該導電層係電性連接至該些導電穿孔。
[2] 如申請專利範圍第1項之方法，其中，該些傳導柱之擴大基底寬度係大於該些傳導柱之本體寬度。
[3] 根據申請專利範圍第1項之方法，進一步包含在該些傳導柱上形成一可熔化蓋。
[4] 如申請專利範圍第1項之方法，其中，形成該些傳導柱包含：在該半導體晶圓上形成一光阻層；在該光阻層內形成一開口，該開口包含一近似該半導體晶圓第一表面之擴大寬度；及在該開口中沉積一導電材料。
[5] 如申請專利範圍第1項之方法，其中，形成該些導電穿孔包含：形成部分延伸至該半導體晶圓中之導電穿孔；及移除該半導體晶圓第二表面中之一部分以露出該些導電穿孔。
[6] 一種半導體裝置製造方法，包括：提供一半導體晶粒；形成延伸至該半導體晶粒內之一導電穿孔；及在該半導體晶粒之第一表面上形成一傳導柱，該傳導柱包含電性連接至該導電穿孔之一擴大基底。
[7] 如申請專利範圍第6項之方法，進一步包含在相對於該半導體晶圓第一表面之半導體晶圓第二表面上形成一導電層，該導電層係電性連接至該導電穿孔。
[8] 如申請專利範圍第6項之方法，其中，該傳導柱之擴大基底寬度係大於該傳導柱之本體寬度。
[9] 根據申請專利範圍第6項之方法，其中，該傳導柱包含一不可熔化材料。
[10] 如申請專利範圍第6項之方法，其中，形成該傳導柱包含：在該半導體晶粒上形成一光阻層；在該光阻層內形成一開口，該開口包含一近似該半導體晶圓第一表面之擴大寬度；及在該開口中沉積一導電材料。
[11] 一種半導體裝置，包括：一第一半導體晶粒；及一第一傳導柱，形成於該第一半導體晶粒之第一表面上，該第一傳導柱包含一擴大基底，具有一大於該傳導柱之本體寬度的寬度。
[12] 如申請專利範圍第11項之半導體裝置，進一步包含一導電穿孔，形成於該第一半導體晶粒中。
[13] 如申請專利範圍第12項之半導體裝置，進一步包含在相對於該半導體晶圓第一表面之半導體晶圓的第二表面上形成一導電層，該導電層係電性連接至該導電穿孔。
[14] 如申請專利範圍第11項之半導體裝置，進一步包含一第二半導體晶粒，安裝至該第一半導體晶粒。
[15] 如申請專利範圍第14項之半導體裝置，進一步包含一第二傳導柱，形成於該第二半導體晶粒上，該第二傳導柱包含一擴大基底。

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法律状态:

优先权:

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申请号 | 申请日 | 专利标题

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