• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    本發明一實施例提供一種半導體裝置及其形成方法。在一實施例中，半導體裝置包括基板，其包括第一介電層設置在基板上。上述半導體裝置更包括緩衝層設置在基板上及在介電層的溝槽的第一、第二側壁之間。半導體裝置更包括絕緣層設置在緩衝層上，且在介電層的溝槽的第一、第二側壁之間。半導體裝置也包括第二介電層在介電層及絕緣層上。此外，半導體裝置包括鰭狀結構設置在絕緣層上且介於第二介電層的溝槽的第一、第二側壁之間。
    公开号:TW201318070A
    申请号:TW101111998
    申请日:2012-04-05
    公开日:2013-05-01
    发明作者:Chi-Ming Chen；Chung-Yi Yu；Ho-Yung David Hwang
    申请人:Taiwan Semiconductor Mfg；
    IPC主号:H01L21-00
    专利说明:
    半導體裝置及其形成方法
    本發明係有關於半導體裝置，且特別是有關於一種具有鰭狀結構的半導體裝置。
    半導體積體電路工業經歷了快速的成長。在積體電路的發展歷程中，已可增加其功能密度(亦即，單位晶片面積的互連裝置數目)但減小其體積(亦即，利用一製造製程所能夠形成的最小元件(線))。此微縮化的製程的優點例如為增加生產效率及降低相關花費。但微縮化的製程也增加了製程及製造積體電路的複雜性，故為了實現上述優點，積體電路的製造也需要類似的進展。
    例如，隨著半導體工業進入奈米技術製程節點，為了追求高裝置密度、高性能、低花費所帶來製造及設計上的挑戰，而產生了鰭式場效應電晶體(FinFET)裝置的發展。雖然現存的FinFET裝置及其製造方法已大體符合其欲達目的，但無法完全滿足所有需求。
    本發明一實施例提供一種半導體裝置，包括：一基板；一第一介電層，設置於該基板上；一緩衝層，設置在該基板上且在該第一介電層的一溝槽的一第一側壁及一第二側壁之間；一絕緣層，設置在該緩衝層上且在該第一介電層的該溝槽的該第一側壁及該第二側壁之間；一第二介電層，設置在該第一介電層及該絕緣層上；以及一鰭狀結構，設置在該絕緣層上，且介於該第二介電層的一溝槽的一第一側壁及一第二側壁之間。
    本發明又一實施例提供一種半導體裝置，包括：一基板；一緩衝層，形成在該基板上且介於一第一介電層之間；一絕緣層，形成在該緩衝層上且介於該第一介電層之間；一鰭狀結構，形成在該絕緣層上，且介於一第二絕緣層之間，該第二介電層形成在該第一介電層及該絕緣層上。
    本發明又一實施例提供一種半導體裝置的形成方法，包括：提供一基板；在該基板上沉積一第一介電層；在該第一介電層中形成一第一溝槽而暴露出該基板的一表面；在該第一溝槽中該基板的該暴露表面上沉積一緩衝層；在該第一溝槽中凹蝕該緩衝層；在該第一溝槽中該凹蝕的緩衝層上沉積一絕緣層；在包括該絕緣層的該基板上沉積一第二介電層；在該第二介電層中形成一第二溝槽而暴露出該絕緣層的一表面；在該第二溝槽中該絕緣層的該暴露表面上形成一鰭狀結構；以及移除該第二介電層的一部分而暴露該鰭狀結構的側壁。
    為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
    以下依本發明之不同特徵舉出數個不同的實施例。本發明中特定的元件及安排係為了簡化，但本發明並不以這些實施例為限。舉例而言，於第二元件上形成第一元件的描述可包括第一元件與第二元件直接接觸的實施例，亦包括具有額外的元件形成在第一元件與第二元件之間、使得第一元件與第二元件並未直接接觸的實施例。此外，為簡明起見，本發明在不同例子中以重複的元件符號及/或字母表示，但不代表所述各實施例及/或結構間具有特定的關係。
    在實施例中的裝置可為半導體裝置，各裝置可包括本發明一或多個實施例的優點。例如，此裝置可為鰭式場效應電晶體(FinFET)裝置。鰭式場效應電晶體裝置可為P型金氧半(PMOS)鰭式場效應電晶體、N型金氧半(NMOS)鰭式場效應電晶體、或具有PMOS鰭式場效應電晶體及NMOS鰭式場效應電晶體的互補式金氧半(CMOS)鰭式場效應電晶體。接下來將繼續以鰭式場效應電晶體為例子說明本發明各種實施例。然而，應了解除了特別指出外，本發明並不限於特定的裝置種類。
    參照第1及2至12圖，以下敘述方法100及半導體裝置200。第1圖為根據本發明各種實施例製造積體電路裝置/半導體裝置的方法100的流程圖。在一實施例中，方法100係用以製造包括鰭式場效應電晶體的半導體裝置。
    方法100由步驟102開始，其中提供基板，且在基板上沉積介電層。在步驟104中，在第一介電層中形成第一溝槽。第一溝槽的形成可包括圖案化罩幕層及利用罩幕層蝕刻第一介電層，而暴露出基板的表面。在步驟106中，在第一溝槽中的基板的表面上沉積緩衝層，且在包含緩衝層的基板上進行平坦化製程。緩衝層的沉積可大體上填滿第一溝槽。緩衝層的沉積可為在第一溝槽中磊晶(epi)成長緩衝層。可進行平坦化製程已移除緩衝層多餘的材料。方法100繼續進行到步驟108，其中，移除第一溝槽中一部分的緩衝層，而在第一溝槽中的緩衝層上沉積絕緣層。部分緩衝層的移除可包括藉由蝕刻製程使緩衝層凹蝕。絕緣層的沉積可包括在第一溝槽中的緩衝層上磊晶成長絕緣層。在步驟110中，在包括絕緣層的基板上沉積第二介電層，且在第二介電層中形成第二溝槽。第二溝槽的形成可包括圖案化罩幕層及利用罩幕層蝕刻第二介電層，而暴露出絕緣層的表面。在步驟112中，在第二溝槽中的絕緣層上沉積半導體材料以形成鰭狀結構，且在具有鰭狀結構的基板上進行平坦化製程。鰭狀結構的形成可包括在第二溝槽中的絕緣層上磊晶成長半導體材料，使得半導體材料大體填滿第二溝槽。可進行平坦化製程以移除鰭狀結構多餘的半導體材料。上述方法繼續進行到步驟114，其中，移除一部分的第二介電層。第二介電層的移除可包括蝕刻製程，而暴露出鰭狀結構的側壁。方法100繼續進行到步驟116，而完成積體電路裝置的製造。
    上述步驟可包括在鰭狀結構的通道區上形成閘極堆疊，以及在半導體裝置的源極/汲極(S/D)區中形成源極及汲極元件等其他步驟，以完成積體電路裝置的製造。閘極堆疊的形成可為先閘極(gate first)或後閘極(gate last)製程。例如，在先閘極製程中，閘極堆疊的形成可包括在中心區中的鰭狀結構上沉積介電層、在介電層上形成閘極結構(例如：閘極電極)、以及在閘極結構的側壁上及鄰接至半導體裝置的源極/汲極區的地方形成閘極間隙物。而後，藉由在源極/汲極區中凹蝕半導體材料，並在源極/汲極區中沉積摻雜的半導體材料以在源極/汲極區中形成源極/汲極區元件。摻雜的半導體材料的沉積可包括磊晶成長半導體材料。在方法100之前、之間、之後可提供額外的步驟，且在此方法的其他實施例中可取代或刪除一些步驟。以下將敘述各種實施例中可根據第1圖之方法100所形成的半導體裝置。
    第2至11圖顯示在一實施例中根據第1圖的方法所形成的半導體裝置在各個製造階段的剖面圖。此外，第12圖顯示在一實施例中根據第1圖的方法所形成第2至11圖的半導體裝置在最後製造階段的透視圖。如前述，在此實施例中，半導體裝置為鰭式場效應電晶體裝置。此鰭式場效應電晶體(FinFET)裝置包括任何以鰭狀為主、多閘極電晶體。鰭式場效應電晶體裝置200可包括微處理器、記憶體元件、及/或其他積體電路裝置。為了更清楚、容易的了解本發明的概念，第2至12圖已經過簡化。在FinFET裝置200中可增加額外的元件，在其他實施例中，下述半導體裝置200中的一些元件則可被取代或移除。
    參照第2圖，FinFET裝置200包括基板(例如：晶圓)210。基板210為塊基板，例如包括矽、矽鍺、及/或其他適合的材料。或者，基板210包括元素半導體；化合物半導體如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；或前述之組合。或者，基板210包括絕緣層覆矽(SOI)基板。絕緣層覆矽基板的製造可利用氧植入隔離(SIMOX)、晶圓接合、及/或其他適合的方法。基板210可包括各種摻雜區及其他適合的元件。在另一實施例中，基板210可更包括磊晶(epi)矽、磊晶鍺、及/或磊晶矽鍺。
    再次參照第2圖，在基板210上沉積第一介電層212。第一介電層212的形成可包括任何適合的製程，且形成至任何適合的厚度。在此實施例中，第一介電層212包括氧化矽，且其形成係藉由化學氣相沉積(CVD)或熱氧化製程，所形成的厚度約介於3000埃至5000埃。或者，第一介電層212包括介電材料如高介電常數介電材料、其他適合的介電材料、或前述之組合。在一些實施例中，所形成的第一介電層212的厚度在約2000埃至約10000埃。高介電常數介電材料的例子包括二氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)氧化鉿鋯(HfZrO)、氧化鋯、氧化鋁、二氧化鉿-三氧化二鋁-(HfO2-Al2O3)合金、其他適合的高介電常數材料、及/或前述之組合。熱氧化製程可為乾或濕蝕刻。在一些實施例中，氧化矽的形成可利用物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿化學氣相沉積(HDPCVD)、其他適合的方法、及/或前述之組合。化學氣相沉積製程可利用的化學品例如包括六氯矽烷(hexachlorodisilane；HCD或Si2Cl6)、二氯矽烷(dichlorosilane；DCS或SiH2Cl2)、二(叔丁基氨基)矽烷(bis(tertiarybutylamino) silane；BTBAS或C8H22N2Si)及二矽烷(disilane;DS或Si2H6)。
    參照第3圖，在第一介電層212中形成第一溝槽214。在此實施例中，第一溝槽214的形成係藉由蝕刻製程，而暴露出基板210的表面。蝕刻製程可包括濕蝕刻、乾蝕刻、或前述之組合。在一實施例中，乾蝕刻製程可包括形成光阻層、圖案化光阻層、蝕刻第一介電層212、以及移除光阻層。在另一實施例中，用以蝕刻第一介電層212的乾蝕刻製程可包括化學品如含氟氣體。在又一實施例中，乾蝕刻的化學品包括四氟化碳(CF4)、六氟化硫(SF6)、或三氟化氮(NF3)。
    參照第4圖，在第一溝槽214中暴露出來的基板210的表面上沉積緩衝層216。在此實施例中，緩衝層216的沉積包括深寬比捕捉(aspect ratio trapping；ART)方法。深寬比捕捉方法包括磊晶成長緩衝層216，使其大體填滿第一溝槽214(例如：磊晶成長緩衝層216至其厚度至少為3000埃)。深寬比捕捉方法係藉由在成長製程中，在第一溝槽214中側向侷限(laterally confining)緩衝層216的側壁，以捕捉因晶格失配(例如：基板210的晶格及緩衝層216之間的失配)所產生的缺陷。亦即，捕捉源自基板210及緩衝層216界面的缺陷(例如：差排)。因此，減少或消除在緩衝層216的上方部分中的缺陷(例如差排)。由於缺陷的減少也可減少基板耗損(substrate loss)，故希望能夠減少緩衝層216中的缺陷。
    緩衝層的材料的選擇在於可使得因晶格失配所產生的缺陷可隨著緩衝層216的成長而消除。緩衝層216可為介電材料、高/低能帶材料、或導電材料。在此實施例中，緩衝層216包括具有結晶結構的第Ⅲ-Ⅴ型材料，例如緩衝層216包括砷化鋁(AlAs)、砷化鋁/鍺(AlAs/Ge)、磷化銦(InP)、砷化銦(鎵)(In(Ga)As)、砷化銦(InAs)、或銻化銦(InSb)。或者，緩衝層216包括晶格常數與基板210的晶格常數夠相近的適當材料，因此當緩衝層216磊晶成長時，在緩衝層216的上方部分沒有缺陷(例如：差排)。
    參照第5圖，在包括緩衝層216的基板210上進行平坦化製程。在此實施例中，平坦化製程包括對FinFET裝置200進行化學機械研磨(CMP)製程以移除緩衝層216多餘的部分。平坦化製程的進行可使得緩衝層216的頂表面與第一介電層212的頂表面齊平。
    參照第6圖，在第一溝槽214中凹蝕緩衝層216。在此實施例中，緩衝層216的凹蝕包括藉由濕蝕刻製程移除一部分的緩衝層216，以在FinFET裝置200的第一溝槽214中回蝕過量的緩衝層216材料，因此暴露出溝槽214的側壁的一部分。緩衝層216例如為回蝕約500埃至約2000埃。濕蝕刻製程可包括利用化學品包括氯化氫、氯氣(Cl2)、或任何適合緩衝層216的化學品。或者，蝕刻製程可包括乾蝕刻製程、或結合濕及乾蝕刻製程。在一實施例中，乾蝕刻製程可包括形成光阻層、圖案化光阻層、蝕刻緩衝層216、及移除光阻層。
    參照第7圖，在第6圖的第一溝槽214中的緩衝層216上沉積絕緣層218。絕緣層218的沉積可利用與上述第6圖的製程相同的腔室或相同的機器。例如，絕緣層218的沉積包括在第6圖的第一溝槽214中磊晶成長絕緣層218。在此實施例中，絕緣層218的厚度可沉積至約大於500埃，以大致填滿第一溝槽214。或者，只要絕緣層218可具有隔離結構的功能，絕緣層218的沉積可沒有填滿第6圖的第一溝槽214。在此實施例中，絕緣層218包括具有結晶結構的高能階Ⅲ/Ⅴ材料，例如絕緣層218包括銻砷鋁(AlAsSb)、銻鎵砷(GaAsSb)、或砷銦鋁(InAlAs)。或者，絕緣層218包括可作為隔離材料之任何適當的介電材料。可選擇適當的絕緣層218，使得緩衝層216的晶格常數大體與絕緣層218的晶格常數相似，因此在緩衝層216上所沉積的的絕緣層218大體無差排。此外，由於位於絕緣層218下的緩衝層216的頂表面及/或界面大體無缺陷(例如：少數或無差排)，故此沉積製程可提供只有少數或無缺陷(例如：差排)的絕緣層218。由於絕緣層218包括少數或無缺陷，絕緣層218的頂表面及/或界面大體無缺陷，故可藉由絕緣層218及緩衝層216而降低甚或消除了基板的耗損。
    仍參照第7圖，在包括絕緣層218的基板210上沉積第二介電層220。第二介電層的沉積可利用任何適當的製程，並形成具有任何適當的厚度。介電層220的厚度界定後續形成的鰭狀結構的高度。在此實施例中，第二介電層220包括氧化矽，且其形成係利用化學氣相沉積(CVD)製程沉積至厚度約為1000埃至約3000埃。或者，第二介電層220包括介電材料如高介電常數介電材料、其他適合的介電材料、或前述之組合。高介電常數介電材料的例子包括二氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)氧化鉿鋯(HfZrO)、氧化鋯、氧化鋁、二氧化鉿-三氧化二鋁-(HfO2-Al2O3)合金、其他適合的高介電常數材料、及/或前述之組合。在一些實施例中，氧化矽的形成可利用物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿化學氣相沉積(HDPCVD)、其他適合的方法、及/或前述之組合。化學氣相沉積製程可利用的化學品例如包括六氯矽烷(hexachlorodisilane；HCD或Si2Cl6)、二氯矽烷(dichlorosilane；DCS或SiH2Cl2)、二(叔丁基氨基)矽烷(bis(tertiarybutylamino) silane；BTBAS或C8H22N2Si)及二矽烷(disilane;DS或Si2H6)。
    參照第8圖，在第二介電層220中形成第二溝槽222。在此實施例中，第二溝槽222的形成係利用蝕刻製程，而暴露出絕緣層218的表面(例如：第二介電層220的蝕刻厚度至少約為1000埃)。蝕刻製程包括多步驟蝕刻組合製程，包括濕蝕刻及乾蝕刻製程。例如，多步驟蝕刻製程包括首先進行乾蝕刻製程以大致移除第二溝槽222中的第二介電層220，而後進行濕蝕刻製程以移除溝槽中剩餘的第二介電層220並在絕緣層218停止蝕刻，因而暴露出絕緣層218的表面。在另一實施例中，多步驟蝕刻製程包括進行額外的後續乾蝕刻及/或濕蝕刻製程。或者，多步驟蝕刻製程包括首先進行濕蝕刻製程而後進行乾蝕刻製程。在另一實施例中，更包括進行額外的乾蝕刻及/或濕蝕刻製程。或者，蝕刻製程包括只進行濕蝕刻製程或只進行乾蝕刻製程。在一實施例中，濕蝕刻製程包括化學品包括氯化氫、氯(Cl2)、或任何適合第二介電層220材料的化學品。或者，乾蝕刻製程可包括形成光阻層，圖案化光阻層、蝕刻第二介電層220，及移除光阻層。在另一實施例中，用以蝕刻第二介電層220的乾蝕刻製程可包括化學品包括含氟氣體。在又一實施例中，乾蝕刻的化學品包括四氟化碳(CF4)、六氟化硫(SF6)、或三氟化氮(NF3)。
    參照第9圖，形成FinFET裝置200的鰭狀結構224。鰭狀結構224的形成包括在第二溝槽222中(參照第8圖)絕緣層218的暴露表面上沉積一材料。在此實施例中，鰭狀結構224的沉積包括磊晶成長半導體材料，以大體上填滿第二溝槽222(例如：磊晶成長半導體材料至其厚度至少為約1000埃)。磊晶製程可包括CVD沉積技術(例如：氣相磊晶(VPE)及/或超高真空CVD(UHV-CVD)、分子束磊晶、及/或其他適合的製程。在此實施例中，鰭狀結構224的半導體材料包括第Ⅲ-Ⅴ型材料，例如砷化鋁(AlAs)、砷化銦鎵(InGaAs)、銻銦鎵(InGaSb)、磷化銦(InP)、銻化鋁(AlSb)等。或者，鰭狀結構包括鍺或任何適當的半導體材料。
    參照第10圖，在包括鰭狀結構224的FinFET裝置上進行平坦化製程。在此實施例中，平坦化製程包括對FinFET裝置200進行化學機械研磨(CMP)製程以移除鰭狀結構224多餘的部分。平坦化製程的進行可使得鰭狀結構224的頂表面與第二介電層220的頂表面齊平。
    參照第11圖，凹蝕第二介電層220以暴露出鰭狀結構224的側壁。在此實施例中，第二介電層220的凹蝕包括藉由光微影及濕蝕刻製程，以回蝕在FinFET裝置200的過量的第二介電層220，因此暴露出鰭狀結構224的側壁的一部分。例如回蝕約100埃的第二介電層220。或者，回蝕約100埃至約2600埃的第二介電層220。或者，第二介電層220的凹蝕包括移除適當厚度的第二介電層220，使得鰭狀結構224的側壁暴露出來。蝕刻製程可包括濕蝕刻、乾蝕刻、或前述之組合。在一實施例中，濕蝕刻製程可包括化學品包括氯化氫、氯氣(Cl2)、或任何適合第二介電層220的化學品。在一實施例中，乾蝕刻製程可包括形成光阻層、圖案化光阻層、蝕刻第二介電層220、及移除光阻層。在另一實施例中，用以蝕刻第二介電層220的乾蝕刻製程可包括化學品包括含氟氣體。在又一實施例中，乾蝕刻的化學品包括四氟化碳(CF4)、六氟化硫(SF6)、或三氟化氮(NF3)。
    參照第12圖，FinFET裝置200包括閘極結構226。閘極結構橫越鰭狀結構224，分隔鰭狀結構224的源極及汲極(S/D)元件228。源極/汲極元件228定義其中的通道區並在閘極結構226下。閘極結構226可包括閘極介電層230、閘極電極232、及閘極間隙物。閘極介電層230包括介電材料，如氧化矽、高介電常數介電材料、其他適合的介電材料、或前述之組合。高介電常數介電材料的例子包括二氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)氧化鉿鋯(HfZrO)、氧化鋯、氧化鋁、二氧化鉿-三氧化二鋁-(HfO2-Al2O3)合金、其他適合的高介電常數材料、及/或前述之組合。閘極電極232包括多晶矽及/或金屬，包括鋁、銅、鈦、鉭、鎢、鉬、氮化鉭(TaN)、矽化鎳(NiSi)、矽化鈷(CoSi)、氮化鈦(TiN)、氮化鎢(WN)、鋁鈦(TiAl)、氮化鈦鋁(TiAlN)、氮碳化鉭(TaCN)、碳化鉭(TaC)、氮矽化鉭(TaSiN)、其他導電材料、或前述之組合。閘極結構226可包括許多其他的層狀物，例如蓋層、界面層、擴散層、阻障層、或前述之組合。可在閘極結構226上形成硬罩幕層。硬罩幕層可包括氧化矽、氮化矽、氮氧化矽、碳化矽、其他適合的材料、或前述之組合。
    形成閘極結構226的製程可包括沉積、微影圖案化、及蝕刻製程。沉積製程包括化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿化學氣相沉積(HDPCVD)、金屬有機化學氣相沉積(MOCVD)、遙控電漿化學氣相沉積(RPCVD)、電漿強化化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、原子層化學氣相沉積(ALCVD)、大氣壓化學氣相沉積(APCVD)、其他適合的方法、前述之組合。微影圖案化製程包括光阻塗佈(例如旋轉塗佈)、軟烤、罩幕對準(mask aligning)、曝光、曝後烤、光阻顯影、潤洗(rinse)、乾燥(例如硬烤)、其他適合的製程、或前述之組合。或者，微影曝光製程可利用其他方法進行或取代，例如無罩幕微影、電子束寫入、及離子束寫入。或者，微影圖案化製程可包括奈米壓印(nanoimprint)技術。蝕刻製程包括乾蝕刻、濕蝕刻、及/或其他蝕刻方法。
    閘極電極232的形成可為先閘極(gate first)或後閘極(gate last)製程。例如，在先閘極製程中，可藉由任何適當的製程形成閘極結構226，而後再形成源極/汲極(S/D)元件228。例如，在形成閘極結構226之後，移除鰭狀結構224暴露的部分(例如：源極/汲極區中)，而不移除鰭狀結構224覆蓋的部分(例如：通道區)。鰭狀結構224暴露部分的移除可包括移除鰭狀結構224材料，以在FinFET裝置200中形成凹蝕，並暴露出絕緣層218的表面。或者，沒有形成凹蝕及/或沒有暴露出絕緣層218的表面。可利用蝕刻製程移除鰭狀結構224暴露的部分。蝕刻製程可包括乾蝕刻製程、濕蝕刻製程、或前述之組合。在部分移除鰭狀結構224材料後，在鰭狀結構224被部分移除的地方磊晶成長鰭狀結構224的源極/汲極元件228。
    如前述，可藉由磊晶製程形成源極/汲極元件228(具應變)。磊晶製程可包括CVD沉積技術(例如：氣相磊晶(vapor-phase epitaxy；VPE)及/或超高真空CVD(ultra-high vacuum CVD；UHV-CVD))、原子束磊晶、及/或其他適合的製程。磊晶製程可利用氣態及/或液態前趨物，其與鰭狀結構224的組成(例如矽)及/或暴露的絕緣層218作用。在此實施例中，源極/汲極元件228包括第Ⅲ-Ⅴ型材料，例如砷化銦鎵(InGaAs)、磷化銦(InP)、銻化鎵(GaSb)、InAs(砷化銦)、銻化鋁(AlSb)、銻化銦(InSb)等。或者，源極/汲極元件228包括鍺或任何適當的半導體材料。
    在後閘極製程中，利用與先閘極製程類似的製程/材料；因此，這些製程/材料在此不重複敘述。然而，先閘極製程及後閘極製程的不同之處在於後閘極製程在形成源極/汲極元件時利用虛設閘極結構。而後，移除虛設閘極結構並形成最終的閘極結構。
    在一實施例中，FinFET裝置200可為PMOS裝置或NMOS裝置。在沉積(成長)時對源極/汲極元件進行摻雜，例如可利用在磊晶製程的源極材料添加n型雜質(如磷)或p型雜質(如硼)，或者在沉積成長製程之後以離子植入製程進行摻雜。摻雜的磊晶層可具有梯度的摻雜輪廓。接著，可進行化學機械研磨(CMP)製程以平坦化應變(strained)的源極/汲極元件228。在形成源極/汲極元件之前或之後，可進行植入、擴散及/或回火製程，以在FinFET裝置200的源極/汲極元件中形成重摻雜源極/汲極(HDD)元件，其在FinFET裝置200為PMOS裝置時為p型，或在FinFET裝置200為NMOS裝置時為n型。
    方法100及FinFET裝置200的優點在於緩衝層216利用深寬比捕捉(aspect ratio trapping；ART)方法捕捉缺陷(如差排)，因此減少晶格失配，且使得絕緣層218對鰭狀結構224的源極/汲極元件228的隔離更好。因此，降低或甚至消除FinFET的基板的基板耗損(substrate lekage)，因此提升FinFET裝置200的效率及載子遷移率。此外，此處所述形成FinFET裝置200的方法易於在現存的製程中進行。不同的實施例可具有不同的優點，且在任一實施例中並不需要具有特定的優點。
    FinFET裝置200可包括在後續製程中形成的額外的元件。例如，可在基板210上形成多個接觸插塞/導孔/線及多層內連線元件，以連接FinFET裝置200的多個元件及結構。額外的元件可提供FinFET裝置200的電性內連線。例如，多層內連線包括垂直內連線(如傳統的導孔及接觸插塞)或水平內連線(如金屬線)。各種內連線元件可利用各種導電材料形成，包括銅、鎢、及/或矽化物。在一實施例中，可利用鑲嵌法(damascene)及/或雙鑲嵌法(dual damascene)形成銅相關的多層內連線結構。
    因此，提供一半導體裝置。在一實施例中，半導體裝置包括基板，及第一介電層設置於基板上。半導體裝置更包括緩衝層設置在基板上且在該介電層的溝槽的第一側壁及第二側壁之間。半導體裝置更包括絕緣層設置在緩衝層上且在該介電層的該溝槽的該第一側壁及該第二側壁之間。半導體裝置也包括第二介電層設置在該第一介電層及該絕緣層上。此外，半導體裝置包括鰭狀結構，設置在該絕緣層上，且介於該第二介電層的溝槽的第一側壁及第二側壁之間。
    在一些實施例中，半導體裝置更包括閘極結構設置在該鰭狀結構上。閘極結構分開該半導體裝置的源極及汲極區。源極及汲極區之間定義通道區。
    在一些實施例中，緩衝層為具有結晶結構的第Ⅲ/Ⅴ型材料，且絕緣層為具有結晶結構的第Ⅲ/Ⅴ型材料。在各種實施例中，緩衝層包括磷化銦(InP)、砷化銦鎵(InGaAs)或銻化銦(InSb)，絕緣層包括銻砷鋁(AlAsSb)或砷銦鋁(InAlAs)。在一些實施例中，緩衝層包括一厚度介於約3000埃至約10000埃，且絕緣層包括一厚度介於約500埃至約2000埃。在一些實施例中，緩衝層係一深寬比捕捉(aspect ratio trapping；ART)層，且絕緣層大體無差排。在各種實施例中，半導體裝置係P型金氧半(PMOS)鰭式場效應電晶體(FinFET)裝置或N型金氧半(NMOS)鰭式場效應電晶體裝置，且半導體裝置在積體電路裝置中。
    在本發明其他實施例中也提供其他半導體裝置。在一實施例中，半導體裝置包括基板，以及緩衝層形成在該基板上且介於第一介電層之間。半導體裝置更包括絕緣層形成在該緩衝層上且介於該第一介電層之間。此外，半導體裝置包括鰭狀結構形成在該絕緣層上，且介於第二絕緣層之間，該第二介電層形成在該第一介電層及該絕緣層上。
    在一些實施例中，半導體裝置更包括閘極介電層設置在該鰭狀結構的中心部分；以及閘極電極設置在該閘極介電層上。該閘極電極穿過該鰭狀結構，且分開該半導體裝置的收縮應變源極及汲極(strained S/D)元件。該收縮應變源極及汲極元件之間定義該鰭狀結構的通道區。該收縮應變源極及汲極元件包括一第Ⅲ/Ⅴ型材料。該收縮應變源極及汲極元件及該鰭狀結構的該通道區具有不同的晶格常數。在各種實施例中，半導體裝置更包括位於該緩衝層及該絕緣層間的一界面，其大體不含差排，以及位於該絕緣層間及該鰭狀結構的一界面，其大體不含差排。
    在一些實施例中，緩衝層包括具有結晶結構的材料，且該絕緣層包括具有結晶結構的高能階(band gap)材料。在各種實施例中，緩衝層包括介電材料，且絕緣層包括高能階(band gap)材料。
    此外，本發明各種實施例也提供一種方法，包括提供基板，且在該基板上沉積第一介電層。此方法更包括在該第一介電層中形成第一溝槽而暴露出該基板的一表面。此方法更包括在該第一溝槽中該基板的該暴露表面上沉積緩衝層。此方法也包括在該第一溝槽中凹蝕該緩衝層，以及在該第一溝槽中該凹蝕的緩衝層上沉積絕緣層。此方法也包括在包括該絕緣層的該基板上沉積第二介電層。此外，此方法包括在該第二介電層中形成第二溝槽而暴露出該絕緣層的一表面。此外，此方法包括在該第二溝槽中該絕緣層的該暴露表面上形成鰭狀結構，以及移除該第二介電層的一部分而暴露該鰭狀結構的側壁。
    在一些實施例中，上述方法更包括在沉積該緩衝層之後及在凹蝕該緩衝層之前，在包括該緩衝層的該基板上進行平坦化製程。此方法更包括在形成該鰭狀結構之後及移除該部分的該第二介電層之前，在包括該鰭狀結構的該基板上進行平坦化製程。此方法更包括在包括該暴露的側壁的該鰭狀結構上形成閘極結構。該閘極結構分開該半導體裝置的源極及汲極區。該源極及汲極區之間定義通道區。此方法更包括移除該源極及汲極區中的該鰭狀結構；以及在該源極及汲極區中形成該鰭狀結構的應力源極及汲極元件。
    在一些實施例中，移除該源極及汲極區中的該鰭狀結構的步驟包括在半導體裝置中形成凹蝕，而暴露該絕緣層的一表面，且該應力源極及汲極元件的形成包括在該凹蝕中該絕緣層的該暴露表面上磊晶成長該源極及汲極元件。在一些實施例中，該閘極結構的形成包括在該鰭狀結構的中心區形成閘極介電層，以及在該閘極介電層上形成閘極電極。在各種實施例中，該緩衝層的沉積包括磊晶成長第Ⅲ/Ⅴ型材料，以及該絕緣層的沉積包括磊晶成長一第Ⅲ/Ⅴ型材料。在一些實施例中，該緩衝層的沉積包括利用一深寬比捕捉(aspect ratio trapping；ART)方法。該深寬比捕捉(aspect ratio trapping；ART)方法包括磊晶成長該緩衝層，使得該第一溝槽大體被填滿，以及在磊晶成長製程中，藉由在第一溝槽中側向侷限該緩衝層的側壁以捕捉該緩衝層的差排，使得該緩衝層的一頂表面大體無差排。在一些實施例中，該絕緣層的沉積包括磊晶成長大體無差排的一介電層材料。在各種實施例中，該緩衝層的凹蝕包括在裝置中進行濕蝕刻製程，該絕緣層的沉積包括在該裝置中磊晶成長一高能階第Ⅲ/Ⅴ型介電材料，以及該第二溝槽的形成包括二步驟蝕刻製程，包括：第一步驟，包括一乾蝕刻製程；以及第二步驟，包括一濕蝕刻製程，該濕蝕刻製程在該絕緣層上停止。
    雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
    100．．．方法
    200．．．半導體裝置
    102、104、106、108、110、112、114、116．．．步驟
    210．．．基板
    212．．．第一介電層
    214．．．第一溝槽
    216．．．緩衝層
    218．．．絕緣層
    220．．．第二介電層
    222．．．第二溝槽
    224．．．鰭狀結構
    226．．．閘極結構
    228．．．源極及汲極元件
    230．．．閘極介電層
    232．．．閘極電極
    第1圖顯示根據本發明各種實施例之製造半導體裝置的方法的流程圖。
    第2-11圖顯示根據第1圖的方法，在一實施例中所形成的半導體裝置在各製造階段的剖面圖。
    第12圖顯示根據第1圖的方法，在一實施例中所形成第2-11圖的半導體裝置的最後製造階段的透視圖。
    200．．．半導體裝置
    210．．．基板
    212．．．第一介電層
    216．．．緩衝層
    218．．．絕緣層
    220．．．第二介電層
    224．．．鰭狀結構
    226．．．閘極結構
    228．．．源極及汲極元件
    230．．．閘極介電層
    232．．．閘極電極
    权利要求:
    Claims (10)
    [1] 一種半導體裝置，包括：一基板；一第一介電層，設置於該基板上；一緩衝層，設置在該基板上且在該第一介電層的一溝槽的一第一側壁及一第二側壁之間；一絕緣層，設置在該緩衝層上且在該第一介電層的該溝槽的該第一側壁及該第二側壁之間；一第二介電層，設置在該第一介電層及該絕緣層上；以及一鰭狀結構，設置在該絕緣層上，且介於該第二介電層的一溝槽的一第一側壁及一第二側壁之間。
    [2] 如申請專利範圍第1項所述之半導體裝置，更包括：一閘極結構，設置在該鰭狀結構上，該閘極結構分開該半導體裝置的源極及汲極區，該源極及汲極區之間定義一通道區，其中該緩衝層為具有結晶結構的第Ⅲ/Ⅴ型材料；且其中該絕緣層為具有結晶結構的第Ⅲ/Ⅴ型材料。
    [3] 如申請專利範圍第1項所述之半導體裝置，其中該緩衝層包括介於約3000埃至約10000埃的厚度；以及其中該絕緣層包括介於約500埃至約2000埃的厚度。
    [4] 如申請專利範圍第1項所述之半導體裝置，其中該緩衝層係一深寬比捕捉(aspect ratio trapping；ART)層；且其中該絕緣層大體無差排。
    [5] 一種半導體裝置，包括：一基板；一緩衝層，形成在該基板上且介於一第一介電層之間；一絕緣層，形成在該緩衝層上且介於該第一介電層之間；以及一鰭狀結構，形成在該絕緣層上，且介於一第二絕緣層之間，該第二介電層形成在該第一介電層及該絕緣層上。
    [6] 如申請專利範圍第5項所述之半導體裝置，更包括：一閘極介電層，設置在該鰭狀結構的中心部分；以及一閘極電極，設置在該閘極介電層上，該閘極電極穿過該鰭狀結構，且分開該半導體裝置的收縮應變源極及汲極(strained S/D)元件，該收縮應變源極及汲極元件之間定義該鰭狀結構的一通道區；其中該收縮應變源極及汲極元件包括一第Ⅲ/Ⅴ型材料；以及其中該收縮應變源極及汲極元件及該鰭狀結構的該通道區具有不同的晶格常數。
    [7] 一種半導體裝置的形成方法，包括：提供一基板；在該基板上沉積一第一介電層；在該第一介電層中形成一第一溝槽而暴露出該基板的一表面；在該第一溝槽中該基板的該暴露表面上沉積一緩衝層；在該第一溝槽中凹蝕該緩衝層；在該第一溝槽中該凹蝕的緩衝層上沉積一絕緣層；在包括該絕緣層的該基板上沉積一第二介電層；在該第二介電層中形成一第二溝槽而暴露出該絕緣層的一表面；在該第二溝槽中該絕緣層的該暴露表面上形成一鰭狀結構；以及移除該第二介電層的一部分而暴露該鰭狀結構的側壁。
    [8] 如申請專利範圍第7項所述之半導體裝置的形成方法，更包括：在沉積該緩衝層之後及在凹蝕該緩衝層之前，在包括該緩衝層的該基板上進行平坦化製程；在形成該鰭狀結構之後及移除該部分的該第二介電層之前，在包括該鰭狀結構的該基板上進行平坦化製程；在包括該暴露的側壁的該鰭狀結構上形成一閘極結構，該閘極結構分開該半導體裝置的一源極及汲極區，該源極及汲極區之間定義一通道區；移除該源極及汲極區中的該鰭狀結構；以及在該源極及汲極區中形成該鰭狀結構的一應變源極及汲極元件。
    [9] 如申請專利範圍第7項所述之半導體裝置的形成方法，其中該緩衝層的沉積包括磊晶成長一第Ⅲ/Ⅴ型材料；以及其中該絕緣層的沉積包括磊晶成長一第Ⅲ/Ⅴ型材料。
    [10] 如申請專利範圍第7項所述之半導體裝置的形成方法，其中該緩衝層的沉積包括利用一深寬比捕捉(aspect ratio trapping；ART)方法，該深寬比捕捉(aspect ratio trapping；ART)方法包括：磊晶成長該緩衝層，使得該第一溝槽大體被填滿；以及在磊晶成長製程中，藉由在第一溝槽中側向侷限該緩衝層的側壁以捕捉該緩衝層的差排，使得該緩衝層的一頂表面大體無差排。
    类似技术:
    公开号 | 公开日 | 专利标题
    TWI473171B|2015-02-11|半導體裝置及其形成方法
    US9806076B2|2017-10-31|FinFET device and method of manufacturing same
    US8786019B2|2014-07-22|CMOS FinFET device
    TWI582990B|2017-05-11|鰭式場效電晶體之源極／汲極區域及其形成方法
    US9859427B2|2018-01-02|Semiconductor Fin FET device with epitaxial source/drain
    CN106033757B|2020-03-20|具有抗穿通层的高迁移率器件及其形成方法
    US9318606B2|2016-04-19|FinFET device and method of fabricating same
    US8497177B1|2013-07-30|Method of making a FinFET device
    US20130330889A1|2013-12-12|Method of making a finfet device
    US10192985B2|2019-01-29|FinFET with doped isolation insulating layer
    TWI604516B|2017-11-01|半導體裝置及其製造方法
    US9412847B2|2016-08-09|Self-aligned passivation of active regions
    US11152488B2|2021-10-19|Gate-all-around structure with dummy pattern top in channel region and methods of forming the same
    US10930755B2|2021-02-23|Self-aligned inner spacer on gate-all-around structure and methods of forming the same
    US20210098634A1|2021-04-01|Gate-All-Around Structure with Self Substrate Isolation and Methods of Forming the Same
    同族专利:
    公开号 | 公开日
    CN103066123A|2013-04-24|
    US8624326B2|2014-01-07|
    DE102012204516A1|2013-04-25|
    DE102012204516B4|2019-08-29|
    KR20130043543A|2013-04-30|
    CN103066123B|2015-08-12|
    US20130099282A1|2013-04-25|
    KR101324397B1|2013-11-01|
    TWI473171B|2015-02-11|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    KR100521377B1|2003-02-21|2005-10-12|삼성전자주식회사|핀 전계효과 트랜지스터의 형성방법|
    KR100614800B1|2004-12-10|2006-08-22|삼성전자주식회사|복수개의 돌출된 채널을 갖는 트랜지스터의 제조 방법|
    US7375394B2|2005-07-06|2008-05-20|Applied Intellectual Properties Co., Ltd.|Fringing field induced localized charge trapping memory|
    US7799592B2|2006-09-27|2010-09-21|Taiwan Semiconductor Manufacturing Company, Ltd.|Tri-gate field-effect transistors formed by aspect ratio trapping|
    US8274097B2|2008-07-01|2012-09-25|Taiwan Semiconductor Manufacturing Company, Ltd.|Reduction of edge effects from aspect ratio trapping|
    US8981427B2|2008-07-15|2015-03-17|Taiwan Semiconductor Manufacturing Company, Ltd.|Polishing of small composite semiconductor materials|
    US7977174B2|2009-06-08|2011-07-12|Globalfoundries Inc.|FinFET structures with stress-inducing source/drain-forming spacers and methods for fabricating the same|
    US8629478B2|2009-07-31|2014-01-14|Taiwan Semiconductor Manufacturing Company, Ltd.|Fin structure for high mobility multiple-gate transistor|
    US9245805B2|2009-09-24|2016-01-26|Taiwan Semiconductor Manufacturing Company, Ltd.|Germanium FinFETs with metal gates and stressors|
    US8557692B2|2010-01-12|2013-10-15|Taiwan Semiconductor Manufacturing Company, Ltd.|FinFET LDD and source drain implant technique|
    CN102157554A|2010-02-12|2011-08-17|中国科学院微电子研究所|鳍式晶体管结构及其制作方法|US9349837B2|2012-11-09|2016-05-24|Taiwan Semiconductor Manufacturing Company, Ltd.|Recessing STI to increase Fin height in Fin-first process|
    US9443962B2|2012-11-09|2016-09-13|Taiwan Semiconductor Manufacturing Company, Ltd.|Recessing STI to increase fin height in fin-first process|
    US9466696B2|2012-01-24|2016-10-11|Taiwan Semiconductor Manufacturing Company, Ltd.|FinFETs and methods for forming the same|
    US9171925B2|2012-01-24|2015-10-27|Taiwan Semiconductor Manufacturing Company, Ltd.|Multi-gate devices with replaced-channels and methods for forming the same|
    US9281378B2|2012-01-24|2016-03-08|Taiwan Semiconductor Manufacturing Company, Ltd.|Fin recess last process for FinFET fabrication|
    US20140054646A1|2012-08-24|2014-02-27|Taiwan Semiconductor Manufacturing Company, Ltd.|Apparatus and Method for Multiple Gate Transistors|
    US8716751B2|2012-09-28|2014-05-06|Intel Corporation|Methods of containing defects for non-silicon device engineering|
    EP2717316B1|2012-10-05|2019-08-14|IMEC vzw|Method for producing strained germanium fin structures|
    US9184233B2|2013-02-27|2015-11-10|Taiwan Semiconductor Manufacturing Company, Ltd.|Structure and method for defect passivation to reduce junction leakage for finFET device|
    US8959468B2|2013-03-15|2015-02-17|Taiwan Semiconductor Manufacturing Company, Ltd.|Fault injection of finFET devices|
    CN103258724B|2013-05-09|2016-09-28|清华大学|具有大高宽比fin结构的三维半导体器件及其形成方法|
    US9337109B2|2013-05-24|2016-05-10|Taiwan Semiconductor Manufacturing Company, Ltd.|Multi-threshold voltage FETs|
    CN103346086B|2013-05-31|2016-08-10|上海华力微电子有限公司|嵌入式锗硅结构的制造方法|
    US8916445B1|2013-08-16|2014-12-23|International Business Machines Corporation|Semiconductor devices and methods of manufacture|
    EP3087609B1|2013-12-23|2020-10-28|INTEL Corporation|Tensile source drain iii-v transistors for mobility improved n-mos|
    US9324717B2|2013-12-28|2016-04-26|Texas Instruments Incorporated|High mobility transistors|
    US9590090B2|2014-01-08|2017-03-07|Taiwan Semiconductor Manufacturing Company Limited|Method of forming channel of gate structure|
    US9236483B2|2014-02-12|2016-01-12|Qualcomm Incorporated|FinFET with backgate, without punchthrough, and with reduced fin height variation|
    CN104900521B|2014-03-04|2018-08-10|中芯国际集成电路制造有限公司|鳍式场效应晶体管及其形成方法|
    KR102178831B1|2014-03-13|2020-11-13|삼성전자 주식회사|스트레서를 갖는 반도체 소자 형성 방법 및 관련된 소자|
    US9865688B2|2014-03-14|2018-01-09|International Business Machines Corporation|Device isolation using preferential oxidation of the bulk substrate|
    US9443769B2|2014-04-21|2016-09-13|Taiwan Semiconductor Manufacturing Company, Ltd.|Wrap-around contact|
    KR102208063B1|2014-04-22|2021-01-27|삼성전자주식회사|반도체 장치 및 그 제조 방법|
    US9293523B2|2014-06-24|2016-03-22|Applied Materials, Inc.|Method of forming III-V channel|
    CN105336614B|2014-07-02|2019-03-26|中芯国际集成电路制造有限公司|半导体器件及其制造方法|
    US10079283B2|2014-07-17|2018-09-18|E Ink Holdings Inc.|Manufacturing method of a transistor|
    CN105448917B|2014-09-01|2019-03-29|中芯国际集成电路制造有限公司|半导体结构及其形成方法|
    US9299706B1|2014-09-25|2016-03-29|International Business Machines Corporation|Single source/drain epitaxy for co-integrating nFET semiconductor fins and pFET semiconductor fins|
    US9349594B1|2014-11-05|2016-05-24|International Business Machines Corporation|Non-planar semiconductor device with aspect ratio trapping|
    US9293530B1|2014-11-14|2016-03-22|International Business Machines Corporation|High aspect ratio trapping semiconductor with uniform height and isolated from bulk substrate|
    US9379243B1|2015-02-19|2016-06-28|Intermational Business Machines Corporation|Field-effect transistor with aggressively strained fins|
    KR102317646B1|2015-04-14|2021-10-27|삼성전자주식회사|반도체 소자 및 이의 제조 방법|
    KR20160129372A|2015-04-30|2016-11-09|삼성전자주식회사|반도체 장치 및 그 제조 방법|
    US9293374B1|2015-06-12|2016-03-22|International Business Machines Corporation|Self-aligned low defect segmented III-V finFET|
    US9548216B1|2015-07-26|2017-01-17|United Microelectronics Corp.|Method of adjusting channel widths of semiconductive devices|
    US9917195B2|2015-07-29|2018-03-13|International Business Machines Corporation|High doped III-V source/drain junctions for field effect transistors|
    KR20170069479A|2015-12-11|2017-06-21|삼성전자주식회사|반도체 장치 및 이의 제조 방법|
    KR20170072393A|2015-12-16|2017-06-27|삼성전자주식회사|반도체 장치|
    EP3182461A1|2015-12-16|2017-06-21|IMEC vzw|Method for fabricating finfet technology with locally higher fin-to-fin pitch|
    US10615161B2|2016-02-08|2020-04-07|International Business Machines Corporation|III-V fins by aspect ratio trapping and self-aligned etch to remove rough epitaxy surface|
    US10249736B2|2016-06-15|2019-04-02|International Business Machines Corporation|Aspect ratio trapping in channel last process|
    US9728626B1|2016-08-30|2017-08-08|Globalfoundries Inc.|Almost defect-free active channel region|
    US10032793B2|2016-09-16|2018-07-24|International Business Machines Corporation|Asymmetric junction engineering for narrow band gap MOSFET|
    US20180083000A1|2016-09-20|2018-03-22|Qualcomm Incorporated|Fin epitaxy with lattice strain relaxation|
    US10121706B2|2016-11-28|2018-11-06|Globalfoundries Inc.|Semiconductor structure including two-dimensional and three-dimensional bonding materials|
    CN106876872A|2016-12-20|2017-06-20|西安科锐盛创新科技有限公司|基于AlAs/Ge/AlAs结构的Ge基可重构偶极子天线的制备方法|
    CN106654523A|2016-12-20|2017-05-10|西安科锐盛创新科技有限公司|用于可重构多层全息天线的Si基SPiN二极管制备方法|
    CN106785336A|2016-12-20|2017-05-31|西安电子科技大学|具备SiO2保护层的频率可重构全息天线的制备方法|
    WO2018125112A1|2016-12-29|2018-07-05|Intel Corporation|Released group iv channel body over distinct group iv sub-fin|
    US10325911B2|2016-12-30|2019-06-18|Taiwan Semiconductor Manufacturing Co., Ltd.|Semiconductor device and manufacturing method thereof|
    US10068794B2|2017-01-31|2018-09-04|Advanced Micro Devices, Inc.|Gate all around device architecture with hybrid wafer bond technique|
    DE112017008140T5|2017-09-29|2020-07-02|Intel Corporation|Vorrichtung, verfahren und system zum auferlegen von transistorkanalspannung mit einer isolationsstruktur|
    CN111033756A|2017-09-29|2020-04-17|英特尔公司|提供晶体管的受应力沟道的装置、方法和系统|
    US10665666B2|2017-12-08|2020-05-26|International Business Machines Corporation|Method of forming III-V on insulator structure on semiconductor substrate|
    WO2019139626A1|2018-01-12|2019-07-18|Intel Corporation|Non-planar semiconductor device including a replacement channel structure|
    US10559504B2|2018-02-20|2020-02-11|International Business Machines Corporation|High mobility semiconductor fins on insulator|
    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    US13/277,669|US8624326B2|2011-10-20|2011-10-20|FinFET device and method of manufacturing same|
    [返回顶部]