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    一種微機電系統壓力感測器，包括一半導體基板，具有一深井位於一第一表面內與一孔穴位於相反的一第二表面內。半導體基板具有一第一摻雜型態。深井具有一第二摻雜型態，其帶有一梯度摻雜輪廓，從而在基板內形成一PN接面。孔穴形成包含深井的一隔膜，其係基板之一部份且薄於基底其他的部份。一或多個壓阻元件位於深井內。壓阻元件對改變孔穴的壓力而產生的隔膜形變(例如彎折)敏感。
    公开号:TW201317178A
    申请号:TW101140248
    申请日:2012-10-31
    公开日:2013-05-01
    发明作者:Shao-Chi Yu；Hong-Seng Shue
    申请人:Taiwan Semiconductor Mfg；
    IPC主号:G01L9-00
    专利说明:
    微機電系統壓力感測器及其製造方法
    本發明係有關一種微機電系統壓力感測器及其製造方法。
    壓阻(piezoresistive)微機電系統(micromechanical system,MEMs)壓力感測器用以將壓力轉換成對應的電子訊號。通常，一個壓阻微電機系統壓力感測器包括易曲折的隔膜，其具有一或多個電阻元件擴散至其中。依據在隔膜上施加壓力所造成的電阻改變，隔膜被用以測量相鄰孔穴內的壓力。舉例來說，相鄰孔穴內的高壓力使隔膜向著第一方向彎曲，導致電阻元件壓縮，進而降低電阻。另外，孔穴內的低壓力使隔膜向著第二方向彎曲，導致電阻元件擴張，進而提高電阻。
    隔膜係使用電化學蝕刻(electrochemically controlled etching,ECE)製程形成於矽基板內。電化學蝕刻製程係利用晶圓，晶圓包括一p型基板以及形成在其上的n型磊晶層。在蝕刻過程中，將晶圓浸入蝕刻劑中(例如，KOH浴)，且在n型磊晶層與蝕刻劑之間施加控制偏壓(bias)。在n型磊晶層與p型基板之交界形成PN接面，其作為反向偏壓(reverse-biased)二極體，可防止蝕刻劑暴露至任何電流，使蝕刻劑呈現正常的異向(anisotropic)蝕刻以穿過基板，直至接面。接著，因為二極體被蝕刻去除，蝕刻劑暴露至所施加的偏壓，且在基板上形成一層薄二氧化矽層的反應使蝕刻停止。
    一種微機電系統壓力感測器之製造方法，包括：形成一深井於一半導體基板之一第一側，其中半導體基板具有一第一摻雜型態，其中深井具有一第二摻雜型態；形成一或多個淺井於深井內，其具有第一摻雜型態，其中一或多個淺井在深井內運作為電阻元件；以及藉由進行一電化學蝕刻控制(electrochemically controlled etching,ECE)製程，選擇性地蝕刻半導體基板之一第二側以形成一孔穴，該孔穴緊鄰深井，進而產生一隔膜結構，該隔膜結構運作為一壓阻器，其被配置以測量孔穴內的壓力。
    一種微機電系統(micromechanical system,MEMs)壓力感測器，包括：一半導體基板，具有一第一摻雜型態；一深井，位於基板之一第一側內至一深度，其中深井具有一第二摻雜型態，第二摻雜型態具有一梯度摻雜輪廓；以及一孔穴，設置於半導體基板之一第二側內，相反於深井之一處，使該深井緊鄰該孔穴；其中孔穴於基板內形成一易曲折的隔膜，隔膜具有一厚度，其被深井之深度所定義。
    以下配合圖式說明詳細的實施例，其中圖式及說明中使用相似的標號來表示相似的元件，且其中不同的結構並未依照比例繪示。以下內容中，為了解釋的目的，提出許多特定的詳述以幫助理解。應被注意的是，圖式的敘述僅為實施例，將不限制本發明。舉例來說，很顯然的，然而，任何所屬技術領域中具有通常知識者將會瞭解本發明能夠在這些特定細節的較小程度下實行。其他例子中，習知的結構與裝置以區塊圖的形式顯示。
    本發明某些方面提供微機電系統(micromechanical system,MEMs)壓力感測器，其包括具有第一摻雜型態(例如，p型)的半導體基板。半導體基板更包括具有第二摻雜型態(例如，n型)與梯度摻雜輪廓的深井(deep well)。深井位於隔膜(即基板之一部份且薄於基底其他的部份)內，其緊靠著位於基板背面的孔穴(cavity)。一或多個壓阻器位於深井內。壓阻器對改變孔穴的壓力而產生的隔膜形變(例如彎折)敏感。相較於使用磊晶層，本發明的MEMs壓力感測器較便宜。
    第1圖繪示出MEMs壓力感測器100的一實施例之剖面圖，MEMs壓力感測器100具有壓阻元件，壓阻元件包括形成在基板102內的深井104。
    基板102具有第一摻雜型態且深井104具有第二摻雜型態。在某些實施例中，第一摻雜型態包括p型摻質而第二摻雜型態包括n型摻質，因此MEMs壓力感測器100包括具有n型深井的p型基板。深井104位於基板102之上表面122(即正面)，且沿著摻雜截面126具有梯度摻雜輪廓，摻雜截面126與基板102之上表面122垂直。沿著摻雜截面126的梯度摻雜輪廓更詳細的繪示在以下第3圖中。深井104具有一底表面，此底表面與位於基板102之背面124內的孔穴110接觸，使深井104從基板之上表面122延伸至孔穴110。
    孔穴110包括由電化學蝕刻製程形成的陡峭側壁角度θ，電化學蝕刻進行至PN接面120時停止，PN接面120位於基板102與深井104之間。某些實施例中，與基板102之背面124間的側壁角度θ為54.7°。孔穴110產生易曲折的隔膜，隔膜包括可彎折的基板部分，其薄於周圍的基板部分。以下參考第2圖對上述易曲折的隔膜作更詳細的敘述。第1圖中，易曲折包括深井104。一實施例中，孔穴110可被玻璃或矽層112部份地圍住，玻璃或矽層112沿著基板102之背面124設置。隔膜被配置成對孔穴110內的壓力造成的機械應力作出反應。
    在一實施例中，隔膜包括一或多個包括在深井104內的壓力感測元件且被配置以測量孔穴110內的壓力。一些實施例中，壓力感測元件包括在深井104內形成一或多個壓阻器。一些實施例中，一或多個壓阻器包括擴散(diffusion)壓阻器，擴散壓阻器包括設置在深井104內的一或多個淺井106。一或多個壓阻器係依據施加於隔膜的機械應力而改變電阻。舉例來說，隔膜之結晶晶格中的形變引發隔膜中壓阻器之帶狀(band)結構改變，導致一或多個壓阻器的電阻改變。
    在一些實施例中，一或多個淺井106具有第一摻雜型態，第一摻雜型態之摻雜濃度高於深井104之摻雜濃度。在不同實施例中，上述擴散壓阻器包括擴散的(diffused)n井或p井各自地設置於深p井或深n井內。例如，在一些實施例中，一或多個壓阻器包括矽n井壓阻器，其具有形成於深n井內的第一與第二淺p井。
    淺井106透過井接點(well contacts)108連接至一或多個金屬化層118。一些實施例中，金屬化層118在介電層(interlevel dielectric,ILD)114內形成，直到金屬化層的底端從ILD層114向外延伸至包括鈍化保護層116的封裝體。一些實施例中，井接點108具有第一摻雜型態，其帶有摻雜濃度高於一或多個淺井106之摻雜濃度。金屬化層118將壓阻器連接至一或多個邏輯積體晶片元件(未顯示)，邏輯積體晶片元件係設置以接收及轉換對應到隔膜之電阻值的電子訊號。
    第2圖繪示出在不同操作階段之具有隔膜201的MEMs壓力感測器之一示範實施例。MEMs壓力感測器係被配置以依據孔穴110內的壓力施加至隔膜201的力而產生的電阻變化而測量孔穴110內的壓力。側視圖200繪示出一MEMs壓力感測器，其中孔穴110內的壓力與隔膜201另一邊之壓力相等。如側視圖202所示，若孔穴110內的壓力小於隔膜201另一邊之壓力，因壓力差而產生將隔膜201向下壓的力204。力204作為淺井106上的壓縮力，從而降低淺井106的電阻。另外，如側視圖206所示，若孔穴110內的壓力284大於隔膜201另一邊之壓力，因壓力差而產生將隔膜201向上推的力208。力208作為淺井106上的拉伸力，從而提高淺井106的電阻。
    第3圖係根據一實施例繪示出圖表300，其顯示出MEMs壓力感測器具有n型深井(對應到第1圖中之深井104)的模擬摻雜輪廓。應可理解的是，由於n型深井(深n井)係由佈值(implantation)製程所形成，所產生的深n井之摻雜輪廓304具有梯度摻雜輪廓。梯度摻雜輪廓係從基板之上表面而垂直延伸至深n井，如第1圖中所示的摻雜截面126。第3圖的圖表300繪示，沿著y軸的是以cm-3所測得的對數摻雜輪廓。x軸顯示以μm從晶圓表面測得的深度，深度從基板102表面0 μm處開始延伸。
    如圖表300所示，傳統上用於其他MEMs壓力感測器的n型磊晶層之摻雜輪廓302對應到磊晶層的深度為固定的。相反地，深n井之摻雜輪廓包括一梯度輪廓，其從基板之表面穿過深井延伸至PN接面306，PN接面306位於基板102與深井104之交界處，在x軸上約為9.6 μm。梯度輪廓包括摻質濃度，其與離基板表面的距離成反比。舉例來說，在晶圓表面，深n井之摻雜輪廓304約為1016，在PN接面306，深n井之摻雜輪廓304降至約1011。
    可視佈植製程參數而改變PN接面306之深度以獲得所欲的隔膜厚度。製程參數包括，例如，佈植劑量及/或能量、後續的即時驅入(subsequent drive in time)、及/或溫度等等。一實施例中，在透過預測模擬的使用之前，PN接面306之深度與摻雜輪廓已被測定，如第3圖所示。上述模擬提供製程參數，以得到精準的PN接面之深度與摻雜輪廓，以最佳化MEMs壓力感測器之效能。
    圖表300中，PN接面306離晶圓表面之深度約為9.7 um。在深度深於PN接面306之深度處，即深於9.7 um，摻雜輪廓從n型摻質改變為p型摻質，其為基板之摻雜型態。
    在一實施例中，揭示的MEMs壓力感測器包括單塊(monolithic)MEMs壓力感測器，其具有包括在相同的積體晶片(相同的矽晶粒)內的MEMs壓力感測裝置，作為一或多個COMS裝置。在同一個積體晶片內整合MEMs壓力感測裝置與一或多個CMOS裝置，可得到相對小的晶粒尺寸且亦可使被處理的電阻訊號接近MEMs壓力感測器。
    第4圖繪示出一單塊(monolithic)MEMs壓力感測器實施例之剖面圖。在其他方法中，其中MEMs壓力感測器包括具有第一摻雜型態(如n型)的磊晶層，僅能在具有第一摻雜型態的環境中製作CMOS元件，除非加入額外的井佈植製程。然而，對應到本發明不同實施例，使用深井製作MEMs壓力感測器隔膜可選擇性地在具有第一摻雜型態(例如n型材料)的環境或具有第二摻雜型態(例如p型材料)的環境製作CMOS元件。使得用於p型及/或n型金屬氧化物半導體場效電晶體(MOSFETs)的單塊MEMs壓力感測器都能達成CMOS主體(bulk)隔絕。
    舉例來說，一實施例中，基板102之第一區域402包括CMOS元件404位於p型材料中而相鄰的第二區域406包括CMOS元件408位於n型材料中。一實施例中，第一區域402中的CMOS元件404包括一或多個具有n型淺井的PMOS電晶體，其位於p型半導體基板102中。一實施例中，第二區域406中的CMOS元件408包括一或多個具有p型淺井的NMOS電晶體，其位於深n井中。因此，基板102內的深井104的使用能提供主體(bulk)隔絕予同一基板102內的NMOS及CMOS裝置。
    第5圖繪示出一製作MEMs壓力感測器裝置的示範方法500實施例之流程圖。當方法500以一系列的動作或事件在之後繪示出或敘述，應被注意的是，繪示的動作或事件排序不具限制意義。例如，某些動作可依照不同排序發生及/或與其他未在此繪示及/或敘述的動作或事件同時發生。此外，並非所有繪示的動作都需要以執行一或多個在此敘述的方面或實施例。再者，在一或多個分開的動作及/或階段可執行描述在此的一或多個動作。
    在步驟502，提供一半導體基板。一實施例中，半導體基板包括矽起始材料，例如具有<100>配向的單晶矽，其具有n型或p型摻雜濃度。在另一實施例中，半導體基板包括非磊晶、經雙面研磨的P型矽基板，其不具有磊晶層形成於基板之表面上。
    在一實施例中，在步驟504，選擇性地遮罩半導體基板。某些實施例中，不進行步驟504，而因此繪示成虛線格。半導體基板之選擇性遮罩使基板包括具有p型材料及n型材料的區域。這可在同個基板上的n型材料與p型材料中形成CMOS元件，從而執行MEMs壓力感測器與主體絕緣CMOS積體晶片的整合。
    半導體基板係藉由形成第一遮罩層而選擇地遮罩，第一遮罩層定義一或多個深井區域。一實施例中，第一遮罩層包括圖案化光阻層。圖案化光阻層可藉由在基板上旋轉塗佈光阻而形成。旋轉塗佈的光阻接著藉由選擇地暴露至光源(例如，紫外光)以圖案化與其後顯影。
    在步驟506，進行深井植入(implant)。深井植入可包含半導體基版中的p型摻質(例如，硼、鎵等)或n型摻質(例如，磷、砷等)的植入。以足夠形成PN接面的高摻雜濃度植入摻質，PN接面作為反向偏壓(reverse-biased)二極體，其控制蝕刻高度(例如，在步驟524)。在一實施例中，在p型基板中植入劑量約為1012 cm-3~1017 cm-3的n型摻質。一實施例中，於步驟504之基板未被遮罩的區域內，可選擇性的進行深井植入。在另一實施例中，深井植入可包括在整個半導體基板上方進行毯覆(blanket)植入(例如，在未遮罩的基板上方)。
    在步驟508，將深井佈植驅入至基板中，其包括將步驟506提及之摻質擴散至基板內，直到所需的深度。一實施例中，深井植入係藉由將基板暴露於高溫下而驅入基板中。可驅入深井植入至基板內不同深度，這係取決於溫度及驅入時間。某些實施例中，藉由暴露基板於溫度1000~1200℃下進行300~400分鐘，可驅入植入離子至基板內約7~11微米深處。此深度提供給MEMs壓力感測器隔膜一個充足的彈性。當深井植入驅入基板中時，移除於步驟504形成之遮罩氧化物。
    藉由改變驅入的溫度與期間，可達到深井深度的改變。可在進行步驟506的植入與步驟508的驅入前，在電腦上執行預測模擬。預測模擬可用以測定PN接面之深度及摻雜輪廓。此模擬可提供精確的PN接面之深度及摻雜輪廓，以最佳化MEMs壓力感測器的效能。
    當在基板內形成深井後，步驟510中，可在基板內形成MEMs壓力感測器裝置。MEMs壓力感測器將具有隔膜，隔膜之厚度被深井植入之深度所定義。步驟512~524繪示在具有深井形成於其中的基板內製造MEMs壓力感測器之示範方法。某些實施例中，可使用不同的步驟以製造MEMs壓力感測器，如此就不進行繪示的步驟512~524而因此以虛線格顯示。
    在步驟512，遮罩基板並進行感測器植入。一實施例中，以包括圖案化光阻層的第二遮罩層遮罩基板。當遮罩基板後，進行感測器佈植。感測器佈植包括相同於基板的摻雜型態(例如，p型摻質於n型環境內)，且具有較高的濃度，例如約1018。感測器植入在深井內形成電阻淺井，其作為壓阻元件。佈植係從遮罩層之開口植入至深井中。
    在步驟514，又一次遮罩基板，並進行淺佈植。一實施例中，以包括圖案化光阻層的第三遮罩層遮罩基板。當遮罩基板後，進行高濃度佈植，以將摻質從第三遮罩層的開口植入深井。一些實施例中，佈植包括相同於感測器植入的摻雜型態，但其具有較高的濃度，例如約高於1018。此佈植形成井接點，其增進電阻淺井與金屬化層之間的連線，進而獲得從感測電阻淺井發出的訊號。
    在步驟516，在基板之背面形成一或多個保護層。一實施例中，藉由物理氣相沉積(physical vapor deposition)形成包括SiO2的保護層。
    在步驟518，形成一或多個金屬化層。金屬化層係為了連接壓阻器至類比-數位轉換元件而被配置。
    在步驟520，在金屬化層之上形成鈍化保護層。一實施例中，鈍化保護層包括使用物理氣相沉積在基板表面之上形成，例如，氧化物/玻璃及/或氮化矽。
    在步驟522，選擇性的將保護層從基板背面移除，以形成開口。一實施例中，使用微影及蝕刻製程移除保護層，其中在保護層被選擇的部份上形成光阻材料，且蝕刻在光阻材料開口部份裡的保護層。
    在步驟524，基板承受電化學蝕刻製程。
    第6~15圖繪示出將方法500實施在示範半導體基板上的一些實施例之剖面圖。應被理解的是，雖然第6~15圖描述有關於具有特定摻雜型態的MEMs壓力感測器的形成，這些摻雜型態並不被限制且可在不同實施例中作變更。
    第6圖繪示出一實施例，對應到步驟502之基板的半導體基板之剖面圖。為了說明，第6圖中的基板102包括非磊晶的p型矽基板。
    第7圖繪示出提供佈植製程704至半導體基板102之一實施例的剖面圖700。佈植製程704提供所需的n型植入劑量至基板102未被第一遮罩層702遮蓋的一或多個區域。佈植製程704使所需的植入劑量提供至具有高n型摻質濃度且相當淺的植入區域706中，直到在基板102中的第一深度。
    第8圖繪示出，對應到步驟508，已植入的n型摻質之驅入的一實施例。驅入包括暴露晶圓於高溫802中，以便熱激活(thermally excite)第7圖中，淺植入區域706內的n型摻質並使其擴散至p型基板102內更深處。驅入使具有高摻質濃度的深井104在基板中延伸至第二深度，其深於第一深度。
    第9圖繪示出對應到步驟512的感測器植入之一實施例之剖面圖900。如第9圖所示，在基板之上形成第二遮罩層902，以選擇性遮罩深n井104。進行感測器植入904將高濃度的p型摻質引入深井，以形成一或多個淺井106。
    第10圖繪示出對應到步驟514的井接點佈植之一實施例之剖面圖1000。如第10圖所示，在基板之上形成第三遮罩層1002，以選擇性遮罩深n井104。基板接點佈植1004將高濃度的p型摻質植入於深井中，以形成一或多個基板接點1006。某些實施例中，淺井106與井接點108可互相重疊。
    第11圖繪示出半導體基板102之背面124上的一或多個保護層1105之形成的一實施例之剖面圖1100，對應到步驟516。
    第12圖繪示出對應到步驟518的金屬化層之形成的一實施例之剖面圖1200。如第12圖所示，形成金屬化層118，使其部份地位於介電層114內，介電層114位於基板102之上表面122上。一實施例中，金屬化層118包括Ti或TiN插塞與深n井104內的淺p井接觸。金屬化118更可包括銅及/或鋁線，垂直於插塞延伸，以提供橫向連線給壓阻器。
    第13圖繪示出形成鈍化保護層的一實施例之剖面圖1300，其對應到步驟522。如第13圖所示，鈍化保護層116圍住半導體基板102。
    第14圖繪示出對應到步驟524的電化學蝕刻劑浴製程的一實施例之剖面圖1400。如第14圖所示，將基板102浸入蝕刻劑浴(例如，KOH浴)中。在保護層1102中的開口1405定義一區域，在基板102中，在上述區域中形成孔穴。配置一連接至恆電位器1404的晶圓支架1408以保護基板102之上表面122免承受蝕刻劑1406並提供電性接觸給深n井104。位於蝕刻劑浴1402內的反向電極(counter electrode)1412與參考電極(reference electrode)也連接至恆電位器1404。配置參考電極1410係為了調校晶圓支架1408與反向電極1412之間的電壓。
    蝕刻期間，配置恆電位器1404以在身n井104與蝕刻劑浴1402之間施加控制偏壓(controlled bias)，使蝕刻劑1406蝕刻半導體基板102之背面124。位於深n井104與p型基板102之相交處的PN接面120係作為反向偏壓(reverse-biased)二極體，以防止蝕刻劑1406暴露至任何電流，以使蝕刻劑1406呈現正常的異向(anisotropic)蝕刻，穿過基板，直至接面。接著，因為二極體被蝕刻去除，蝕刻劑暴露至施加的偏壓，且在基板上形成一層薄二氧化矽層的一個反應使蝕刻停止。
    第15圖繪示出方法500製造的MEMs壓力感測器的一實施例之剖面圖1500。如第15圖所示，產生的半導體基板102包括在基板背面124內的孔穴110，其相鄰於深n井104。一實施例中，晶圓包括<100>結晶配向，因為氫氧化鉀的蝕刻率在<110>結晶方向高於在<110>結晶方向，這使孔穴110包括陡峭側壁角度(例如，與基板背面間的角度為54.7°)。應被理解的是，可透過改變深n井的深度(基板內的PN接面之深度)而改變步驟504~508所製造的孔穴110之尺寸。
    雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。舉例來說，任何所屬技術領域中具有通常知識者可輕易理解此處所述的許多特徵、功能、製程及材料可在本發明的範圍內作更動。
    再者，本發明之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本發明揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大體相同功能或獲得大體相同結果皆可使用於本發明中。因此，本發明之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本發明之保護範圍也包括各個申請專利範圍及實施例的組合。
    100‧‧‧MEMs壓力感測器
    102‧‧‧基板
    104‧‧‧深井
    106‧‧‧淺井
    108‧‧‧井接點
    110‧‧‧孔穴
    112‧‧‧玻璃或矽層
    114‧‧‧介電層
    116‧‧‧鈍化保護層
    118‧‧‧金屬化層
    120、306‧‧‧PN接面
    122‧‧‧上表面
    124‧‧‧背面
    126‧‧‧摻雜截面
    201‧‧‧隔膜
    200、202‧‧‧側視圖
    204、208‧‧‧力
    300‧‧‧圖表
    302、304‧‧‧摻雜輪廓
    402‧‧‧第一區域
    406‧‧‧第二區域
    404、408‧‧‧CMOS元件
    θ‧‧‧角度
    第1圖繪示出具有包括深井的壓阻元件之MEMs壓力感測器的一實施力之剖面圖。
    第2圖繪示出在不同操作階段之具有隔膜的MEMs壓力感測器之一示範實施例。
    第3圖係根據一實施例繪示出一圖表，其顯示出MEMs壓力感測器具有n型深井的模擬摻雜輪廓。
    第4圖繪示出一單塊(monolithic)MEMs壓力感測器之一實施例之剖面圖。
    第5圖繪示出一製作MEMs壓力感測器裝置的示範方法之一實施例之流程圖。
    第6~15圖繪示出將方法實施在示範半導體基板上的一些實施例之剖面圖。
    100‧‧‧MEMs壓力感測器
    102‧‧‧基板
    104‧‧‧深井
    106‧‧‧淺井
    108‧‧‧井接點
    110‧‧‧孔穴
    112‧‧‧玻璃或矽層
    114‧‧‧介電層
    116‧‧‧鈍化保護層
    118‧‧‧金屬化層
    120‧‧‧PN接面
    122‧‧‧上表面
    124‧‧‧背面
    126‧‧‧摻雜截面
    θ‧‧‧角度
    权利要求:
    Claims (10)
    [1] 一種微機電系統壓力感測器之製造方法，包括：形成一深井於一半導體基板之一第一側，其中該半導體基板具有一第一摻雜型態，其中該深井具有一第二摻雜型態；形成一或多個淺井於該深井內，其具有該第一摻雜型態，其中該一或多個淺井在深井內運作為電阻元件；以及藉由進行一電化學蝕刻控制(electrochemically controlled etching,ECE)製程，選擇性地蝕刻該半導體基板之一第二側以形成一孔穴，該孔穴緊鄰該深井，進而產生一隔膜結構，該隔膜結構運作為一壓阻器，其被配置以測量該孔穴內的壓力。
    [2] 如申請專利範圍第1項所述之微機電系統壓力感測器之製造方法，其中該第一摻雜型態包括產生一p型半導體基板的一p型摻雜，且其中該第二摻雜型態包括產生一深n井的一n型摻雜。
    [3] 如申請專利範圍第2項所述之微機電系統壓力感測器之製造方法，其中該電化學蝕刻控制製程刻進行至一PN接面時停止，該PN接面位於該半導體基板與深n井之間。
    [4] 如申請專利範圍第2項所述之微機電系統壓力感測器之製造方法，其中形成該深井的方法，包括：植入一n型摻質至該p型半導體基板中；以及暴露該半導體基板至一高溫中，以驅入該n型摻質至基板內更深處，進而形成深n井。
    [5] 一種微機電系統(micromechanical system,MEMs)壓力感測器，包括：一半導體基板，具有一第一摻雜型態；一深井，位於該基板之一第一側內至一深度，其中該深井具有一第二摻雜型態，該第二摻雜型態具有一梯度摻雜輪廓；以及一孔穴，設置於該半導體基板之一第二側內，相反於深井之一處，使該深井緊鄰該孔穴；其中該孔穴於該基板內形成一易曲折的隔膜，該隔膜具有一厚度，其被該深井之該深度所定義。
    [6] 如申請專利範圍第5項所述之微機電系統壓力感測器，該梯度輪廓與離該基板上表面的距離成反比。
    [7] 如申請專利範圍第5項所述之微機電系統壓力感測器，更包括：一或多個淺井，位於該深井內，且被配置為擴散電阻器運作，其中該一或多個淺井使該深井運作為一壓阻器，其被配置以使該孔穴內的壓力作為一函數而改變自身的電阻。
    [8] 如申請專利範圍第5項所述之微機電系統壓力感測器，其中該微機電系統壓力感測器包括一單塊(monolithic)MEMs壓力感測器，其具有多個CMOS元件於n型材料的一第一區域與相鄰的p型材料的一第二區域內。
    [9] 如申請專利範圍第5項所述之微機電系統壓力感測器，其中該第一摻雜型態包括產生一p型半導體基板的一p型摻雜，且其中該第二摻雜型態包括產生一深n井的一n型摻雜。
    [10] 一種微機電系統壓力感測器，包括：一p型非磊晶矽基板；一隔膜，位於該p型非磊晶矽基板之一第一側內；一n型深井，其具有一梯度摻雜型態且位於該隔膜內；一或多個p型淺井，位於該n型深井內，其作為壓電阻器運作；以及一孔穴，位於該p型非磊晶矽基板之一第二側內且緊鄰該隔膜；其中調整該孔穴內的一壓力以產生作用於該隔膜的一力，使施加在該隔膜上的壓力差作為一函數而改變該些壓電阻器之電阻。
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