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    • 专利摘要:
    本發明之各項實施例提供用於資料處理之系統及方法。舉例而言，本發明闡述一種低密度同位檢查編碼系統，其包含：一低密度同位檢查編碼器電路及一組合電路。該低密度同位檢查編碼器電路可操作以編碼一第一資料集以產生一第一低密度同位檢查經編碼子碼字，且編碼一第二資料集以產生一第二低密度同位檢查經編碼子碼字。該組合電路可操作以：藉由以數學方式組合至少該第一低密度同位檢查經編碼子碼字與該第二低密度同位檢查經編碼子碼字來產生一複合低密度同位檢查子碼字；且將至少該第一低密度同位檢查經編碼子碼字與該複合低密度同位檢查子碼字組合成一總碼字。
    公开号:TW201316695A
    申请号:TW101129111
    申请日:2012-08-10
    公开日:2013-04-16
    发明作者:hai-tao Xia；shao-hua Yang；Johnson Yen
    申请人:Lsi Corp；
    IPC主号:H03M13-00
    专利说明:
    用於同位分享資料編碼之系統及方法
    本發明係關於用於資料處理之系統及方法，且更特定而言係關於用於資料解碼之系統及方法。
    各種儲存系統包含用一資料解碼電路實施之資料處理電路。在某些情形中，資料解碼電路對包含若干個同位位元之一極大碼字進行操作。使用越來越大之碼字來達成增加之資料處理效能係有利的。然而，此等大碼字需要大且複雜之資料解碼電路。此等大且複雜之資料解碼電路需要顯著之晶粒面積及電力。一種用以處置此情況之方法係自串連在一起之若干個較小碼字製成一極大碼字。此等較小碼字允許減小資料解碼電路所需之大小及電力，但隨之而來的係處理效能之一對應減小。
    因此，至少出於前述原因，此項技術中需要用於資料處理之先進系統及方法。
    本發明係關於用於資料處理之系統及方法，且更特定而言係關於用於資料解碼之系統及方法。
    本發明之各項實施例提供低密度同位檢查編碼系統。此等編碼系統包含：一低密度同位檢查編碼器電路及一組合電路。該低密度同位檢查編碼器電路可操作以編碼一第一資料集以產生一第一低密度同位檢查經編碼子碼字，且編碼一第二資料集以產生一第二低密度同位檢查經編碼子碼字。該組合電路可操作以：藉由以數學方式組合至少該第一低密度同位檢查經編碼子碼字與該第二低密度同位檢查經編碼子碼字來產生一複合低密度同位檢查子碼字；且將至少該第一低密度同位檢查經編碼子碼字與該複合低密度同位檢查子碼字組合成一總碼字。
    在前述實施例之某些例項中，產生該複合低密度同位檢查子碼字包含：在一逐位元基礎上執行該第一低密度同位檢查經編碼子碼字與該第二低密度同位檢查經編碼子碼字之一模數2(mod 2)數學處理程序以產生該複合低密度同位檢查子碼字。在前述實施例之各項例項中，以數學方式組合至少該第一低密度同位檢查經編碼子碼字與該第二低密度同位檢查經編碼子碼字以產生一有效低密度同位檢查碼字。在前述實施例之一或多項例項中，該複合低密度同位檢查子碼字、該第一低密度同位檢查經編碼子碼字及該第二低密度同位檢查經編碼子碼字全部可使用相同低密度同位檢查解碼演算法來解碼。
    本發明之其他實施例提供用於編碼資料之方法。該等方法包含：使用一低密度同位檢查編碼演算法編碼一第一資料集以產生一第一低密度同位檢查經編碼子碼字；使用一低密度同位檢查編碼演算法編碼一第二資料集以產生一第二低密度同位檢查經編碼子碼字；至少部分地基於該第一低密度同位檢查經編碼子碼字及該第二低密度同位檢查經編碼子碼字來以數學方式計算一複合低密度同位檢查子碼字；及將至少該第一低密度同位檢查經編碼子碼字與該複合低密度同位檢查子碼字組合成一總碼字。在某些情形中，以數學方式計算該複合低密度同位檢查子碼字包含：在一逐位元基礎上執行該第一低密度同位檢查經編碼子碼字與該第二低密度同位檢查經編碼子碼字之模數2組合。在各種情形中，以數學方式計算該複合低密度同位檢查子碼字產生一有效低密度同位檢查碼字。在一或多種情形中，該複合低密度同位檢查子碼字、該第一低密度同位檢查經編碼子碼字及該第二低密度同位檢查經編碼子碼字全部可使用相同低密度同位檢查解碼演算法來解碼。
    本發明之各項實施例提供包含一資料偵測器電路、一資料解碼器電路及一處理電路之資料處理系統。該資料偵測器電路可操作以將一資料偵測演算法應用於一資料集以產生一經偵測輸出。該資料集包含至少一第一經編碼子碼字及一複合子碼字。該資料解碼器電路可操作以將一資料解碼演算法應用於該經編碼子碼字以產生一第一經解碼輸出，且將該資料解碼演算法應用於該複合子碼字以產生一第二經解碼輸出。該處理電路可操作以：自包含該第一經編碼子碼字及該複合子碼字之資料之一組合重新構成一第二經編碼子碼字；且至少部分地基於該第一經編碼子碼字、該第二經編碼子碼字及該複合子碼字之一組合來校正該第一經編碼子碼字及該第二經編碼子碼字中之一者中之一錯誤。
    在前述實施例之某些例項中，該資料處理系統實施為一儲存裝置或一接收裝置之部分。在某些情形中，該儲存裝置係基於一磁碟之儲存裝置。在其他情形中，該儲存裝置係一固態儲存裝置。在前述實施例之各種例項中，該資料處理系統實施為一積體電路之部分。在前述實施例之一或多項例項中，該資料偵測演算法係一最大後驗資料偵測演算法。在其他例項中，該資料偵測演算法係一維特比偵測演算法。在前述實施例之某些例項中，該資料解碼演算法係一低密度同位檢查演算法。
    在前述實施例之某些例項中，該複合碼字係至少該第一經編碼子碼字與該第二經編碼子碼字之一數學組合。在前述實施例之特定例項中，該複合碼字係至少該第一經編碼子碼字與該第二經編碼子碼字之一模數2組合。在某些情形中，自包含該第一經編碼子碼字及該複合子碼字之資料之該組合重新構成該第二經編碼子碼字包含：反轉至少該第一經編碼子碼字與該第二經編碼子碼字之該數學組合。在特定情形中，至少部分地基於該第一經編碼子碼字、該第二經編碼子碼字及該複合子碼字之一組合校正該第一經編碼子碼字及該第二經編碼子碼字中之一者中之該錯誤包含：修改該第一經編碼子碼字及該第二經編碼子碼字中之一者之一元素，以使得至少該第一經編碼子碼字與該第二經編碼子碼字之該數學組合產生一正確數學關係。在某些情形中，該資料解碼器電路包含：一第一解碼電路，其可操作以將資料解碼演算法應用於經編碼子碼字以產生第一經解碼輸出；及一第二解碼電路，其可操作以將資料解碼演算法應用於複合子碼字以產生第二經解碼輸出。在其他情形中，該資料解碼器電路包含一解碼電路，該解碼電路可操作以在一第一時間週期期間將資料解碼演算法應用於經編碼子碼字以產生第一經解碼輸出，且在一第二時間週期期間將資料解碼演算法應用於複合子碼字以產生第二經解碼輸出。
    本發明之其他實施例提供用於資料處理之方法。該等方法包含接收包含至少一第一經編碼子碼字及一複合子碼字之一資料集。藉由一資料偵測器電路對該資料集執行一資料偵測演算法以產生一經偵測輸出。對自該經偵測輸出導出之一第二資料集執行一資料解碼演算法以產生對應於該第一經編碼子碼字之一第一經解碼輸出，且對自該經偵測輸出導出之一第三資料集執行該資料解碼演算法以產生對應於該複合子碼字之一第二經解碼輸出。自包含該第二經解碼輸出及該第一經解碼輸出之資料之一組合重新構成一第二經編碼子碼字，且至少部分地基於該第一經編碼子碼字、該第二經編碼子碼字及該複合子碼字之一組合來校正該第一經解碼輸出及該第二經解碼輸出中之一者中之一錯誤。在某些情形中，該複合碼字係至少該第一經編碼子碼字與該第二經編碼子碼字之一數學組合。在各種情形中，自包含該第二經解碼輸出及該第一經解碼輸出之資料之該組合重新構成該第二經編碼子碼字包含：反轉至少該第一經編碼子碼字與該第二經編碼子碼字之該數學組合。在某些此類情形中，至少部分地基於該第一經編碼子碼字、該第二經編碼子碼字及該複合子碼字之該組合來校正該第一經解碼輸出及該第二經解碼輸出中之一者中之該錯誤：包含修改該第一經編碼子碼字及該第二經編碼子碼字中之一者之一元素，以使得至少該第一經編碼子碼字與該第二經編碼子碼字之該數學組合產生一正確數學關係。
    本發明內容僅提供對本發明之某些實施例之一一般概述。依據以下詳細說明、隨附申請專利範圍及附圖，本發明之諸多其他目標、特徵、優點及其他實施例將變得更全面地顯而易見。
    可藉由參考在說明書之其餘部分中闡述之圖來實現對本發明之各項實施例之一進一步理解。在圖中，貫穿數個圖使用相同元件符號來指代類似組件。在某些例項中，由一小寫字母組成之一子標籤與標示多個類似組件中之一者之一元件符號相關聯。當在未規定一現有子標籤之情況下參考一元件符號時，其意欲指代所有此類多個類似組件。
    本發明係關於用於資料處理之系統及方法，且更特定而言係關於用於資料解碼之系統及方法。
    本發明之各項實施例提供用於資料處理之系統及方法。此等系統及方法依賴於在若干個子碼字之間分享同位之一總碼字。此一方法允許其中總碼字之錯誤校正能力大於任何一個子碼字之增強之資料處理效能，，同時允許減小之電路大小及電力。在本發明之某些實施例中，藉由聚合若干個子碼字且編碼該若干個子碼字中之一者以包含表示跨越多個子碼字之處理之同位來形成分享同位碼字。在一或多個子碼字之資料解碼未能會聚之情況下，可使用併入有來自該等子碼字各者之同位之子碼字來再生原本非會聚子碼字。在某些情形中，兩個或兩個以上子碼字可由一共同資料解碼器電路以進一步減小電路大小之一分時方法處理。
    翻至圖1，其展示根據本發明之一或多項實施例之包含可操作以解碼分享同位碼字之一分享同位資料解碼電路170的一資料處理電路100。資料處理電路100包含接收一類比信號105之一類比前端電路110。類比前端電路110處理類比信號105且將一經處理類比信號112提供至一類比轉數位轉換器電路114。類比前端電路110可包含但不限於如此項技術中已知之一類比濾波器及一放大器電路。基於本文中所提供之揭示內容，熟習此項技術者將認識到可作為類比前端電路110之部分包含之各種電路。在某些情形中，自相對於一儲存媒體(未展示)安置之一讀取/寫入頭總成(未展示)導出類比信號105。在其他情形中，自可操作以自一傳輸媒體(未展示)接收一信號之一接收器電路(未展示)導出類比信號105。該傳輸媒體可係有線或無線的。基於本文中所提供之揭示內容，熟習此項技術者將認識到可自其導出類比輸入105之各種源。
    類比轉數位轉換器電路114將經處理類比信號112轉換成一系列對應數位樣本116。類比轉數位轉換器電路114可係能夠產生對應於一類比輸入信號之數位樣本之此項技術中已知之任何電路。基於本文中所提供之揭示內容，熟習此項技術者將認識到可關於本發明之不同實施例使用之各種類比轉數位轉換器電路。將數位樣本116提供至一等化器電路120。等化器電路120將一等化演算法應用於數位樣本116以產生一等化輸出125。在本發明之某些實施例中，等化器電路120係如此項技術中已知之一數位有限脈衝回應濾波器電路。在某些情形中，等化器120包含用以維持一或多個碼字直至一資料偵測器電路130可用於處理為止之充足記憶體。可直接自(舉例而言)一固態儲存系統中之一儲存裝置接收等化輸出125可係可能的。在此等情形中，可在將資料作為一數位資料輸入接收之情況下消除類比前端電路110、類比轉數位轉換器電路114及等化器電路120。
    資料偵測器電路130可操作以將一資料偵測演算法應用於一所接收碼字或資料集，且在某些情形中資料偵測器電路130可並行處理兩個或兩個以上碼字。在本發明之某些實施例中，資料偵測器電路130係如此項技術中已知之一維特比演算法資料偵測器電路。在本發明之其他實施例中，資料偵測器電路130係如此項技術中已知之一最大後驗資料偵測器電路。應注意，一般片語「維特比資料偵測演算法」或「維特比演算法資料偵測器電路」在其最寬廣意義上用以意指任何維特比偵測演算法或維特比演算法偵測器電路或其變化形式，包含但不限於雙向維特比偵測演算法或雙向維特比演算法偵測器電路。此外，一般片語「最大後驗資料偵測演算法」或「最大後驗資料偵測器電路」在其最寬廣意義上用以意指任何最大後驗偵測演算法或偵測器電路或其變化形式，包含但不限於經簡化最大後驗資料偵測演算法及一最大對數最大後驗資料偵測演算法或對應偵測器電路。基於本文中所提供之揭示內容，熟習此項技術者將認識到可關於本發明之不同實施例使用之各種資料偵測器電路。基於來自等化器電路120或來自一中心記憶體電路150之一資料集之可用性起動資料偵測器電路130。
    在完成後，資料偵測器電路130旋即提供偵測器輸出196。偵測器輸出196包含軟資料。如本文中所使用，片語「軟資料」在其最寬廣意義上用以意指可靠性資料，其中可靠性資料之每一例項指示已正確地偵測一對應位元位置或若干位元位置之群組之一似然性。在本發明之某些實施例中，軟資料或可靠性資料係如此項技術中已知之對數似然比資料。將經偵測輸出196提供至一區域交錯器電路142。區域交錯器電路142可操作以混洗作為經偵測輸出包含的資料集之子部分(亦即，區域組塊)且提供儲存至中心記憶體電路150之一經交錯碼字146。交錯器電路142可係能夠混洗資料集以產生一經重新配置資料集之此項技術中已知之任何電路。將經交錯碼字146儲存至中心記憶體電路150。經交錯碼字146由若干個經編碼子碼字構成，該若干個經編碼子碼字經設計以減小一下游資料解碼器電路之複雜性，同時維持合理之處理能力。關於圖2論述由經編碼子碼字構成之此一碼字之一實例。
    翻至圖2，其係用於產生可關於本發明之實施例使用之一分享同位碼字之一處理程序的一圖形繪示200。圖形繪示200展示由若干個經編碼子碼字205、210、215形成之一個4Kb碼字。應注意，該碼字僅係一實例，且可使用大於或小於4Kb之一碼字且可將碼字分解成多於或少於三個所展示經編碼子碼字。在某些情形中，使用如此項技術中已知之低密度同位檢查(LDPC)編碼來編碼經編碼子碼字。
    經編碼子碼字205、210、215每一者係藉由以下方式建構：編碼使用者資料之一部分，以使得子碼字中之每一者包含在編碼處理程序期間計算之同位位元，該等同位位元係基於由各別子碼字表示之使用者資料之部分而計算的。可設計同位檢查矩陣以使得H2=Φ，且子碼字205與子碼字215係相同碼。由於子碼字205與子碼字215具有作為H1之一類似同位檢查矩陣部分，因此可簡化經編碼子碼字205、經編碼子碼字210及經編碼子碼字215之編碼，此乃因可分享電路之部分。編碼可不限於此簡單實例(H1及H2)，而是可係可將不同校正能力低密度同位檢查碼建構為分量碼字之任何編碼。
    在將經編碼子碼字傳送至一儲存媒體或經由另一傳送媒體傳送經編碼子碼字之前，以數學方式組合經編碼子碼字205、經編碼子碼字210及經編碼子碼字215以產生一複合經編碼子碼字220。在本發明之一項特定實施例中，數學組合係一模數2運算。在此一情形中，使用一模數2處理程序在一逐元素基礎上組合經編碼子碼字205以產生一中間碼字。然後使用一模數2處理程序在一逐元素基礎上將該中間碼字與經編碼子碼字215組合以產生複合經編碼子碼字220。應注意，以此一方式組合兩個或兩個以上經編碼子碼字產生一有效經編碼子碼字，該有效經編碼子碼字併入有與來自一個以上經編碼子碼字之資訊相關之同位。一旦該組合完成，則組合經編碼子碼字以產生一總碼字250，其中經編碼子碼字215由複合經編碼子碼字220替代。然後將總碼字250傳送至一儲存媒體或其他傳送媒體。總碼字250具有以下優點：可在一子碼字基礎上對其進行處理，但由於其包含具有表示來自若干個經編碼子碼字之資訊之同位之複合經編碼子碼字220，因此當與單獨地處理之經編碼子碼字205、210、215相比時可達成增加之處理效能。
    返回至圖1，一旦分享同位資料解碼電路170可用，則自中心記憶體電路150存取一先前儲存之經交錯碼字146作為一所儲存碼字186且藉由一全域交錯器/解交錯器電路184對經交錯碼字146進行全域交錯。全域交錯器/解交錯器電路184可係能夠全域地重新配置碼字之此項技術中已知之任何電路。全域交錯器/解交錯器電路184提供一解碼器輸入152。如下文更全面地闡述，解碼器輸入152包含若干個子碼字，該若干個子碼字每一者包含具有該等子碼字中之至少一者之同位，該等子碼字中之該至少一者包含併入有來自多個子碼字之資訊之同位。將該等子碼字中之每一者提供至併入於分享同位資料解碼電路170內之一子集解碼器電路162、一子集解碼器電路164及一子集解碼器電路166中之一各別者。子集解碼器電路162、子集解碼器電路164及子集解碼器電路166中之每一者可操作以將一資料解碼演算法應用於各別子碼字。子集解碼器電路162提供一子經解碼輸出163；子集解碼器電路164提供一子經解碼輸出165；且子集解碼器電路166提供一子經解碼輸出167。在本發明之某些實施例中，資料解碼演算法係如此項技術中已知之一低密度同位檢查演算法。基於本文中所提供之揭示內容，熟習此項技術者將認識到可關於本發明之不同實施例使用之其他解碼演算法。應注意，儘管分享同位資料解碼電路170係展示為具有三個單獨子集解碼器電路162、164、166，但不要求其具有實體上相異之子集解碼器電路。而是，可在較小數目個解碼器電路內使用分享以簡化電路設計且進一步減小電路面積。舉例而言，可採用一單個子集解碼器電路，其：(1)藉由在一第一時槽期間執行一部分碼字檢查至可變節點更新或可變節點至檢查節點來處理經編碼子碼字205，(2)藉由在一第二時槽期間執行一部分碼字檢查至可變節點更新或可變節點至檢查節點來處理經編碼子碼字210，及(3)藉由在一第三時槽期間執行一部分碼字檢查至可變節點更新或可變節點至檢查節點來處理複合經編碼子碼字220，等等。
    若各別電路已處理包含所有經編碼子碼字之一統一碼字，則子集解碼器電路162、164、166中之每一者對比其原本將對其進行操作之碼字小之一碼字(例如，經編碼子碼字205、經編碼子碼字210或複合經編碼子碼字220中之一者)進行操作。由於此原因，子集解碼器電路162、164、166之聚合大小及電力要求小於若已由一單個資料解碼電路處理包含所有子碼字之一統一碼字將需要之聚合大小及電力要求。應注意，儘管圖1展示三個子集解碼器電路，但可關於本發明之不同實施例使用多於或少於三個子集解碼器電路。
    特定而言，使用圖2之實例，子集解碼器電路162接收經編碼子碼字205，子集解碼器電路164接收經編碼子碼字210，且子集解碼器電路166接收複合經編碼子碼字220。應注意，經編碼子碼字205、經編碼子碼字210及複合經編碼子碼字220中之每一者包含自各種源引入且針對經編碼子碼字205表示為E1、針對經編碼子碼字210表示為E2且針對複合經編碼子碼字220表示為E3之雜訊。子集解碼器電路162、164、166中之每一者將一LDPC解碼演算法應用於所接收經編碼子碼字以分別產生子經解碼輸出163、子經解碼輸出165及子經解碼輸出167。
    將子經解碼輸出163、子經解碼輸出165及子經解碼輸出167提供至作為分享同位資料解碼電路170之部分包含之一軟資料處理電路175。軟資料處理電路175可操作以組譯各種子經解碼輸出且判定各別子經解碼輸出是否經會聚(亦即，所得子經解碼輸出匹配原始寫入之資料集，如同位錯誤之缺少所指示)。在所有子經解碼輸出經會聚之情況下，軟資料處理電路175將子經解碼輸出組譯成一輸出碼字172。將輸出碼字172提供至一解交錯器電路180。解交錯器電路180重新配置資料以反轉應用於資料之全域交錯及區域交錯兩者以產生一經解交錯輸出182。將經解交錯輸出182提供至一硬決策輸出電路190。硬決策輸出電路190可操作以將可能無序完成之資料集重新排序成其原始次序。然後將原始排序之資料集提供為一硬決策輸出192。
    另一選擇係，在子經解碼輸出中之一或多者未能會聚之情況下，軟資料處理電路175使用來自其他子經解碼輸出之知識來校正一既定子經解碼輸出中之任何剩餘錯誤。對於此處理，軟資料處理電路175可將會聚之經編碼子碼字之軟資料設定為高可靠性值。將使用此等高可靠性值來幫助其他經編碼子碼字解碼並加速其他經編碼子碼字之會聚。
    作為一實例，在可恰當地解碼經編碼子碼字205及經編碼子碼字210從而產生會聚之子經解碼輸出163及子經解碼輸出165，但不能夠恰當地解碼複合子碼字220以使得子經解碼輸出167不會聚之情況下，可反轉上文關於圖2所論述之用於產生複合子碼字220之處理程序以產生一校正之經編碼子碼字215。此反轉操作包含使用錯誤方程式：經編碼子碼字215=經編碼子碼字205+經編碼子碼字210+複合經編碼子碼字220+E3來產生經編碼子碼字215。子集解碼器電路166可然後解碼以下資訊：經編碼子碼字215+E3為恢復作為子經解碼輸出167提供至軟資料處理電路175之原始經編碼子碼字215，在若子經解碼輸出167經會聚之情況下，可將子經解碼輸出167與其他會聚之子經解碼輸出組合以產生輸出碼字172。
    另一選擇係，在任何剩餘錯誤不可校正之情況下，軟資料處理電路175在允許另一區域迭代之情況下將一既定子解碼輸出之各別部分提供回至一對應子集解碼器電路以供額外處理。在不允許另一區域迭代之情況下，軟資料處理電路175將子經解碼輸出作為一經解碼輸出154寫回至中心記憶體電路150，該等子經解碼輸出儲存於中心記憶體電路150處從而等待透過資料偵測器電路130及分享同位資料解碼電路170之另一全域迭代。在將經解碼輸出154儲存至中心記憶體電路150之前，將經解碼輸出154全域解交錯以產生儲存至中心記憶體電路150之一經全域解交錯輸出188。全域解交錯反轉較早應用於所儲存碼字186之全域交錯以產生解碼器輸入152。一旦資料偵測器電路130可用，則自中心記憶體電路150存取一先前儲存之經解交錯輸出188且藉由一解交錯器電路144對其進行區域解交錯。解交錯器電路144重新配置解碼器輸出148以反轉由交錯器電路142原始執行之混洗。將一所得經解交錯輸出197提供至資料偵測器電路130，在資料偵測器電路130處其用以將一對應資料集接收之後續偵測導引為等化輸出125。
    在某些情形中，可對自資料偵測器電路130導出之軟資料(亦即，對數似然比(LLR)資訊)執行藉由軟資料處理電路175之前述處理。在此一情形中，使用來自上文之實例，可基於來自經編碼子碼字205(L 205)、經編碼子碼字210(L 210)及複合經編碼子碼字220(L 220)之對應LLR資訊來表達重新構成之經編碼子碼字215()之LLR資訊，如下： 其中j係經編碼子碼字205、經編碼子碼字210、經編碼子碼字215及複合經編碼子碼字220之第j個位元。
    LDPC解碼可經設計以使用多個區域迭代(亦即，連續經過子集解碼器電路162、164、166)。對於每一區域迭代，經編碼子碼字205(L 205)、經編碼子碼字210(L 210)及複合經編碼子碼字220(L 220)之第j個位元之LLR資訊可表達為：
    翻至圖3，根據本發明之一或多項實施例展示基於一磁碟之儲存裝置300，儲存裝置300包含具有分享同位資料解碼電路之一讀取通道電路310。基於磁碟之儲存系統300可係(舉例而言)一硬碟機。基於磁碟之儲存系統300亦包含一前置放大器370、一介面控制器320、一硬碟控制器366、一馬達控制器368、一心軸馬達372、一磁碟盤378及一讀取/寫入頭總成376。介面控制器320控制至/來自磁碟盤378之資料之定址及時序。磁碟盤378上之資料由磁性信號群組組成，當讀取/寫入頭總成376恰當地定位於磁碟盤378上方時該等磁性信號群組可由該總成偵測。在一項實施例中，磁碟盤378包含根據一縱向或一垂直記錄方案中之任一者記錄之磁性信號。
    在一典型讀取操作中，讀取/寫入頭總成376係由馬達控制器368準確地定位於磁碟盤378上之一所期望資料軌道上方。馬達控制器368既相對於磁碟盤378定位讀取/寫入頭總成376又藉由在硬碟控制器366之引導下將讀取/寫入頭總成移動至磁碟盤378上之恰當資料軌道來驅動心軸馬達372。心軸馬達372以一所判定轉動速率(RPM)來轉動磁碟盤378。一旦讀取/寫入頭總成376經定位而毗鄰恰當資料軌道，則隨著心軸馬達372旋轉磁碟盤378，表示關於磁碟盤378之資料之磁性信號由讀取/寫入頭總成376感測。將所感測磁性信號提供為表示關於磁碟盤378之磁性資料之一連續時隙類比信號。經由前置放大器370將此時隙類比信號自讀取/寫入頭總成376傳送至讀取通道電路310。前置放大器370可操作以放大自磁碟盤378存取之時隙類比信號。繼而，讀取通道電路310解碼並數位化所接收類比信號以重新形成原始寫入至磁碟盤378之資訊。將此資料作為讀取資料303提供至一接收電路。一寫入操作實質上與前述讀取操作相反，其中寫入資料301經提供至讀取通道電路310。然後編碼此資料且將其寫入至磁碟盤378。
    在操作期間，可在一寫入操作之前編碼資料。可進行資料編碼，以使得將一資料集編碼成多個子碼字，其中子碼字中之一或多者中之同位係跨越若干個子碼字分享的。可使用類似於下文關於圖7所論述之彼電路之一電路來進行此編碼，及/或可使用類似於下文關於圖8所論述之彼方法之一方法來執行編碼。可使用若干個子集解碼器電路來解碼自磁碟盤378讀回之資料，該若干個子集解碼器電路每一者對一各別子碼字進行操作。子碼字中之一或多者可包含跨越多個子碼字擴展之同位。可使用類似於上文關於圖1所論述之彼電路之一電路進行此子碼字解碼及/或可類似於下文關於圖6所論述之方法進行此子碼字解碼。
    應注意，儲存系統可利用SATA、SAS或此項技術中已知之其他儲存技術。此外，應注意，儲存系統300可整合至一較大儲存系統中，諸如(舉例而言)基於一RAID(廉價磁碟之冗餘陣列或獨立磁碟之冗餘陣列)之儲存系統。亦應注意，可以軟體或韌體中之任一者來實施儲存系統400之各種功能或區塊，而以硬體來實施其他功能或區塊。
    翻至圖4，其係包含具有根據本發明之一或多項實施例之分享同位資料解碼電路之一快閃存取控制器430之一固態儲存裝置400。固態儲存裝置400包含一固態記憶體電路440，該固態記憶體電路440包含若干個記憶體單元。在本發明之一項特定實施例中，固態記憶體電路440包含如此項技術中已知之若干個快閃記憶體單元。快閃存取控制器430包含子碼字編碼電路，該子碼字編碼電路可操作以編碼具有若干個經編碼子碼字之一總碼字，其中該等經編碼子碼字中之至少一者併入有來自兩個或兩個以上經編碼子碼字各者之同位資訊。此編碼電路可類似於下文關於圖7所論述之內容來實施，及/或可類似於下文關於圖8所論述之內容操作。此外，快閃存取控制器430包含子碼字解碼電路，該子碼字解碼電路可操作以解碼具有若干個經編碼子碼字之一總碼字，其中該等經編碼子碼字中之至少一者併入有來自兩個或兩個以上經編碼子碼字各者之同位資訊。此解碼電路可類似於上文關於圖1所論述之內容來實施，及/或可類似於下文關於圖6所論述之內容操作。將經解碼資料自快閃存取控制器430提供至一輸入緩衝器電路410，在輸入緩衝器電路410處其可由一主機(未展示)存取。另外，自將資料寫入至一輸出緩衝器電路420之一主機接收待儲存至固態記憶體440之資料，輸出緩衝器電路420繼而將資訊提供至快閃存取控制器430。
    翻至圖5，根據本發明之某些實施例展示包含具有基於可靠性資料之調諧電路之一收發器520之一資料傳輸系統500。資料傳輸系統500包含一傳輸器510，傳輸器510可操作以經由一傳送媒體530傳輸經編碼資訊，如此項技術中已知。藉由接收器520自傳送媒體530接收經編碼資料。收發器520併入有子碼字解碼與編碼電路。當處理所接收資料時，將所接收資料自一類比信號轉換成一系列對應數位樣本，且將數位樣本等化以產生一等化輸出。然後將等化輸出提供至包含一資料偵測器電路與一資料解碼器電路兩者之一資料處理電路。經由一中心記憶體在資料解碼器與資料偵測器電路之間傳遞資料，從而允許應用於不同資料集之處理迭代之數目之間的變化。應注意，傳送媒體530可係此項技術中已知之任何傳送媒體，包含但不限於一無線媒體、一光學媒體或一有線媒體。基於本文中所提供之揭示內容，熟習此項技術者將認識到可關於本發明之不同實施例使用之各種傳送媒體。資料可由收發器520編碼以傳輸至另一接收器電路(未展示)。
    在操作期間，可在藉由收發器520之一傳輸操作之前編碼資料。可進行資料編碼，以使得將一資料集編碼成多個子碼字，其中子碼字中之一或多者中之同位係跨越若干個子碼字分享的。可使用類似於下文關於圖7所論述之彼電路之一電路來進行此編碼，且/或可使用類似於下文關於圖8所論述之彼方法之一方法來執行編碼。可使用若干個子集解碼器電路來解碼自傳送媒體530接收之資料，該若干個子集解碼器電路每一者對一各別子碼字進行操作。子碼字中之一或多者可包含跨越多個子碼字擴展之同位。可使用類似於上文關於圖1所論述之彼電路之一電路進行此子碼字解碼及/或可類似於下文關於圖6所論述之方法進行此子碼字解碼。
    翻至圖6，一流程圖600展示用於根據本發明之各項實施例之分享同位碼字處理之一方法。遵循流程圖600，接收一類比輸入(方塊605)。可自(舉例而言)一儲存媒體或一資料傳輸通道導出類比輸入。基於本文中所提供之揭示內容，熟習此項技術者將認識到各種類比輸入源。將類比輸入轉換成一系列數位樣本(方塊610)。可使用一類比轉數位轉換器電路或如此項技術中已知之系統來進行此轉換。應注意，可使用能夠將一類比信號轉換成表示所接收類比信號之一系列數位值之此項技術中已知之任何電路。將所得數位樣本等化以產生一等化輸出(方塊615)。在本發明之某些實施例中，使用如此項技術中已知之一數位有限脈衝回應電路來進行等化。基於本文中所提供之揭示內容，熟習此項技術者將認識到可用於替代此一數位有限脈衝回應電路以執行根據本發明之不同實施例之等化之各種等化器電路。等化輸出表示一總碼字，該總碼字由若干個經編碼子碼字及至少一個複合經編碼子碼字(類似於上文關於圖2所論述之彼等)構成。在某些情形中，輸入可作為一數位輸入接收。在此等情形中，可消除方塊605、601、615之處理程序。
    判定一資料偵測器電路是否可用(方塊620)。在一資料偵測器電路可用之情況下(方塊620)，將一資料偵測演算法應用於由一資料集導引之等化輸出以產生一經偵測輸出(方塊625)，該資料集係在可自一中心記憶體電路獲得一經解碼輸出(例如，透過資料偵測器電路及資料解碼器電路之第二及隨後迭代)之情況下自該經解碼輸出導出的。在本發明之某些實施例中，資料偵測演算法係如此項技術中已知之一維特比演算法。在本發明之其他實施例中，資料偵測演算法係如此項技術中已知之一最大後驗資料偵測器電路。將自經偵測輸出導出之一信號(例如，經偵測輸出之一經區域交錯版本)儲存至中心記憶體以等待由一資料解碼器電路處理(方塊630)。
    與先前所論述之資料偵測處理並行，判定一資料解碼器電路是否可用(方塊640)。在資料解碼器電路可用之情況下(方塊640)，自中心記憶體存取一經偵測輸出之一先前儲存之導出物(方塊645)。將所存取資料集解聚合成一或多個子碼字與一或多個複合子碼字(方塊650)。此處理程序可包含使用圖2之實例將總碼字250分離成其分量部分：經編碼子碼字205、經編碼子碼字210及複合經編碼子碼字220。對各別子碼字及複合經編碼子碼字中之每一者執行一資料解碼演算法以產生對應經解碼輸出(方塊655)。在某些情形中，資料解碼演算法係如此項技術中已知之一低密度同位檢查演算法。
    藉由使用經解碼輸出反轉應用於原始子碼字及複合子碼字之數學處理程序來重新構成原始子碼字(方塊660)。在(舉例而言)用於形成複合子碼字之數學處理程序係上文關於圖2所闡述之彼數學處理程序之情況下，可使用以下方程式來進行重新構成原始子碼字，其中L 205係對應於經編碼子碼字205之來自一經解碼輸出之軟資料，L 210係對應於經編碼子碼字210之來自一經解碼輸出之軟資料，且L 220係對應於複合經編碼子碼字220來自一經解碼輸出之之軟資料： 其中j係經編碼子碼字205、經編碼子碼字210、經編碼子碼字215及複合經編碼子碼字220之第j個位元；且係對應於重新構成之經編碼子碼字215之軟資料。
    判定經解碼輸出中之每一者是否經會聚(亦即，解碼演算法是否應用於會聚之子碼字及複合子碼字中之每一者)(方塊665)。在所有經解碼輸出經會聚之情況下(方塊665)，將與經解碼輸出相關聯之硬決策資料組譯在一起並提供為一資料輸出(方塊680)。否則，在所有經解碼輸出不會聚之情況下(方塊665)，使用子碼字、複合子碼字及重新構成之子碼字應用額外錯誤校正，以校正在一或多個原本非會聚之子碼字中剩餘之任何錯誤(方塊670)。錯誤校正利用對應於經原始應用以產生複合子碼字之數學處理程序之方程式。使用圖2之實例，方程式如下：
    判定是否已校正所有剩餘錯誤(方塊675)。在已校正所有剩餘錯誤之情況下(方塊675)，將與經解碼輸出相關聯之硬決策資料組譯在一起並提供為一資料輸出(方塊680)。否則，判定是否預期另一區域迭代(方塊685)。在預期另一區域迭代之情況下(方塊685)，透過方塊640至方塊685之處理程序再次處理經解碼輸出(方塊655)。另一選擇係，在不預期另一區域迭代之情況下(方塊685)，將經解碼輸出(方塊655)儲存回至中心記憶體以等待透過方塊620至方塊685之處理程序之另一全域迭代(方塊690)。
    翻至圖7，其繪示根據本發明之某些實施例之一分享同位碼字編碼電路700。分享同位碼字編碼電路700包含接收一資料輸入705之一子碼字編碼器電路710。自將資料寫入至一儲存媒體或經由一傳送媒體傳送資料之一主機(未展示)提供資料輸入705。資料輸入705由子碼字編碼器電路710分離成若干部分，且子碼字編碼器電路710將一資料編碼演算法應用於各別部分以產生若干個編碼子碼字715。在本發明之某些實施例中，資料編碼演算法係如此項技術中已知之一低密度同位檢查編碼演算法。編碼演算法基於資料輸入705之各別部分將同位資訊添加至經編碼子碼字。將經編碼子碼字715提供至一子碼字組合電路720，在子碼字組合電路720處以數學方式組合兩個或兩個以上經編碼子碼字715以產生一複合經編碼子碼字。子碼字組合電路720組譯經編碼子碼字715，其中複合經編碼子碼字替代該等經編碼子碼字中之一者以產生一總碼字725。複合經編碼子碼字之數學產生可使用多個經編碼子碼字之一模數2組合以產生複合經編碼子碼字，且可類似於上文關於圖2所闡述之內容進行經編碼子碼字與複合經編碼子碼字之後續組合。將總碼字725提供至一經組合碼字寫入電路730，經組合碼字寫入電路730執行任何剩餘操作以準備將一碼字735發送至一儲存媒體或一接收裝置。
    翻至圖8，一流程圖800展示根據本發明之一或多項實施例之用於編碼分享同位碼字之一方法。遵循流程圖800，接收一資料輸入(方塊805)。該資料輸入包含使用者位元且可(舉例而言)自一主機來接收。收集若干個使用者位元以包含在一子碼字中(方塊810)。在某些情形中，預定義若干個位元。在其他情形中，若干個位元係可程式化的。判定是否已接收足夠使用者位元以形成一子碼字(方塊815)。在尚未收集到充足數目個使用者位元之情況下(方塊815)，重複方塊805至方塊815之處理程序。另一選擇係，在已收集到充足數目個使用者位元之情況下(方塊815)，編碼所收集使用者位元以產生一經編碼子碼字(方塊820)。在本發明之某些實施例中，資料編碼係如此項技術中已知之一低密度同位檢查編碼。編碼演算法將同位資訊添加至所收集使用者位元以產生一經編碼子碼字。
    判定是否已編碼足夠子碼字以形成一總碼字(方塊825)。在尚未編碼充足子碼字之情況下(方塊825)，藉由重複方塊805至方塊825之處理程序直至已準備充足子碼字為止來準備下一子碼字(方塊830)。否則，在已編碼充足子碼字之情況下(方塊815)，產生一複合碼字(方塊840)。產生複合碼字包含以數學方式組合若干個經編碼子碼字以產生複合子碼字。在某些情形中，用於組合之數學處理程序係兩個或兩個以上經編碼子碼字之一模數2組合。將經編碼子碼字與複合子碼字組合以產生一總碼字(方塊850)。組合處理程序包含用複合子碼字替代經編碼子碼字中之一者。可類似於上文關於圖2所闡述之內容進行複合經編碼子碼字之數學產生及經編碼子碼字與複合經編碼子碼字之後續組合。
    應注意，上文應用中所論述之各種方塊可連同其他功能性一起實施於積體電路中。此等積體電路可包含一既定區塊、系統或電路之所有功能或僅包含區塊、系統或電路之一子集。此外，可跨越多個積體電路實施區塊、系統或電路之元素。此等積體電路可係此項技術中已知之任何類型之積體電路，包含但不限於一單片積體電路、一覆晶積體電路、一多晶片模組積體電路及/或一混合信號積體電路。亦應注意，可以軟體或韌體中之任一者來實施本文中所論述之區塊、系統或電路之各種功能。在某些此類情形中，可使用其軟體或韌體等效物來實施整個系統、區塊或電路。在其他情形中，可以軟體或韌體來實施一既定系統、區塊或電路之一個部分，而以硬體來實施其他部分。
    總而言之，本發明提供用於資料處理之新穎系統、裝置、方法及配置。儘管上文已給出對本發明之一或多項實施例之詳細說明，但熟習此項技術者將明瞭各種替代、修改及等效物，此並不違背本發明之精神。因此，上文說明不應視為限制由隨附申請專利範圍定義之本發明之範疇。
    100‧‧‧資料處理電路
    105‧‧‧類比信號/類比輸入
    110‧‧‧類比前端電路
    112‧‧‧經處理類比信號
    114‧‧‧類比轉數位轉換器電路
    116‧‧‧數位樣本
    120‧‧‧等化器電路
    125‧‧‧等化輸出
    130‧‧‧資料偵測器電路
    142‧‧‧區域交錯器電路/交錯器電路
    144‧‧‧解交錯器電路
    146‧‧‧經交錯碼字
    148‧‧‧解碼器輸出
    150‧‧‧中心記憶體電路
    152‧‧‧解碼器輸入
    154‧‧‧經解碼輸出
    162‧‧‧子集解碼器電路
    163‧‧‧子經解碼輸出
    164‧‧‧子集解碼器電路
    165‧‧‧子經解碼輸出
    166‧‧‧子集解碼器電路
    167‧‧‧子經解碼輸出
    170‧‧‧分享同位資料解碼電路
    172‧‧‧輸出碼字
    175‧‧‧軟資料處理電路
    180‧‧‧解交錯器電路
    182‧‧‧經解交錯輸出
    184‧‧‧全域交錯器/解交錯器電路
    186‧‧‧所儲存碼字
    188‧‧‧經全域解交錯輸出/經解交錯輸出
    190‧‧‧硬決策輸出電路
    192‧‧‧硬決策輸出
    196‧‧‧偵測器輸出/經偵測輸出
    197‧‧‧所得經解交錯輸出
    205‧‧‧經編碼子碼字/子碼字
    210‧‧‧經編碼子碼字/子碼字
    215‧‧‧經編碼子碼字/子碼字
    220‧‧‧複合經編碼子碼字/複合子碼字
    250‧‧‧總碼字
    300‧‧‧基於磁碟之儲存裝置/儲存裝置/基於磁碟之儲存系統/儲存系統
    301‧‧‧寫入資料
    303‧‧‧讀取資料
    310‧‧‧讀取通道電路
    320‧‧‧介面控制器
    366‧‧‧硬碟控制器
    368‧‧‧馬達控制器
    370‧‧‧前置放大器
    372‧‧‧心軸馬達
    376‧‧‧讀取/寫入頭總成
    378‧‧‧磁碟盤
    400‧‧‧儲存系統/固態儲存裝置
    410‧‧‧輸入緩衝器電路
    420‧‧‧輸出緩衝器電路
    430‧‧‧快閃存取控制器
    440‧‧‧固態記憶體電路/固態記憶體
    500‧‧‧資料傳輸系統
    510‧‧‧傳輸器
    520‧‧‧收發器
    530‧‧‧傳送媒體
    700‧‧‧分享同位碼字編碼電路
    705‧‧‧資料輸入
    710‧‧‧子碼字編碼器電路
    715‧‧‧編碼子碼字/經編碼子碼字
    720‧‧‧子碼字組合電路
    725‧‧‧總碼字
    730‧‧‧經組合碼字寫入電路
    735‧‧‧碼字
    圖1展示包含根據本發明之一或多項實施例之一分享同位資料解碼電路之一資料處理電路；圖2以圖形方式繪示用於產生可關於本發明之實施例使用之一分享同位碼字之一處理程序；圖3展示根據本發明之一或多項實施例之包含具有分享同位資料解碼電路之一讀取通道之基於一磁碟之儲存裝置；圖4展示根據本發明之一或多項實施例之包含具有分享同位資料解碼電路之一快閃存取控制器之一固態儲存裝置；圖5展示根據本發明之某些實施例之包含具有分享同位資料解碼電路之一接收器之一資料傳輸系統；圖6係展示根據本發明之各項實施例之分享同位碼字處理之方法之一流程圖；圖7繪示根據本發明之某些實施例之一分享同位碼字編碼電路；及圖8係展示根據本發明之一或多項實施例之用於編碼分享同位碼字之方法之一流程圖。
    100‧‧‧資料處理電路
    105‧‧‧類比信號/類比輸入
    110‧‧‧類比前端電路
    112‧‧‧經處理類比信號
    114‧‧‧類比轉數位轉換器電路
    116‧‧‧數位樣本
    120‧‧‧等化器電路
    125‧‧‧等化輸出
    130‧‧‧資料偵測器電路
    142‧‧‧區域交錯器電路/交錯器電路
    144‧‧‧解交錯器電路
    146‧‧‧經交錯碼字
    148‧‧‧解碼器輸出
    150‧‧‧中心記憶體電路
    152‧‧‧解碼器輸入
    154‧‧‧經解碼輸出
    162‧‧‧子集解碼器電路
    163‧‧‧子經解碼輸出
    164‧‧‧子集解碼器電路
    165‧‧‧子經解碼輸出
    166‧‧‧子集解碼器電路
    167‧‧‧子經解碼輸出
    170‧‧‧分享同位資料解碼電路
    172‧‧‧輸出碼字
    175‧‧‧軟資料處理電路
    180‧‧‧解交錯器電路
    182‧‧‧經解交錯輸出
    184‧‧‧全域交錯器/解交錯器電路
    186‧‧‧所儲存碼字
    188‧‧‧經全域解交錯輸出/經解交錯輸出
    190‧‧‧硬決策輸出電路
    192‧‧‧硬決策輸出
    196‧‧‧偵測器輸出/經偵測輸出
    197‧‧‧所得經解交錯輸出
    权利要求:
    Claims (20)
    [1] 一種低密度同位檢查編碼系統，該系統包括：一低密度同位檢查編碼器電路，其可操作以編碼一第一資料集以產生一第一低密度同位檢查經編碼子碼字，且編碼一第二資料集以產生一第二低密度同位檢查經編碼子碼字；一組合電路，其可操作以：藉由以數學方式組合至少該第一低密度同位檢查經編碼子碼字與該第二低密度同位檢查經編碼子碼字來產生一複合低密度同位檢查子碼字；且將至少該第一低密度同位檢查經編碼子碼字與該複合低密度同位檢查子碼字組合成一總碼字。
    [2] 如請求項1之系統，其中該系統實施為選自由以下各項組成之一群組之一裝置之部分：基於一磁碟之儲存裝置、一固態儲存裝置及一接收裝置。
    [3] 如請求項1之系統，其中該系統實施為一積體電路之部分。
    [4] 如請求項1之系統，其中產生該複合低密度同位檢查子碼字包含：在一逐位元基礎上執行該第一低密度同位檢查經編碼子碼字與該第二低密度同位檢查經編碼子碼字之一模數2(mod 2)數學處理程序以產生該複合低密度同位檢查子碼字。
    [5] 如請求項1之系統，其中以數學方式組合至少該第一低密度同位檢查經編碼子碼字與該第二低密度同位檢查經編碼子碼字以產生一有效低密度同位檢查碼字。
    [6] 如請求項1之系統，其中該複合低密度同位檢查子碼字、該第一低密度同位檢查經編碼子碼字及該第二低密度同位檢查經編碼子碼字全部可使用相同低密度同位檢查解碼演算法來解碼。
    [7] 如請求項1之系統，其中該低密度同位檢查編碼器電路進一步可操作以編碼一第三資料集以產生一第三低密度同位檢查經編碼子碼字；其中產生該複合低密度同位檢查子碼字係藉由以數學方式組合至少該第一低密度同位檢查經編碼子碼字、該第二低密度同位檢查經編碼子碼字及該第三低密度同位檢查經編碼子碼字來進行的；且其中將至少該第一低密度同位檢查經編碼子碼字與該複合低密度同位檢查子碼字組合成該總碼字包含：組合至少該第一低密度同位檢查經編碼子碼字、該第二低密度同位檢查經編碼子碼字及該複合低密度同位檢查子碼字以產生該總碼字。
    [8] 一種用於編碼資料之方法，該方法包括：使用一低密度同位檢查編碼演算法編碼一第一資料集以產生一第一低密度同位檢查經編碼子碼字；使用一低密度同位檢查編碼演算法編碼一第二資料集以產生一第二低密度同位檢查經編碼子碼字；至少部分地基於該第一低密度同位檢查經編碼子碼字及該第二低密度同位檢查經編碼子碼字來以數學方式計算一複合低密度同位檢查子碼字；及將至少該第一低密度同位檢查經編碼子碼字與該複合低密度同位檢查子碼字組合成一總碼字。
    [9] 如請求項8之方法，其中以數學方式計算該複合低密度同位檢查子碼字包含：在一逐位元基礎上執行該第一低密度同位檢查經編碼子碼字與該第二低密度同位檢查經編碼子碼字之模數2組合。
    [10] 如請求項8之方法，其中以數學方式計算該複合低密度同位檢查子碼字產生一有效低密度同位檢查碼字。
    [11] 如請求項8之方法，其中該複合低密度同位檢查子碼字、該第一低密度同位檢查經編碼子碼字及該第二低密度同位檢查經編碼子碼字全部可使用相同低密度同位檢查解碼演算法來解碼。
    [12] 如請求項8之方法，其中該方法進一步包括：使用該低密度同位檢查編碼演算法編碼一第三資料集以產生一第三低密度同位檢查經編碼子碼字；且其中至少部分地基於該第一低密度同位檢查經編碼子碼字、該第二低密度同位檢查經編碼子碼字及該第三低密度同位檢查經編碼子碼字來以數學方式計算一複合低密度同位檢查子碼字；且其中將至少該第一低密度同位檢查經編碼子碼字與該複合低密度同位檢查子碼字組合成該總碼字包含：組合至少該第一低密度同位檢查經編碼子碼字、該第二低密度同位檢查經編碼子碼字及該複合低密度同位檢查子碼字以產生該總碼字。
    [13] 一種資料傳送裝置，該資料傳送裝置包括：一低密度同位檢查編碼器電路，其可操作以編碼一第一資料集以產生一第一低密度同位檢查經編碼子碼字，且編碼一第二資料集以產生一第二低密度同位檢查經編碼子碼字；一組合電路，其可操作以：藉由以數學方式組合至少該第一低密度同位檢查經編碼子碼字與該第二低密度同位檢查經編碼子碼字來產生一複合低密度同位檢查子碼字；將至少該第一低密度同位檢查經編碼子碼字與該複合低密度同位檢查子碼字組合成一總碼字；及一寫入電路，其可操作以傳送該總碼字。
    [14] 如請求項13之資料傳送裝置，其中該資料傳送裝置係具有一儲存媒體之一儲存裝置，且其中該儲存裝置將自該總碼字導出之資訊傳送至該儲存媒體。
    [15] 如請求項14之資料傳送裝置，其中該儲存媒體選自由以下各項組成之一群組：一磁性儲存媒體及一固態記憶體。
    [16] 如請求項13之資料傳送裝置，其中該資料傳送裝置係一收發器。
    [17] 如請求項13之資料傳送裝置，其中產生該複合低密度同位檢查子碼字包含：在一逐位元基礎上執行該第一低密度同位檢查經編碼子碼字與該第二低密度同位檢查經編碼子碼字之一模數2數學處理程序以產生該複合低密度同位檢查子碼字。
    [18] 如請求項13之資料傳送裝置，其中以數學方式組合至少該第一低密度同位檢查經編碼子碼字與該第二低密度同位檢查經編碼子碼字以產生一有效低密度同位檢查碼字。
    [19] 如請求項13之資料傳送裝置，其中該複合低密度同位檢查子碼字、該第一低密度同位檢查經編碼子碼字及該第二低密度同位檢查經編碼子碼字全部可使用相同低密度同位檢查解碼演算法來解碼。
    [20] 如請求項13之資料傳送裝置，其中該低密度同位檢查編碼器電路進一步可操作以編碼一第三資料集以產生一第三低密度同位檢查經編碼子碼字；其中產生該複合低密度同位檢查子碼字係藉由以數學方式組合至少該第一低密度同位檢查經編碼子碼字、該第二低密度同位檢查經編碼子碼字及該第三低密度同位檢查經編碼子碼字來進行的；且其中將至少該第一低密度同位檢查經編碼子碼字與該複合低密度同位檢查子碼字組合成該總碼字包含：組合至少該第一低密度同位檢查經編碼子碼字、該第二低密度同位檢查經編碼子碼字及該複合低密度同位檢查子碼字以產生該總碼字。
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    法律状态:
    2017-06-01| MM4A| Annulment or lapse of patent due to non-payment of fees|
    优先权:
    申请号 | 申请日 | 专利标题
    US13/269,852|US8862960B2|2011-10-10|2011-10-10|Systems and methods for parity shared data encoding|
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