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    本發明提供了一種鰭式雙極接面型電晶體及製造方法。根據一示例性實施方式，鰭式雙極接面型電晶體（BJT）包括寬集電極，其位于半導體襯底中。鰭式基極被置于寬集電極上方。此外，鰭式發射極和外延發射極被置于鰭式基極上方。鰭式BJT的窄基極-發射極接面通過鰭式基極和鰭式發射極而形成，以及外延發射極為鰭式BJT提供增強的電流傳導性和減小的電阻。外延發射極可外延地形成在鰭式發射極上，且可包括多晶矽。此外，鰭式基極和鰭式發射極各自可包括單晶矽。
    公开号:TW201316507A
    申请号:TW101131864
    申请日:2012-08-31
    公开日:2013-04-16
    发明作者:Wei Xia；Xiang-Dong Chen
    申请人:Broadcom Corp；
    IPC主号:H01L29-00
    专利说明:
    鰭式雙極接面型電晶體及其製造方法
    本發明總體上屬於半導體元件領域。更具體地，本發明涉及雙極接面型電晶體的製造。
    雙極接面型電晶體(BJT)常被用於放大和開關應用中。因此，期望將BJT的製造整合到互補型金屬氧化物半導體(CMOS)製程中。採用BiCMOS(雙極CMOS)過程製造的傳統BJT包括具有NPN或PNP摻雜結構的相鄰摻雜半導體區。該相鄰摻雜半導體區包括發射極、基極和集電極。在BiCMOS過程(本申請中也將其簡稱為“CMOS過程”)中，傳統BJT的製造與橫向金屬氧化物半導體場效應電晶體(MOSFET)的製造整合在一起。傳統BJT的集電極可在襯底(substrate)中形成。利用在襯底中形成橫向MOSFET的阱(well)的步驟，傳統BJT的基極可形成在集電極中。此外，利用在襯底中形成橫向MOSFET的源極和汲極(drain)的步驟，傳統BJT的發射極可形成在基極中。
    然而，用CMOS過程製造的傳統BJT性能不佳，且因而不適於高性能應用。傳統BJT性能不佳的一個原因是發射極一定要遠小於基極。因此，傳統BJT具有高發射極串聯電阻和電流傳導能力。傳統BJT性能不佳的另一原因是其基極-發射極接面未被良好地界定。因此，傳統BJT具有很高的基極漏電流。
    因此期望提供一種能具有相比於傳統BJT而改善後的性能的BJT。還期望該BJT的製造能與CMOS過程整合。
    本發明提供了一種鰭式(fin-based)雙極接面型電晶體及其製造方法。結合至少一個附圖示出和/或描述了本發明的特徵、優勢和各種實施方式，並在實施方式及申請專利範圍中進行更完整的描述。
    本發明提供了一種鰭式雙極接面型電晶體(BJT)，包括：寬集電極，其位於半導體襯底中；鰭式基極，其被置於所述寬集電極上方；鰭式發射極和外延發射極，其被置於所述鰭式基極上方；其中所述鰭式BJT的窄基極-發射極接面通過所述鰭式基極和所述鰭式發射極而形成，且其中所述外延發射極為所述鰭式BJT提供增強的電流傳導性。
    上述鰭式BJT中，所述外延發射極外延地形成在所述鰭式發射極上。
    上述鰭式BJT包括位於所述鰭式基極下方的基極阱(well)，其中，所述基極阱位於所述寬集電極中。
    上述鰭式BJT包括形成在所述寬集電極上方的介電層。
    上述鰭式BJT中，所述鰭式基極被置於所述介電層內和所述寬集電極上方。
    上述鰭式BJT中，所述外延發射極形成在所述介電層和所述鰭式基極上方。
    上述鰭式BJT中，所述介電層是淺溝槽隔離(STI)層。
    上述鰭式BJT中，所述鰭式基極和所述鰭式發射極係與所述半導體襯底合併成一體且與所述半導體襯底連續著。
    上述鰭式BJT中，所述鰭式基極和所述鰭式發射極包括單晶矽。
    上述鰭式BJT中，所述外延發射極包括多晶矽。
    本發明提供了一種製造鰭式雙極接面型電晶體(BJT)的方法，所述方法包括：在位於半導體襯底中的寬集電極中形成基極阱；刻蝕所述基極阱以形成鰭式基極；在所述鰭式基極上外延地生長半導體層；摻雜所述半導體層以形成外延發射極和鰭式發射極。
    上述方法還包括在所述鰭式基極上外延地生長所述半導體層之前，形成圍繞所述鰭式基極的介電層。
    上述方法中，所述介電層包括STI層。
    上述方法還包括：形成圍繞所述鰭式基極的介電層；在所述介電層和所述鰭式基極上方形成閘(gate)層疊。
    上述方法還包括在所述鰭式基極上方形成閘層疊。
    上述方法還包括從所述鰭式基極上去除所述閘層疊。
    上述方法中，所述鰭式BJT的窄基極-發射極接面通過所述鰭式基極和所述鰭式發射極而形成。
    上述方法中，所述鰭式發射極延伸在所述外延發射極下方。
    上述方法中，所述外延發射極包括多晶矽。
    上述方法中，所述鰭式基極和所述鰭式發射極包括單晶矽。
    本發明針對一種鰭式雙極接面型電晶體及其製造方法。以下描述包括關於實施本發明的具體資訊。本領域技術人員將認識到，本發明可以不同於本申請中具體討論的方式來實施。此外，為不使本發明模糊，本發明的一些具體細節不作討論。
    本申請中的附圖及其所附詳細描述僅針對本發明的示例性實施方式。為保持簡潔，本發明的其他實施方式未在本申請中具體描述，且也未由本附圖具體示出。
    圖1示出了說明根據本發明實施方式的方法的流程圖。流程圖100省略了一些對本領域一般技術人員而言是顯而易見的細節和特徵。例如，如本領域已知，一個步驟可由一個或多個子步驟組成或者可包括專用設備或材料。流程圖100中顯示的步驟170至180足以描述本發明的至少一種實施方式；然而，本發明的其他實施方式可利用不同於流程圖100所示的步驟。需要注意，流程圖100所示的處理步驟是在晶圓的一部分上進行的，該晶圓在步驟170之前，除其他說明外，可包括半導體襯底，諸如矽襯底。該晶圓(wafer)在本申請中也可被稱為半導體晶片(semiconductor die，半導體裸片)或簡稱晶片。
    此外，圖2A至圖2F中的結構270至280示出了分別執行流程圖100的步驟170至180的結果。例如，結構270示出了在處理步驟170之後的半導體結構，結構272示出了在執行步驟172之後的結構270，結構274示出了在執行步驟174之後的結構272，以此類推。
    現參照圖2A，圖2A的結構270示出了在圖1的流程圖100的步驟170完成之後的包括襯底的結構。結構270包括半導體襯底202a、寬集電極202b和基極阱204。
    在結構270中，半導體襯底202a包括單晶半導體材料。例如，在本實施方式中，半導體襯底202a是矽襯底且包括單晶矽。如圖2A所示，在本實施方式中，半導體襯底202a是P型襯底。需要注意，在其他實施方式中，半導體襯底202a是N型襯底，或者是無摻雜的襯底。P型的寬集電極202b位於半導體襯底202a中。在一些實施方式中，寬集電極202b可包括半導體襯底202a的摻雜區，其可以是與半導體襯底202a相同的導電類型或不同的導電類型。然而，在本實施方式中，寬集電極202b與半導體襯底202a共用其導電性。
    參照圖1中的步驟170和圖2A中的結構270，流程圖100的步驟170包括在位於半導體襯底202a中的寬集電極202b內形成基極阱204。例如，可通過向襯底202b中注入離子並進行一種植入退火(implant anneal)以在襯底202b中擴散摻雜劑來形成基極阱204。如圖2A所示，基極阱204在本實施方式中為N型阱，且可具有例如約200至約300奈米的深度。
    本實施方式與製造鰭式場效應電晶體(FET)(更具體地，P溝道(channel)鰭式FET)的CMOS製程相容。例如，步驟170也可被用於形成鰭式FET結構的N型阱(圖2A中未示出)。
    參照圖1中的步驟172和圖2B中的結構272，流程圖100的步驟172包括刻蝕基極阱204以形成鰭式基極206。例如，在一種實施方式中，遮罩(mask)可被置於圖2A中的結構270上方(圖2B中未示出)。該遮罩例如可以是包括氧化物和氮化物的硬遮罩，且在刻蝕基極阱204時可被用於界定鰭式基極206。隨後，該遮罩可從鰭式基極206上去除。
    如圖2B所示，在本實施方式中，刻蝕基極阱204以形成鰭式基極206的同時也刻蝕半導體襯底202a和寬集電極202b。鰭式基極206被置於寬集電極202b上方。基極阱204位於鰭式基極206下方，其中，基極阱204位於寬集電極202b中。在本實施方式中，基極阱204和鰭式基極206合起來像一個倒“T”，其透過寬集電極202b而延伸進圖2B中。作為具體實例，鰭式基極206可以有例如範圍可從約10奈米至約100奈米的寬度208a。鰭式基極206也可有例如範圍可從約70奈米至約80奈米的高度208b。
    在上述製造鰭式FET的CMOS製程中，步驟172也可被用於形成鰭式FET結構的鰭(圖2B中未示出)。需要理解，鰭式FET結構的鰭將具有高度208b。然而，鰭式FET結構的鰭可具有不同於寬度208a的寬度。圖2B中通過結構272示出了流程圖100的步驟172的結果。
    參照圖1中的步驟174和圖2C中的結構274，流程圖100的步驟174包括形成圍繞鰭式基極206的介電層210以及在介電層210和鰭式基極206的上方形成閘層疊(gate stack)212。
    介電層210包括一種或多種介電材料，且例如可通過在圖2B的結構272上沈積該一種或多種介電材料來形成。隨後，可去除該一種或多種介電材料的一部分，以形成圖2C中所示的介電層210。在本實施方式中，介電層210是淺溝槽隔離(STI)層，其形成在寬集電極202b上方。鰭式基極206被介電層210包圍，但卻突起在介電層210上方。
    在介電層210形成後，閘層疊212可形成在鰭式基極206上方。閘層疊212包括閘介電層212a和閘電極層212b。例如可通過在鰭式基極206上沈積並去除一種或多種閘介電材料的一部分來形成閘層疊212。隨後，可在閘介電層212a上沈積一種或多種閘電極材料，並可對該一種或多種閘電極材料進行化學機械平坦化(CMP)或其他平坦化過程，以形成閘電極層212b。
    在上述製造鰭式FET的CMOS過程中，步驟174也可被用於形成鰭式FET結構的閘層疊(圖2C中未示出)。因此，在各種實施方式中，閘層疊212包括任何適合於鰭式FET結構的閘層疊。例如，在一種實施方式中，閘介電層212a包括高K介電層，以及閘電極層212b包括金屬閘電極層。在一種實施方式中，閘介電層212a包括氧化物和/或氮化物層，以及閘電極層212b包括多晶矽，從而閘層疊212是多晶SiON閘層疊。圖2C中通過結構274示出了流程圖100的步驟174的結果。
    參照圖1中的步驟176和圖2D中的結構276，流程圖100的步驟176包括從鰭式基極206上去除閘層疊212。如圖2D所示，已從鰭式基極206上去除了閘層疊212，從而鰭式基極206上沒有閘層疊212的任何部分。
    如上所述，在製造鰭式FET的CMOS過程中，步驟176也可被用於形成鰭式FET結構的閘層疊。類似地，步驟174可被用於圖形化和刻蝕鰭式FET結構的閘層疊，以形成鰭式FET結構的閘(圖2D中未示出)。因此，在步驟2D之後，可刻蝕閘層疊212，使得鰭式FET結構的鰭具有在其各端暴露出來的區域，其被指定為源極/汲極形成。同時，閘層疊212可從鰭式基極206上完全去除，因為本實施方式不需要用於從結構276形成的鰭式雙極接面型電晶體(BJT)的閘層疊212。因此，需要理解，在鰭式基極206上形成閘層疊212以及從鰭式基極206上去除閘層疊212是可選的，但有利地，允許鰭式BJT採用CMOS製程而與鰭式FET一起被有效地製造。圖2D中通過結構276示出了流程圖100的步驟176的結果。
    參照圖1中的步驟178和圖2E中的結構278，流程圖100的步驟178包括在鰭式基極206上外延地生長半導體層214。如圖2E所示，在本實施方式中，半導體層214在介電層210上。同樣，在本實施方式中，半導體層214包括多晶半導體材料。更具體地，半導體層214包括多晶矽。在本實施方式中，半導體層214在介電層210上的所有表面均包圍著鰭式基極214。半導體層214可生長為例如約100奈米的厚度。
    在上述製造鰭式FET的CMOS過程中，步驟178也可被用於在鰭式FET結構的鰭上被指定為源極/汲極的區域外延地生長半導體層。這樣做可允許該區域中對該鰭式FET的接觸電阻的下降。需要注意，鰭式FET結構的閘將限制半導體層的生長。圖2E中通過結構278示出了流程圖100的步驟178的結果。
    參照圖1中的步驟180和圖2F中的結構280，流程圖100的步驟180包括摻雜半導體層214和鰭式基極206，以形成外延發射極216和鰭式發射極218。在本實施方式中，如圖2F所示，鰭式發射極218在外延發射極216下方延伸。同樣，在本實施方式中，將離子注入進半導體層214和鰭式基極206中，使得外延發射極216和鰭式發射極218為P型並具有P+導電性。因此，鰭式發射極218形成在結構278的鰭式基極206中，且各自包括單晶半導體材料(例如單晶矽)，而外延發射極216包括多晶半導體材料(例如多晶矽)。通過摻雜半導體層214和鰭式基極206以形成外延發射極216和鰭式發射極218來形成窄基極-發射極接面220。
    在上述製造鰭式FET的CMOS過程中，步驟180也可被用於在鰭式FET結構的被指定為源極/汲極的區域中形成鰭式FET的源極和汲極。因此，鰭式FET的源極和汲極區可具有與外延發射極216和鰭式發射極218相同或類似的導電性。圖2F中通過結構280示出了流程圖100的步驟180的結果。
    隨後，可進行附加的步驟，包括為鰭式BJT的外延發射極216、基極阱204和集電極202形成接觸區(圖2F中未示出)。這些接觸區例如可類似於鰭式FET的源極和汲極、N型阱和P型襯底的相應接觸區並以相同過程的步驟來製作。
    如上所述，在本發明的實施方式中，鰭式BJT可採用CMOS製程而與鰭式FET一起被有效地製造，且在一些實施方式中，鰭式FET的製造不需要除製造鰭式FET所需步驟之外的額外步驟。需要注意，本發明的實施方式不限於上述具體實施方式。例如，儘管如上所述的步驟170至180各自均有助於形成鰭式FET，但在一些實施方式中，可能包括附加的步驟，或者一些步驟可能專用於形成鰭式BJT。作為一個具體實例，步驟180可不被用於形成鰭式FET的源極和汲極區。作為另一實例，一附加的步驟可包括將其他離子植入進外延發射極216和/或鰭式發射極218而不是植入進鰭式FET的任何部分中。
    此外，需要注意，本發明的實施方式包括獨立於鰭式FET形成方式的方法。例如，圖1中的步驟170至180可作為製造鰭式BJT的專用方法，或者可與本文未具體描述的其他部件的製造共用。儘管上述實施方式涉及PNP型鰭式BJT和P溝道鰭式FET的製造，但需要理解者，NPN型鰭式BJT和N溝道鰭式FET也可根據本發明的實施方式來製造。
    圖3示出了包括根據本發明實施方式的鰭式BJT 300的一部分的透視圖。鰭式BJT 300可根據以上參照圖1的流程圖100所述的方法來製造。圖3中，鰭式BJT 300的面322對應於圖2F中示出的結構280的橫截面圖。因此，圖3中的半導體襯底302a、寬集電極302b、基極阱304、鰭式基極306、介電層310、外延發射極316、鰭式發射極318和窄基極-發射極接面320分別對應於圖2F中的半導體襯底202a、寬集電極202b、基極阱204、鰭式基極206、介電層210、外延發射極216、鰭式發射極218和窄基極-發射極接面220。
    在鰭式BJT 300中，寬集電極302b位於半導體襯底302a中。鰭式基極306被置於寬集電極302b上方，並使基極阱304位於鰭式基極306下方，其中，基極阱304位於寬集電極302b中。如圖3所示，在本實施方式中作為STI層的介電層310形成在寬集電極302b上方，以及鰭式基極306被置於寬集電極302b上的介電層310中。如圖3所示，外延發射極316形成在介電層310和鰭式基極306上方。鰭式發射極318和外延發射極316被置於鰭式基極306上方，其中，外延發射極316外延地形成在鰭式發射極318上。鰭式基極306和鰭式發射極318係與從其形成的半導體襯底302a合併成一體且與從其形成的半導體襯底302a連續著。因此，在本實施方式中，鰭式基極306和鰭式發射極318各自包括單晶半導體材料，且更具體地，包括單晶矽。同樣，在本實施方式中，外延發射極316包括多晶半導體材料，且更具體地，包括多晶矽。
    鰭式BJT 300具有高切換能力和高電流傳導能力。此外，如上所述，鰭式BJT 300的製造可整合到CMOS製程中。採用CMOS製程製造的傳統BJT性能不佳，且因此不適於高性能應用。傳統BJT性能不佳的一個原因是發射極一定要遠小於基極。因此，傳統BJT具有高發射極串聯電阻和低電流傳導能力。然而，鰭式BJT 300包括外延發射極316，該外延發射極316可通過允許增加外延發射極316/鰭式發射極318與基極阱304/鰭式基極306之間的尺寸比例來減小鰭式BJT 300的發射極串聯電阻。此外，外延發射極316為鰭式BJT 300提供了增強的電流傳導性。
    傳統BJT性能不佳的另一原因是其基極-發射極未被良好地界定。因此，傳統BJT具有很高的基極漏電流。然而，鰭式BJT 300的窄基極-發射極接面320通過鰭式基極306和鰭式發射極318而形成。因此，良好地界定了鰭式BJT 300的窄基極-發射極接面320，從而提供了減小的基極漏電流。因此，鰭式BJT 300適用於高性能應用。另外，需要理解者，可通過調節步驟180中使用的摻雜過程來調節鰭式發射極318的深度以及窄基極-發射極接面320的深度。此外，可通過調節步驟172中使用的刻蝕過程(例如，硬遮罩)來調節寬度208a(見圖2B)以及窄基極-發射極接面320的寬度。因此，可簡單地最佳化鰭式BJT 300的性能。
    因此，如以上參照圖1、圖2A至圖2F以及圖3所述，本發明的實施方式可提供一種在用CMOS製程製造的同時具有相比於傳統BJT而改善後的性能的鰭式BJT。
    根據本發明的以上描述，顯然在不背離本發明範圍的前提下，可使用各種技術來實現本發明的概念。此外，儘管已具體參照某些實施方式描述了本發明，但本領域一般技術人員將理解，在不背離本發明的思想和範圍的前提下，可進行形式和細節上的更改。因此，所述實施方式在所有方面上均被認為是說明性的而非限定用。還應當理解，本發明不限於本文所述具體實施方式，而是在不背離本發明的範圍的前提下，可進行許多調整、修改和替換。
    210、310‧‧‧介電層
    202a、302a‧‧‧半導體襯底
    202b、302b‧‧‧寬集電極
    204‧‧‧基極阱
    206、306‧‧‧鰭式基極
    208a‧‧‧寬度
    212‧‧‧閘層疊
    212a‧‧‧閘介電層
    212b‧‧‧閘電極層
    214‧‧‧半導體層
    216、316‧‧‧外延發射極
    218、318‧‧‧鰭式發射極
    220、320‧‧‧窄基極-發射極接面
    270、272、274、276、278、280、300‧‧‧結構
    322‧‧‧面
    圖1示出了說明實施本發明的實施方式所採取的步驟的流程圖。
    圖2A示出了對應於圖1流程圖的初始步驟的包括根據本發明實施方式處理的晶片的一部分的橫截面圖。
    圖2B示出了對應於圖1流程圖的中間步驟的包括根據本發明實施方式處理的晶片的一部分的橫截面圖。
    圖2C示出了對應於圖1流程圖的中間步驟的包括根據本發明實施方式處理的晶片的一部分的橫截面圖。
    圖2D示出了對應於圖1流程圖的中間步驟的包括根據本發明實施方式處理的晶圓的一部分的橫截面圖。
    圖2E示出了對應於圖1流程圖的中間步驟的包括根據本發明實施方式處理的晶圓的一部分的橫截面圖。
    圖2F示出了對應於圖1流程圖的最終步驟的包括根據本發明實施方式處理的晶圓的一部分的橫截面圖。
    圖3示出了包括根據本發明實施方式的鰭式雙極接面型電晶體(BJT)的一部分的透視圖。
    310‧‧‧介電層
    302a‧‧‧半導體襯底
    302b‧‧‧寬集電極
    306‧‧‧鰭式基極
    316‧‧‧外延發射極
    318‧‧‧鰭式發射極
    320‧‧‧窄基極-發射極接面
    322‧‧‧面
    权利要求:
    Claims (10)
    [1] 一種鰭式雙極接面型電晶體，包括：寬集電極，其位於半導體襯底中；鰭式基極，其被置於所述寬集電極上方；鰭式發射極和外延發射極，其被置於所述鰭式基極上方；其中所述鰭式雙極接面型電晶體的窄基極-發射極接面通過所述鰭式基極和所述鰭式發射極而形成，且其中所述外延發射極為所述鰭式雙極接面型電晶體提供增強的電流傳導性。
    [2] 如申請專利範圍第1項所述之鰭式雙極接面型電晶體，其中所述外延發射極外延地形成在所述鰭式發射極上。
    [3] 如申請專利範圍第1項所述之鰭式雙極接面型電晶體，其中包括位於所述鰭式基極下方的基極阱，其中所述基極阱位於所述寬集電極中。
    [4] 如申請專利範圍第1項所述之鰭式雙極接面型電晶體，其中包括形成在所述寬集電極上方的介電層。
    [5] 如申請專利範圍第4項所述之鰭式雙極接面型電晶體，其中所述鰭式基極被置於所述介電層內和所述寬集電極上方。
    [6] 如申請專利範圍第4項所述之鰭式雙極接面型電晶體，其中所述外延發射極形成在所述介電層和所述鰭式基極上方。
    [7] 如申請專利範圍第4項所述之鰭式雙極接面型電晶體，其中所述介電層是淺溝槽隔離層。
    [8] 如申請專利範圍第1項所述之鰭式雙極接面型電晶體，其中所述鰭式基極和所述鰭式發射極係與所述半導體襯底整合成一體且與所述半導體襯底連續著。
    [9] 如申請專利範圍第1項所述之鰭式雙極接面型電晶體，其中所述鰭式基極和所述鰭式發射極包括單晶矽。
    [10] 一種製造鰭式雙極接面型電晶體的方法，所述方法包括：在位於半導體襯底中的寬集電極中形成基極阱；刻蝕所述基極阱以形成鰭式基極；在所述鰭式基極上外延地生長半導體層；摻雜所述半導體層以形成外延發射極和鰭式發射極。
    类似技术:
    公开号 | 公开日 | 专利标题
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    法律状态:
    2018-10-11| MM4A| Annulment or lapse of patent due to non-payment of fees|
    优先权:
    申请号 | 申请日 | 专利标题
    US13/246,710|US8847224B2|2011-09-27|2011-09-27|Fin-based bipolar junction transistor and method for fabrication|
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