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    • 专利摘要:
    本發明展示諸如記憶體器件、記憶體單元串及電子系統之裝置及形成此等裝置之方法。一此裝置包含具有一少數載子生命週期之一通道區域，與在一中間部分中相比，在一或多個端部分處之該少數載子生命週期較低。亦揭示其他裝置及方法。
    公开号:TW201316489A
    申请号:TW101129260
    申请日:2012-08-13
    公开日:2013-04-16
    发明作者:Paolo Tessariol；Aurelio Giancarlo Mauri；Akira Goda；yi-jie Zhao
    申请人:Micron Technology Inc；
    IPC主号:H01L29-00
    专利说明:
    包含具有不同的少數載子生命週期之通道區域之裝置及方法
    總是需要具較大密度之記憶體器件。在一半導體晶片之一表面上橫向地形成記憶體器件使用大量的晶片面積。需要具新組態之經改良記憶體器件以進一步增加超出傳統記憶體器件之記憶體密度。
    在本發明之下列詳細描述中，參考形成本發明之一部分且其中藉由圖解說明展示其中可實踐本發明之特定實施例之隨附圖式。足夠詳細描述此等實施例以使熟悉此項技術者能夠實踐本發明。可利用其他實施例並可作出邏輯改變、電改變等等。
    圖1A展示形成於一基板102上之呈一記憶體器件100之形式之一裝置。圖1B展示來自圖1A之一記憶體串101。如圖1B中所示，電荷儲存結構112(例如，一穿隧介電質、多晶矽與一電荷阻斷材料之一組合；氮化物、氧化物與氮化物之一組合；或可提供一電荷儲存功能之任何其他材料組合，無論是否目前已知或在未來開發)實質上包圍一加長通道區域110以形成對應於複數個記憶體單元閘極114之各者之一各自電荷儲存結構(該複數個記憶體單元閘極114亦可實質上包圍該加長通道區域110及電荷儲存結構112之各自橫截面)。該等電荷儲存結構可為一單一結構之各自複數個部分，或可包括複數個分離的離散結構。
    一第一選擇閘極120及一第二選擇閘極122經展示選擇性地將該加長通道區域110分別耦合至源極區域130及一汲極區域132。一介電質104可填充在諸如上述該等組件之組件之間之空間中。
    在一實例中，該加長通道區域110由一半導體材料(諸如p型及/或未摻雜多晶矽)形成。該加長通道區域110可形成於多個程序動作中，諸如其中一第一端111形成於不同於用以形成該加長通道區域110之其他部分(諸如第二端113及/或一中間部分)之一多晶矽沈積活動中。一源極區域130及一汲極區域132經展示分別耦合至該加長通道區域110之第一端111及第二端113。在一實例中，該源極區域130及該汲極區域包含n型半導體材料，諸如n+多晶矽。
    在操作期間，包括源極區域130、加長通道區域110及汲極區域132之路徑用作一n-p-n電晶體，而且選擇閘極120、122及記憶體單元閘極114操作以容許(或禁止)沿該途徑之信號傳輸。包括該源極區域130、該加長通道區域110、該汲極區域132、選擇閘極120、122、電荷儲存結構112及記憶體單元閘極114之組件一起形成一記憶體串101。在一實例中，該記憶體串組態於一電路中以操作為一NAND記憶體串。
    一源極線126及諸如位元線128之一資料線經展示分別耦合至該源極區域130及該汲極區域132。該源極線126及該位元線128可包括以下各者、由以下各者組成或基本上由以下各者組成：金屬(諸如鋁、銅或鎢)或此等或其他導體金屬之合金。在本揭示內容中，術語「金屬」進一步包括金屬氮化物或主要操作為導體之其他材料。
    圖1B展示來自圖1A之記憶體串101之一方塊圖。該等圖中所示之若干記憶體單元閘極114僅係為圖解說明之目的。在一實例中，記憶體串101包括介於該等選擇閘極120、122之間之8個記憶體單元閘極114。
    如圖1A及圖1B中所示，該通道區域110可包含一第一重組合區域106及一第二重組合區域108(及介於該第一重組合區域與該第二重組合區域之間之一本體區域)。該第一重組合區域106及該第二重組合區域108形成為該加長通道區域110之部分，且可為相同導電類型。在一實例中，該第一重組合區域106及該第二重組合區域108經組態以具有低於該加長通道區域110之本體區域之少數載子生命週期之一少數載子生命週期。在一實例中，該第一重組合區域106及該第二重組合區域108以實質上類似組態形成，且具有實質上相同的少數載子生命週期。在一實例中，該第一重組合區域106及該第二重組合區域108具有不同的少數載子生命週期，其中一重組合區域106及該第二重組合區域108之少數載子生命週期兩者皆低於該加長通道區域110之本體區域之少數載子生命週期。
    對於該第一重組合區域106及該第二重組合區域108，若干組態及相關聯之形成程序係可能的。在一實例中，該第一重組合區域106及該第二重組合區域108摻雜至高於該本體區域110之一濃度以提供較低的少數載子生命週期。在一實例中，該加長通道區域(包括該第一重組合區域106及該第二重組合區域108)摻雜有一p型摻雜劑。P型摻雜劑之實例包含(但不限於)硼、鋁、鎵及銦。
    摻雜濃度之一實例包括該加長通道區域110之本體區域摻雜至大約1 x 1018個原子/cm3之一濃度，而且該第一重組合區域106及該第二重組合區域108摻雜至大約5 x 1018個原子/cm3或更高之一濃度。該第一重組合區域106及該第二重組合區域108中之較高摻雜濃度導致比在該加長通道區域110之本體區域中更低之一少數載子生命週期。另一實例包含該加長通道區域110未摻雜，而且該第一重組合區域106及該第二重組合區域108摻雜至高於該未摻雜本體區域110之一有效濃度。
    該複數個記憶體單元閘極114外側之區域中之一較低少數載子生命週期應在記憶體操作期間提供該加長通道區域110之更好的選擇性隔離。例如，在一擦除操作期間，可選擇該串101以供擦除。在此情況中可期望隔離其他串101。藉由降低該第一重組合區域106及該第二重組合區域108中之一少數載子生命週期，電荷不太可能流過未選擇之串，且記憶體操作變得更可靠具更高效能。
    圖1C展示該加長通道區域110、該重組合區域108及記憶體單元閘極114之一模型化實例。該圖展示在碰撞電離區域中，藉由諸如一擦除操作之一操作中之未選擇之串之一禁止條件期間之電位降保持載子產生。在未應用本發明之實施例之情況下，升壓通道可在一短時間內損失其電位。例如，圖1D展示不具備重組合區域之一器件之通道區域電位154。如自該圖可見，通道區域電位154隨時間降級。使用根據本發明之一實施例之一摻雜劑設計實例，展示在相同的時間段內維持該通道區域電位152。
    該第一重組合區域106及該第二重組合區域108之其他組態及相關聯之形成程序包含應變工程及替代材料挑選。在應變工程實例中，可(或不一定)包含摻雜劑元素之一雜質元素植入或以其他方式引入該第一重組合區域106及該第二重組合區域108內之晶格中。藉由添加雜質元素提供給該晶格之應變修改該等區域(即，導致該等區域具有不同於本體區域之一晶格應變條件)，此導致該等區域具有低於該加長通道區域110之本體區域的一少數載子生命週期。
    在替代性材料實例中，該第一重組合區域106及該第二重組合區域108由不同於用以形成該加長通道區域110之本體區域之半導體材料之一半導體材料形成。材料挑選之不同性質導致比在該加長通道區域110之本體區域中更低之該等重組合區域106、108中之一少數載子生命週期。圖1D展示一材料設計實例之一模型化實例。如可見，展示隨時間維持一材料設計實例之通道區域電位150。
    在一實例中，該第一重組合區域106及該第二重組合區域108各自至少自該等選擇閘極122、120內之各自位置延伸(在區域106之情況中)及/或延伸至該等選擇閘極122、120內之各自位置(在區域108之情況中)。圖1B展示其中該第一重組合區域106及該第二重組合區域108各自自該等選擇閘極122、120之各自邊緣延伸及/或延伸至該等選擇閘極122、120之各自邊緣之一實例。
    圖2展示一記憶體串201。該記憶體串201包括一源極區域230及一汲極區域232而且一加長通道區域210耦合於其等之間。若干記憶體單元閘極214經展示與該加長通道區域210相鄰、藉由若干電荷儲存結構212而與該加長通道區域210分離。一第一選擇閘極220位於該加長通道區域210之一第一端211處，且一第二選擇閘極222位於該加長通道區域210之一第二端213處。
    該加長通道區域210包括一第一重組合區域206及一第二重組合區域208(及介於該第一重組合區域206與該第二重組合區域208之間之一加長本體區域)。在一實例中，該第一重組合區域206及該第二重組合區域208各自自該等選擇閘極220、222之邊緣之前的各自位置延伸及/或延伸至經過該等選擇閘極220、222之邊緣的各自位置。在圖2中所示之實例中，該第一重組合區域206自該選擇閘極220之一邊緣之前的一位置延伸(例如，其自該等記憶體單元閘極214之一邊緣216延伸)，且該第二重組合區域208延伸至經過該選擇閘極222之一邊緣的一位置(例如，其延伸至該等記憶體單元閘極214之另一邊緣217)。
    圖1A、圖1B及圖2圖解說明垂直定向之記憶體串。其他組態亦係可能的，包括水平及「U」形狀的。圖3A及圖3B圖解說明「U」形狀的記憶體串之實例。圖3A展示一記憶體串300，其包括一源極區域332及一汲極區域334，而且一加長通道區域310耦合於其等之間且若干記憶體單元閘極314沿該加長通道區域310之一長度定位。在所示之組態中，該源極區域332及汲極區域334面向上，而且該加長通道區域310形成該「U」形狀。
    在圖3A中，該加長通道區域310包括一第一重組合區域306及一第二重組合區域308(及介於其等之間之一本體區域)。在一實例中，該第一重組合區域306及該第二重組合區域308如上所述般形成，與形成該加長通道區域310之本體區域所使用相比，其等使用較重的摻雜、應變工程，或不同之材料挑選。
    圖3A展示該第一重組合區域306及該第二重組合區域308，各自分別自一第一選擇閘極320及一第二選擇閘極322之各自邊緣延伸。圖3B展示類似的記憶體串350，而且一第一重組合區域356及一第二重組合區域358自該第一選擇閘極320及該第二選擇閘極322之各自邊緣之前的位置延伸(例如，各自自若干閘極314之一邊緣360延伸)。
    如關於先前圖所提及，記憶體串之若干不同組態(諸如垂直、水平及「U」形狀的)係可能的。下列圖4A至4I描述可用以形成一垂直記憶體串之一實例程序。此程序可被使用為形成先前論述之組態以及其他組態之一種一般指導方針。
    圖4A展示在一基板402之部分上形成一n型摻雜區域404。在一實例中，該基板402之一部分形成一源極線。在一實例中，將該n型摻雜區域404重摻雜為n+。在圖4B中，形成一介電質層405且形成一層多晶矽406。
    在圖4C中，圖案化並蝕刻該多晶矽406以形成隔離該多晶矽406之部分之開口408。在圖4D中，通過形成第一選擇閘極416之多晶矽406之部分形成一第一重組合區域410。在一實例中，該第一重組合區域410沈積為摻雜多晶矽。在其他實例中，沈積且隨後摻雜(諸如藉由擴散、離子植入，或其他摻雜方法)該第一重組合區域410之一材料。在一實例中，該第一重組合區域410重摻雜為p+。在一實例中，該第一重組合區域410包括大約5 x 1018個原子/cm3之一摻雜劑濃度。
    在一實例中，藉由應變工程形成該第一重組合區域410。應變工程之一實例包括形成一多晶矽結構及植入或以其他方式形成而具一雜質元素，該雜質元素應變該第一重組合區域410之晶格以修改該第一重組合區域410中之一少數載子生命週期。
    在一實例中，該第一重組合區域410由具有比在該加長通道區域之一隨後形成的本體區域412中更低之一少數載子生命週期之一材料形成。在一實例中，該第一重組合區域410之材料挑選包括非矽半導體，諸如砷化鎵、鍺等等。
    在圖4D中所示之實例中，該第一重組合區域410自該摻雜區域404延伸通過該多晶矽406，至該第一選擇閘極416之一邊緣。在其他實例中，如圖2中所示，該第一重組合區域410延伸經過該第一選擇閘極416之邊緣並上至若干記憶體單元閘極之一邊緣。在許多實施例中，該第一重組合區域410係形成於多個處理操作中之一加長通道區域之一部分。
    圖4E展示形成該加長通道區域之一本體區域412，且沿該加長通道區域之本體區域412之一長度形成若干記憶體單元閘極414。在一實例中，該本體區域412係p型摻雜的，但在其他實例中其可經不同地摻雜或未摻雜。在一實例中，該區域412包括大約1 x 1018個原子/cm3之一p型摻雜劑濃度。如上提及，該本體區域412係形成於多個處理操作中之一加長通道區域之一部分。
    圖4F展示形成另一多晶矽層418。在圖4G中，圖案化並蝕刻該多晶矽層418以形成第二選擇閘極420。在所示實例中，該第一選擇閘極416由兩個相鄰串422共用，而每一第二選擇閘極420專用於一個別記憶體串422。其他實例取決於一記憶體器件組態之要求包含共用第二選擇閘極420與個別第一選擇閘極416之組合。
    在圖4H中，通過該等第二選擇閘極420形成一第二重組合區域424。如關於該第一重組合區域410，在一實例中，該第二重組合區域424沈積為摻雜多晶矽。在其他實例中，沈積且隨後摻雜(諸如藉由擴散、離子植入，或其他摻雜方法)該第二重組合區域424之一材料。在一實例中，該第二重組合區域424重摻雜為p+。在一實例中，該第二重組合區域424包括大約5 x 1018個原子/cm3之一摻雜劑濃度。如關於該第一重組合區域410之情況，諸如應變工程或材料挑選之其他實例可用於該第二重組合區域424中以提供低於該加長通道區域之本體區域412之一少數載子生命週期。
    在圖4H中所示之實例中，該第二重組合區域424自該等第二選擇閘極420之一邊緣延伸。在其他實例中，如圖2中所示，該第二重組合區域424自若干記憶體單元閘極414之一邊緣延伸。如上提及，該第二重組合區域424係形成於多個處理操作中之一加長通道區域之一部分。
    在圖4I中，形成一n型摻雜區域426使得其連接至該第二重組合區域424。在其中該加長通道區域係一p型摻雜區域之一實施例中，該n型摻雜區域426、該加長通道區域(包括該第二重組合區域424、該本體區域412，及該第一重組合區域410)及該n型摻雜區域404形成充當一記憶體串之一n-p-n接面。最後，在圖4I中，形成一資料線428(例如，一位元線)以連接記憶體串並形成一記憶體器件。
    圖5中包含呈一資訊處置系統(諸如一電腦)之形式之一裝置之一實施例以展示本發明之一高級器件應用之一實施例。圖5係一資訊處置系統500之一方塊圖，該資訊處置系統500合併根據如上所述之本發明之實施例之一或多個記憶體器件507。資訊處置系統500僅僅係其中可使用本發明之記憶體器件之一電子系統之一實施例。其他實例包含(但不限於)平板電腦、照相機、個人資料助理(PDA)、蜂巢式電話、MP3播放器、飛機、衛星、軍用車輛等等。
    在此實例中，資訊處置系統500包括一資料處理系統，該資料處理系統包括一系統匯流排502以耦合該系統之各種組件。系統匯流排502在該資訊處置系統500之各種組件之間提供通信鏈路，且可實施為一單一匯流排、實施為匯流排之一組合或以任何其他適用方式實施。
    晶片總成504耦合至該系統匯流排502。晶片總成504可包含任何電路或可操作相容電路組合。在一實施例中，晶片總成504包括可為任何類型之一處理器506。如本文使用，「處理器」意謂任何類型的計算電路，諸如(但不限於)一微處理器、一微控制器、一圖形處理器、一數位信號處理器(DSP)或任何其他類型的處理器或處理電路。
    在一實施例中，該晶片總成504中包含一記憶體器件507。在一實施例中，該記憶體器件507包括一記憶體器件，諸如根據上述實施例之一NAND記憶體器件。根據本文描述之程序形成之記憶體器件507亦可具體實施為耦合至該匯流排502之一分離器件或晶片(未結合一處理器506及/或邏輯508形成該晶片總成504之部分)。
    在一實施例中，該晶片總成504中包含除處理器晶片之外的額外邏輯晶片508。除一處理器之外之一邏輯晶片508之一實例包括一類比轉數位轉換器。本發明之一實施例中亦包含邏輯晶片508上之其他電路，諸如定制電路、一特定應用積體電路(ASIC)等等。
    資訊處置系統500亦可包含一外部記憶體511，該外部記憶體511繼而可包含適用於特定應用之一或多個記憶體元件，諸如一或多個硬碟512及/或處置諸如光碟(CD)、快閃驅動、數位視訊碟片(DVD)等等之可抽換式媒體513之一或多個驅動。如上文實例中所述建構之一半導體記憶體晶粒可能作為該記憶體511之部分包含於該資訊處置系統500中。
    資訊處置系統500亦可包含諸如一監視器或觸控螢幕之一顯示器件509、諸如揚聲器等等之額外周邊組件510及一鍵盤及/或控制器514，該鍵盤及/或控制器514可包含一滑鼠、觸控螢幕、軌跡球、遊戲控制器、語音辨識器件或允許一系統使用者輸入資訊至該資訊處置系統500中且自該資訊處置系統500接收資訊之任何其他器件。
    如使用於此申請案中之術語「水平」被定義為平行於一基板(諸如一晶圓或晶粒)之習知平面或表面之一平面(無關於該基板之定向)。術語「垂直」指代垂直於如上文定義之水平之一方向。關於該基板之頂表面上之習知平面或表面定義諸如「上」、「側」(如在「側壁」中)、「較高」、「較低」、「上面」及「下面」之介詞(無關於該基板之定向)。下列詳細描述因此並未被視為一限制性意義，且本發明之範疇僅藉由隨附申請專利範圍連同此申請專利範圍給與權力之等效物之完整範疇予以定義。
    雖然已描述本發明之若干實施例，但是上述列表並不旨在窮舉性。雖然本文已圖解說明並描述特定實施例，但是一般技術者應明白，打算達成相同目的之任何配置可代替所示特定實施例。此申請案旨在涵蓋本發明之任何調適或變動。應瞭解上述描述旨在闡釋性而非限制性。熟習此項技術者在學習上述描述後應明白上述實施例及其他實施例之組合。
    100‧‧‧記憶體器件
    101‧‧‧記憶體串
    106‧‧‧第一重組合區域
    108‧‧‧第二重組合區域
    110‧‧‧加長通道區域/本體區域
    111‧‧‧加長通道區域之第一端
    112‧‧‧電荷儲存結構
    113‧‧‧加長通道區域之第二端
    114‧‧‧記憶體單元閘極
    120‧‧‧第一選擇閘極
    122‧‧‧第二選擇閘極
    126‧‧‧源極線
    128‧‧‧位元線
    130‧‧‧源極區域
    132‧‧‧汲極區域
    150‧‧‧通道區域電位
    152‧‧‧通道區域電位
    154‧‧‧通道區域電位
    201‧‧‧記憶體串
    206‧‧‧第一重組合區域
    208‧‧‧第二重組合區域
    210‧‧‧加長通道區域
    211‧‧‧加長通道區域之第一端
    212‧‧‧電荷儲存結構
    213‧‧‧加長通道區域之第二端
    214‧‧‧記憶體單元閘極
    216‧‧‧記憶體單元閘極之邊緣
    220‧‧‧第一選擇閘極
    222‧‧‧第二選擇閘極
    230‧‧‧源極區域
    232‧‧‧汲極區域
    300‧‧‧記憶體串
    306‧‧‧第一重組合區域
    308‧‧‧第二重組合區域
    310‧‧‧加長通道區域
    314‧‧‧記憶體單元閘極
    320‧‧‧第一選擇閘極
    322‧‧‧第二選擇閘極
    332‧‧‧源極區域
    334‧‧‧汲極區域
    350‧‧‧記憶體串
    356‧‧‧第一重組合區域
    358‧‧‧第二重組合區域
    360‧‧‧記憶體單元閘極之邊緣
    402‧‧‧基板
    404‧‧‧n型摻雜區域
    405‧‧‧介電質層
    406‧‧‧多晶矽
    408‧‧‧開口
    410‧‧‧第一重組合區域
    412‧‧‧本體區域
    414‧‧‧記憶體單元閘極
    416‧‧‧第一選擇閘極
    418‧‧‧多晶矽層
    420‧‧‧第二選擇閘極
    422‧‧‧記憶體串
    424‧‧‧第二重組合區域
    426‧‧‧n型摻雜區域
    428‧‧‧資料線
    500‧‧‧資訊處置系統
    502‧‧‧系統匯流排
    504‧‧‧晶片總成
    506‧‧‧處理器
    507‧‧‧記憶體器件
    508‧‧‧邏輯晶片
    509‧‧‧顯示器件
    510‧‧‧周邊組件
    511‧‧‧外部記憶體
    512‧‧‧硬碟
    513‧‧‧可抽換式媒體
    514‧‧‧鍵盤及/或控制器
    圖1A展示根據本發明之一實施例之一記憶體器件。
    圖1B展示來自圖1A之根據本發明之一實施例之一記憶體串之一方塊圖。
    圖1C展示在操作根據本發明之一實施例之一記憶體串時之載子產生之一模型。
    圖1D展示在操作根據本發明之一實施例之一記憶體串時之載子產生之一模型。
    圖2展示根據本發明之一實施例之一記憶體串之通道區域之電位對時間之一圖表。
    圖3A展示根據本發明之一實施例之另一記憶體器件。
    圖3B展示根據本發明之一實施例之另一記憶體器件。
    圖4A至圖4I展示根據本發明之一實施例之一記憶體器件之處理操作。
    圖5展示使用根據本發明之一實施例之一記憶體器件之一資訊處置系統。
    101‧‧‧記憶體串
    106‧‧‧第一重組合區域
    108‧‧‧第二重組合區域
    110‧‧‧加長通道區域/本體區域
    111‧‧‧加長通道區域之第一端
    112‧‧‧電荷儲存結構
    113‧‧‧加長通道區域之第二端
    114‧‧‧記憶體單元閘極
    120‧‧‧第一選擇閘極
    122‧‧‧第二選擇閘極
    130‧‧‧源極區域
    132‧‧‧汲極區域
    权利要求:
    Claims (29)
    [1] 一種裝置，其包括：一加長通道區域，其具有耦合至一第一端之一源極區域及耦合至一第二端之一汲極區域；及若干記憶體單元閘極，其等沿該加長通道區域之一本體區域之一長度安置，該複數個閘極之各者藉由一各自電荷儲存結構而與該加長通道區域分離，其中該加長通道區域進一步包括位於該加長通道區域之該第一端處之一第一重組合區域及位於該加長通道區域之該第二端處之一第二重組合區域，其中該本體區域介於該第一重組合區域與該第二重組合區域之間，且其中該第一重組合區域及該第二重組合區域之至少一者具有低於該本體區域之一少數載子生命週期。
    [2] 如請求項1之裝置，其中該等重組合區域之該至少一者具有不同於該本體區域之一摻雜濃度。
    [3] 如請求項1之裝置，其中該等重組合區域之該至少一者具有不同於該本體區域之一晶格應變條件。
    [4] 如請求項1之裝置，其中該等重組合區域之該至少一者包括不同於該加長通道區域之一半導體材料。
    [5] 如請求項1之裝置，其中該加長通道區域係經摻雜之p型且該等源極及汲極區域係經摻雜之n型，且其中該通道區域之該等重組合區域之該至少一者摻雜至高於該通道區域之該本體區域之一濃度。
    [6] 如請求項1之裝置，其中該等電荷儲存結構包含一介電質層。
    [7] 如請求項1之裝置，其中該裝置包括NAND記憶體串之一陣列。
    [8] 如請求項7之裝置，其中該裝置進一步包括耦合至包括NAND記憶體串之該陣列之一記憶體器件之一處理器。
    [9] 如請求項8之裝置，其進一步包括耦合至該處理器之一顯示器件。
    [10] 一種裝置，其包括：一p型摻雜加長通道區域，其具有耦合至一第一端之一源極區域及耦合至一第二端之一汲極區域；及若干記憶體單元閘極，其等沿該加長通道區域之一中間部分之一長度安置，該複數個閘極之各者藉由一各自電荷儲存結構而與該加長通道區域分離，其中與在該加長通道區域之該中間部分中相比，在該p型摻雜加長通道區域之該第一端及該第二端處之一p摻雜劑濃度較高。
    [11] 如請求項10之裝置，其中該加長通道區域關於一基板表面垂直定向。
    [12] 如請求項10之裝置，其中該加長通道區域之至少一部分關於一基板表面水平定向。
    [13] 如請求項10之裝置，其中該加長通道區域形成一「U」形狀。
    [14] 如請求項10之裝置，其進一步包括與該第一端相鄰之一第一選擇閘極及與該第二端相鄰之一第二選擇閘極。
    [15] 一種形成一記憶體串之方法，其包括：形成源極及汲極區域；形成耦合於該等源極與汲極區域之間之一加長通道區域；及形成若干記憶體單元閘極，該等記憶體單元閘極之各者藉由一各自電荷儲存結構而與該加長通道區域分離，其中形成該加長通道區域包括形成該加長通道區域之端部分，其中該等端部分之至少一者具有低於該加長通道區域之一中間部分之一少數載子生命週期。
    [16] 如請求項15之方法，其中形成源極及汲極區域包括形成一n型摻雜源極及汲極區域，且其中形成一加長通道區域包括形成一p型摻雜加長通道區域。
    [17] 如請求項15之方法，其中形成端部分包括：沈積摻雜多晶矽，而且與用以形成該中間部分所使用相比，用以形成該等端部分之一摻雜劑濃度較高。
    [18] 如請求項15之方法，其中形成端部分包括：以與用以形成該加長通道區域之該中間部分所使用相比更高之用以形成該等端部分之一摻雜劑濃度植入摻雜劑。
    [19] 如請求項15之方法，其進一步包括形成與該加長通道區域之該等端部分之一第一者相鄰之一第一選擇閘極及與該加長通道區域之該等端部分之一第二者相鄰之一第二選擇閘極。
    [20] 如請求項19之方法，其中形成該等選擇閘極包括：形成該等選擇閘極之各者以至少部分包圍該各自相鄰端部分。
    [21] 如請求項19之方法，其中形成該等端部分包括：形成該等端部分以至少自該等選擇閘極內之各自位置延伸及/或延伸至該等選擇閘極內之各自位置。
    [22] 一種形成一記憶體串之方法，其包括：形成一n型源極區域及一n型汲極區域；形成一p型加長本體區域；形成若干記憶體單元閘極，該等記憶體單元閘極之各者藉由一各自電荷儲存結構而與該加長本體區域分離；在該n型源極區域與該p型加長本體區域之間形成比該p型加長本體區域更重之一第一摻雜p型區域；及在該n型汲極區域與該p型加長本體區域之間形成比該p型加長本體區域更重之一第二摻雜p型區域。
    [23] 如請求項22之方法，其中形成一更重摻雜p型區域包括：沈積摻雜多晶矽。
    [24] 如請求項23之方法，其中沈積該摻雜多晶矽包括：沈積摻雜至大約5 x 1018個原子/cm3或更高之一濃度之多晶矽。
    [25] 如請求項22之方法，其中形成一p型加長本體區域包括：形成摻雜至大約1 x 1018個原子/cm3之一濃度之一加長本體區域。
    [26] 如請求項22之方法，其中形成一第一更重摻雜p型區域及該第二更重摻雜p型區域包括：形成自該若干記憶體單元閘極之一邊緣延伸之一第一更重摻雜p型區域及一第二更重摻雜p型區域。
    [27] 如請求項22之方法，其進一步包括形成與該第一更重摻雜p型區域相鄰之一第一選擇閘極及與該第二更重摻雜p型區域相鄰之一第二選擇閘極；及其中形成該第一更重摻雜p型區域包括形成延伸至該第一選擇閘極之一邊緣之一第一更重摻雜p型區域，且其中形成該第二更重摻雜p型區域包括形成自該第二選擇閘極之一邊緣延伸之一第二更重摻雜p型區域。
    [28] 如請求項22之方法，其中形成該第一更重摻雜p型區域包括形成延伸至該若干記憶體單元閘極之一邊緣之一第一更重摻雜p型區域，且其中形成該第二更重摻雜p型區域包括形成自該若干記憶體單元之另一邊緣延伸之一第二更重摻雜p型區域。
    [29] 如請求項22之方法，其進一步包括形成與該第一更重摻雜p型區域相鄰之一第一選擇閘極及與該第二更重摻雜p型區域相鄰之一第二選擇閘極；及其中形成該第一更重摻雜p型區域包括形成自該第一選擇閘極之一邊緣延伸之一第一更重摻雜p型區域，且其中形成該第二更重摻雜p型區域包括形成自該第二選擇閘極之一邊緣延伸之一第二更重摻雜p型區域。
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