台湾专利TW201316476A 半導體晶粒組件，包含該半導體晶粒組件之半導體裝置，及製造方法

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专利摘要:
本發明揭示製造多晶粒組件之方法，該等多晶粒組件包含一晶圓片段，該晶圓片段上不具有積體電路而其上具有藉由導電穿孔電互連之複數個垂直堆疊晶粒；所得之多晶粒組件；及半導體裝置，該等半導體裝置包括此等多晶粒組件。該晶圓片段可作用為一散熱器以增強自該所得多晶粒組件中之該等堆疊晶粒之熱轉移。在一基底晶圓上在晶圓級製造該等晶粒堆疊，在至少周邊囊封之後自該基底晶圓單體化該晶圓片段及該等晶粒堆疊。
公开号:TW201316476A
申请号:TW101127323
申请日:2012-07-27
公开日:2013-04-16
发明作者:Luke G England；Paul A Silvestri；Michel Koopmans
申请人:Micron Technology Inc；
IPC主号:H01L25-00

专利说明:
半導體晶粒組件，包含該半導體晶粒組件之半導體裝置，及製造方法
本揭示內容之實施例係關於半導體晶粒組件、包含此等組件之半導體裝置及製造該等組件之方法。
本申請案主張於2011年7月27日申請之「SEMICONDUCTOR DIE ASSEMBLIES,SEMICONDUCTOR DEVICES INCLUDING SAME,AND METHODS OF FABRICATION」之美國專利申請案序號第13/192,014號之優先權益。
增加電路密度係半導體裝置製造商一直以來的目標。垂直堆疊之半導體晶粒之組件係長期備受青睞之一組態，該等垂直堆疊之半導體晶粒之至少一些係電互連的且該堆疊晶粒組件機械地連接及電連接至較高階之封裝，諸如一插入物或承載有導電跡線之其他基板。
採用複數個堆疊之半導體晶粒之一組態係微柱柵陣列封裝(「MPGA」)。此一封裝包括自一最高晶粒垂直互連至一最低晶粒之複數個(例如，四(4)個)動態隨機存取(DRAM)半導體記憶體晶粒之一堆疊及自最低記憶體晶粒之底側延伸之複數個導電柱，該等導電柱用於連接至一邏輯晶粒或一系統單晶片(SoC)晶粒。
習知地，邏輯晶粒或SoC晶粒之提供商將其等之裝置安裝至一插入物，諸如一球柵陣列(BGA)基板、邏輯或SoC晶粒(包含用以連接至MPGA底側上之導電柱之導電穿孔)。將MPGA安裝至插入物上之邏輯晶粒或SoC晶粒，且接著使用一囊封劑將組件包覆模製至一已製成之BGA封裝中。
前述組態(經實施為一所謂之「寬I/O」記憶體裝置)實現快記憶體存取且減小功率需求。
最終產品尤其應用於諸如所謂之尤其藉由BLACKBERRY®裝置、iPHONE®裝置及DROID®裝置例示之「智慧型手機」之移動電子裝置中。
在一實施例中，一種形成一半導體晶粒組件之方法包括：將複數個橫向間隔之半導體晶粒固定至一基底晶圓；將至少兩個半導體晶粒佈置於該複數個半導體晶粒之各者之上以形成一堆疊且將一堆疊中之該等半導體晶粒之導電穿孔與延伸於其等之間之導電元件連接；將一介電材料提供於一堆疊中之該等半導體晶粒之間；使用在半導體晶粒之該等堆疊之間及周圍之一囊封劑材料來大體上同時囊封該基底晶圓上之半導體晶粒之該等堆疊之各者之至少一周邊；及穿過半導體晶粒之該等堆疊之間之該囊封劑材料單體化半導體晶粒之該等堆疊及該基底晶圓。
另一實施例包括一種形成一半導體晶粒組件之方法，該方法包括：將具有導電穿孔之複數個橫向間隔之半導體晶粒固定至一基底晶圓，其具有自其突出與該等導電穿孔對準之導熱元件；將複數個半導體晶粒堆疊在該複數個橫向間隔之半導體晶粒之每一半導體晶粒之上且將堆疊之半導體晶粒之導電穿孔與延伸於其等之間之導電元件連接；將一介電材料引入於該等半導體晶粒之間；使用在該等半導體晶粒之間及周圍之一囊封劑材料來大體上同時囊封該基底晶圓上之該等半導體晶粒之至少一周邊；及穿過該囊封劑材料及穿過該基底晶圓於半導體晶粒之堆疊之間切斷。
又另一實施例包括一半導體晶粒組件，該半導體晶粒組件包括：一晶圓片段，其上不具有積體電路；一較小橫向尺寸之半導體晶粒之堆疊，該晶圓片段固定至其之一表面與其導熱連通，藉由該等半導體晶粒之間之與該等半導體晶粒之導電穿孔導電接觸之導電元件，該等半導體晶粒互相操作耦合；一非導電材料，其介於該堆疊之該等半導體晶粒之間；及一囊封劑材料，其繞該堆疊之該等晶粒周邊延伸且與該晶圓片段之該表面接觸。
一進一步實施例包括一半導體裝置，該半導體裝置包括：一載體基板，該載體基板包括其之一表面上之外部連接件；一邏輯晶粒及一系統單晶片之一者，其安裝在該載體基板之一相對表面上且操作耦合至該載體基板之該等外部連接件；及一組件。該組件包括：一晶圓片段，該晶圓片段無積體電路；半導體晶粒之一堆疊，其在該晶圓片段之一表面上，該等半導體晶粒之導電穿孔與延伸於其等之間之導電元件連接且操作耦合至一邏輯晶粒及一系統單晶片之一者；一非導電材料，其介於該堆疊之該等半導體晶粒之間；及至少一囊封劑材料，其延伸在晶圓片段之上且繞該晶圓片段、半導體晶粒之該堆疊及該邏輯晶粒及該系統單晶片之該一者周邊延伸且與該載體基板接觸。
本發明揭示半導體晶粒組件、包含該半導體晶粒組件之半導體裝置及製造該半導體組件之方法。如本文中所使用，術語「晶圓」意謂且包含呈一塊狀半導體基板之形式之一體積之一半導體材料且非限制於習知、大體上圓形之晶圓。如本文中所使用，術語「半導體材料」意謂且包含矽、鍺、砷化鎵、磷化銦及其他III-V或II-VI類型之半導體材料。如本文中所使用，術語「半導體晶粒」及「晶粒」及其等之複數形式意謂且包含承載積體電路及自一塊狀半導體基板單體化之一片段或若干片段。如本文中所使用，術語「記憶體晶粒」及其之複數形式意謂且包含所有形式之積體電路記憶體，(非限制性地舉例而言)其包含DRAM、SRAM、快閃記憶體及其他記憶體形式。雖然為了清楚起見僅在圖式中描述少數半導體晶粒及相關聯之晶圓片段，但習知的係當然可在一單個源晶圓上製造成百或甚至上千之晶粒及自一單個源晶圓單體化出成百或甚至上千之晶粒。同樣，可自一單個基底晶圓單體化出成百甚至上千之片段。
下文之描述提供特定細節(諸如材料類型及處理條件)以提供對本揭示內容之實施例之一透徹描述。然而，一般技術者將理解可在不採用此等特定細節之情況下實踐本揭示內容之實施例。實際上，可結合採用於工業中之習知半導體製造技術實踐本揭示內容之實施例。此外，下文提供之描述並未形成用於製造一半導體裝置之一完整程序流程。下文僅詳細描述理解本揭示內容之實施例所需之該等程序動作及結構。可藉由習知製造技術執行用以形成自該等半導體結構之一完整半導體裝置之額外動作。
在下文之詳細描述中，參考隨附圖式，該等隨附圖式形成該詳細描述之一部分且其中以圖解說明之方式展示其中可實踐本揭示內容之特定實施例。此等實施例經描述足夠詳細以使一般技術者能夠實施本揭示內容之實施例。然而，可實施其他實施例，且可作出本揭示內容涵蓋之結構、邏輯及電學上之改變。本文中呈現之圖解說明並非必定係任何特定組件、記憶體裝置、邏輯裝置或系統之真實視圖，其等僅僅係經採用以更完整地描述本揭示內容之實施例之理想化表示。本文中呈現之圖式並非必然按比例繪製。另外，圖式之間共同之元件可保持一相同或類似數字指稱。
採用根據本揭示內容之一些實施例之一製造程序提供關於製作及呈堆疊晶粒組件(包含但不限制於MPGA封裝)之形式之所得產品兩者之顯著優點。舉例而言，晶粒堆疊之間一基底晶圓(其上具有複數個間隔半導體晶粒堆疊)之單體化藉由提供呈單體化之基底晶圓片段之形式之一散熱器而增強每一所得晶粒堆疊封裝之熱性能。雖然使用一相對厚、堅固之基底晶圓來製造其上之堆疊式晶粒封裝增強了機械強度且有利於操縱該組件，但在單體化之前薄化該基底晶圓實現所得堆疊式晶粒封裝之高度之減小。可雷射標記基底晶圓片段(不包含主動電路)而無需擔心會損害一超薄主動晶粒。在每一晶粒堆疊周圍形成之一囊封結構提供針對併有導電穿孔之相對脆弱、薄之半導體晶粒之機械保護。針對堆疊所採用之晶粒至晶圓程序導致可使用晶圓級程序下游之能力，從而實現較高之生產率且減小成本。舉例而言，可在單體化之前執行經封裝之晶粒堆疊之晶圓級測試。此外，歸因於較大晶粒節距(藉由在晶圓級封裝期間在基底晶圓上使用間隔之晶粒堆疊而實現)，使用一基底晶圓允許一較大步長，因此可採用一標準劃線寬度。進一步而言，使用已知良好晶粒(KGD)最小化封裝成本。
一實施例包括一種形成一半導體晶粒組件之方法，該方法包括：將具有導電穿孔之複數個橫向間隔之半導體晶粒固定至一基底晶圓，其具有自其突出與該等導電穿孔對準之導熱元件；將複數個半導體晶粒堆疊在該複數個橫向間隔之半導體晶粒之每一半導體晶粒之上且將堆疊之半導體晶粒之導電穿孔與延伸於其等之間之導電元件連接。將一介電材料引入於該等半導體晶粒之間且使用在該等半導體晶粒之間及周圍之一囊封劑材料來大體上同時囊封該基底晶圓上之該等半導體晶粒之至少一周邊，接著穿過該囊封劑材料及穿過該基底晶圓於半導體晶粒之堆疊之間切斷。
現參考圖式之圖1A至圖1G，描述用於製造根據本揭示內容之一實施例之一半導體晶粒堆疊之一程序次序。
圖1A描繪厚度為約500微米至約800微米之半導體材料(例如矽)之一基底晶圓100b之一側面剖視圖。圖4描繪基底晶圓100b之一部分之一平面圖，其以虛線展示該基底晶圓100b上之若干晶粒堆疊位置DS，其中分界道S介於其等之間，為清楚起見誇大分界道S之寬度。在一實施例中，基底晶圓100b不具有製造於其上之積體電路。將呈一薄膜或其他塗層之形式之一介電材料104施覆於表面102之上，接著製造或應用複數個導熱元件106，該等導熱元件106亦可係導電的且其等藉由介電材料104與該晶圓100電隔離且其等係橫向間隔的且因此如圖1A及圖4中描繪般互相電隔離。導熱元件可包括金屬柱，其等亦可稱為支柱或螺栓或焊料球。若採用金屬柱，可將作為一適合材料之銅電鍍於介電材料104上之一晶種層(未展示)上，或可將銅如習知般濺鍍於介電材料104之上。接著可藉由遮罩、遮罩之圖案化形成電隔離之柱且藉由一習知技術(諸如蝕刻)移除未經遮罩之導熱材料以形成導熱元件106。亦可採用其他金屬及合金，例如金及銀。用於形成柱之另一途徑係施覆一晶種層，遮罩該晶種層且藉由電鍍於提供柱位置之晶種層之未經遮罩部分上而形成柱，接著視需要移除遮罩及未鍍之晶種層。若採用焊料球，則可將一焊料膏之片段施覆於形成或另外佈置於介電材料104上之隔離金屬墊且回流該焊料膏之片段以形成焊料球，或可將預先形成之焊料球施覆至墊且該等焊料球經回流足以結合至該墊。僅舉例而言，可採用呈20微米直徑銅柱之形式之導熱元件106，最小節距為40微米。
圖1B描繪呈半導體記憶體晶粒110之形式之一主動裝置之一示意性橫截面，已準備該記憶體晶粒110以用於堆疊。記憶體晶粒110包括在其之作用表面114上之積體電路112，在該作用表面114上複數個導熱及導電元件116形成於導電穿孔118之上，為了方便起見，亦可使用工業術語矽穿孔或「TSV」指代該等導電穿孔118，且該等導電穿孔118延伸至記憶體晶粒110之背側120。TSV 118終接於背側120上導電著陸墊122處或於延伸至著陸墊122之一再分佈層(RDL)之跡線處。如隨後將描述般，著陸墊122經定位與晶圓100之導熱元件106、與另一記憶體晶粒110之導熱及導電元件116或一邏輯晶粒或一SoC晶粒之連接元件對準。可使用習知技術形成導電穿孔118，如可係RDL(若經採用)及著陸墊122。
舉例而言，圖1C之放大視圖展示穿孔前驅體結構118'，在藉由蝕刻在作用表面114上之用於一記憶體晶粒110之每一位置處製造積體電路112之後，使用晶圓級處理以部分穿過一源晶圓100s之一期望圖案形成該穿孔前驅體結構118'，且接著用一介電體加襯，或用一導電材料加襯或填充。隨後，如上文所描述參照圖1A之導熱元件106之形成，可形成如圖1D中描繪之導熱及導電元件116。亦如圖1D中所展示，接著可薄化T該源晶圓100s以暴露通孔末端且形成導電穿孔118，從而導致厚度約50微米(非限制性地舉例而言)之一晶粒。接著可形成RDL(若經採用)及著陸墊122(圖1E)。記憶體晶粒110係一所謂之已知良好晶粒，縮寫為KGD，其意謂記憶體晶粒110已經過針對晶粒110之意欲應用之特定性能參數之測試。
特定言之，源晶圓100s具有施覆至作用表面114之一鈍化材料115(諸如一聚醯亞胺、聚苯并噁唑(PBO)、或雙馬來醯亞胺三嗪(BT)樹脂或氮化矽或氧化矽)且在該源晶圓100s上可形成包括金屬柱(諸如銅柱)之導熱及導電元件116。可採用其他金屬及合金，例如金及銀。導熱及導電元件116亦可包括焊料球，可如上文描述般藉由回流焊料膏片段或部分回流透過氮化矽鈍化層中之孔隙暴露之凸塊下金屬化層(UBM)(例如，鎳)上之預先形成之焊料球而形成該等焊料球。
如此項技術中已知般可將源晶圓100s(具有形成於其上之導熱及導電元件116)安裝至一暫時性載體TC(圖1E)，且可薄化該源晶圓100s至(例如)約50微米之一厚度以暴露每一晶圓100之背側120上之導電通孔前驅體結構118'之末端，從未形成導電通孔118。可用一研磨程序(諸如背面磨光)接著一基於氟或氯之反應離子蝕刻(RIE)矽乾式蝕刻程序以薄化源晶圓100s。
薄化之源晶圓100s'之背側120經塗佈有一聚合物鈍化材料121(諸如聚醯亞胺、PBO或BT樹脂，或氮化矽或氧化矽)，且藉由電鍍於鈍化材料121之上形成呈著陸墊122之形式之可焊互連件(例如在包括銅之導電通孔118之末端上之鎳)且該著陸墊122透過鈍化材料121中之開口與導電通孔接觸，接著遮罩及蝕刻以界定著陸墊122。
將薄化之源晶圓100s'安裝至一薄膜框架且移除暫時性載體。接著將薄化之源晶圓100s'單體化成個別晶粒110。
如圖1F中所描繪，在單體化之後自此使用一習知之取放操作自一薄化之源晶圓100s'移除複數個橫向間隔之記憶體晶粒110a(具有自其等之表面延伸之導電元件116)且藉由其等之背側120上之與導熱元件106對準之著陸墊122將該等橫向間隔之記憶體晶粒110a放置於(且結合至)基底晶圓100b上晶粒堆疊位置DS處。
如圖1G所描繪，可如每一記憶體晶粒110a固定至晶圓100般分別將額外記憶體晶粒110b、110c及110d(具有自其等之表面延伸之導電元件)堆疊及固定(一者在另一者之上)及定向於一共同方向上(例如，作用表面114背向基底晶圓100b)。亦預期，記憶體晶粒110a至110d可在定向上與形成於一給定晶粒110之一作用表面114或一背側上之導熱及導電元件116及著陸墊122混合，如期望般有利於其等之堆疊。進一步而言，如下文關於本揭示內容之另一實施例所描述，可定向一給定晶粒堆疊之晶粒，其中作用表面面向一基底晶圓。每一級使用一次導電元件106及116或在完成所有晶粒堆疊之後使用導電元件106及116，每一晶粒堆疊之半導體晶粒110a至110d可係電連接或機械連接的且固定至基底晶圓100b。
如所提及，堆疊額外記憶體晶粒包括將至少兩個半導體晶粒堆疊於固定至基底晶圓之該複數個橫向間隔之半導體晶粒之每一半導體晶粒之上且可進一步包括堆疊具有自其等之表面延伸之導電元件之至少兩個半導體晶粒。
經採用以再次填入晶圓100之所有記憶體晶粒110a至110d已被認可為KGD。如圖解說明，每一完成之晶粒堆疊130包括四個記憶體晶粒110a-110d，但本揭示內容並非限制於此。
在將晶粒110a至110d之每一級放置於基底晶圓100b上之後，若採用金屬柱，則可在晶圓級每一級使用一次習知熱壓或超音波結合程序將導熱元件106及導熱及導電元件116結合至著陸墊122，若採用焊料凸塊或包括銅柱之元件116與著陸墊122之間佈置的係一焊接材料，則使用一回流程序。
如圖1H中所描繪，將呈毛細底部填充劑132之形式之一介電材料施覆及固化於基底晶圓100b與每一晶粒堆疊130之記憶體晶粒110之間導熱元件106及導熱及導電元件116之四周。若期望，可代替使用一毛細底部填充劑將一環氧樹脂側填滿材料132'預先施覆至記憶體晶粒110且固化該環氧樹脂側填滿材料132'。
參考圖1I，接著基底晶圓100b(填有晶粒堆疊130)經受一晶圓級模製程序以將一電絕緣(亦可稱為介電)囊封結構134提供於包含記憶體晶粒110a-110d之晶粒堆疊130周圍及之間，該囊封結構134用於晶粒堆疊130之機械及環境保護且與基底晶圓100b接觸，從而在晶圓100上形成複數個未單體化、囊封之晶粒堆疊136。一尤其適合之技術係薄膜輔助模製(如美國專利第7,595,017號、第6,652,799號及第6,459,159號中所描述)，該程序保護自記憶體晶粒110d突出之導熱及導電元件116之完整性。
在囊封結構134之模製之後且如圖1J中所指示，基底晶圓100b背面著地以使其自其之初始500微米至800微米厚度薄化至(例如)約100微米至約150微米，從而導致薄化之基底晶圓100b'。
在基底晶圓100b之薄化後，進行對每一晶粒堆疊之一測試，且標記藉由一測試決定之良好晶粒堆疊位置。
在囊封之後且如圖1K中所描繪，於晶粒堆疊130之間單體化薄化之基底晶圓100b'及其上之囊封結構134且沿分界道S(圖4)穿過薄化之基底晶圓100b'以形成複數個堆疊式晶粒封裝140，該等堆疊式晶粒封裝140之各者包含一晶圓片段138(其亦可表徵為一支座及散熱器片段)及記憶體晶粒110a至110d，晶圓片段138具有較大於半導體晶粒110a至110d之橫向範圍。如相對於一隨後實施例於圖2M中所描繪，可將堆疊式晶粒封裝放置於一捲帶中之凹穴中以裝運至一客戶且供該客戶使用。
在前述之實施例中，晶粒堆疊130可包括除記憶體晶粒以外(或代替記憶體晶粒)之功能不同之半導體晶粒。換言之，晶粒堆疊130及堆疊式晶粒封裝140之架構適用於除記憶體晶粒堆疊以外之應用，且特定言之適用於如上文提到之MPGA封裝。舉例而言，半導體晶粒110a可包括一邏輯晶粒。
在本揭示內容之另一實施例中，預期基底晶圓100b及所得基底晶圓片段138可併入積體電路且可使用導熱元件106操作耦合至晶粒堆疊130中之半導體晶粒之其餘者，在此情況下，導熱元件106亦可由導電材料形成且在功能上與導熱及導電元件116對應(歸因於缺乏介電材料104)。此一組態之一應用係為了製造具有如圖1A中以虛線展示之積體電路112之基底晶圓100且僅採用三個其他記憶體晶粒110a-110c，以提供四個記憶體晶粒之一堆疊同時將封裝高度保持在所需參數之內，以實現在晶粒堆疊之基底處使用一較大(較厚)邏輯或SoC裝置。
一進一步實施例包括一種形成一半導體晶粒組件之方法，該方法包括：將複數個橫向間隔之半導體晶粒固定至一基底晶圓；將至少兩個半導體晶粒佈置於該複數個半導體晶粒之各者之上以形成一堆疊且將一堆疊中之該等半導體晶粒之導電穿孔與延伸於其等之間之導電元件連接。將一介電材料提供於一堆疊中之該等半導體晶粒之間，且使用在半導體晶粒之該等堆疊之間及周圍之一囊封劑材料來大體上同時囊封該基底晶圓上之半導體晶粒之該等堆疊之各者之至少一周邊且穿過半導體晶粒之該等堆疊之間之該囊封劑材料單體化半導體晶粒之該等堆疊及該基底晶圓。
在此一實施例中，用於製造半導體晶粒組件之一程序流程描繪於圖2A至圖2M中，將具有導電穿孔之堆疊晶粒安裝至經定向於一共同、面朝下之方向中之一基底晶圓片段，其中該等晶粒之作用表面面向基底晶圓片段且因此在處理或操縱該晶粒堆疊期間受到保護。由於此一定向導致無法接達探測及/或測試墊以測試該堆疊式晶粒封裝，所以除用於將晶粒堆疊操作耦合至一邏輯晶粒或一SoC晶粒之互連件之外，在離基底晶圓最遠之晶粒上提供背側接點用於測試。當然，如所期望，一堆疊之內之半導體晶粒可具有不同之定向。
如圖2A中所描繪，諸如一矽晶圓100'之一基底晶圓其上不具有積體電路，具有施覆於其之對準標記A以有利於將晶粒放置於其上晶粒堆疊位置DS處。
圖2B中，源晶圓200具有製造於其之作用表面214上之積體電路212(例如，用於複數個晶粒之記憶體電路)及延伸穿過其之導電穿孔前驅體結構218'，在晶圓級探測及測試該等源晶圓200以特性化該等適合用為KGD之源晶圓。
如圖2C中所展示，源晶圓200之一些具有施覆至其之一鈍化材料215(諸如一聚醯亞胺、聚苯并噁唑(PBO)或雙馬來醯亞胺三嗪(BT)樹脂或氮化矽)，及包括金屬柱(諸如銅柱)之導熱及導電元件216，該等導熱及導電元件216可經形成呈穿過源晶圓200與導電穿孔前驅體結構218'接觸之孔隙之一圖案。導熱及導電元件216亦可包括透過氮化矽鈍化層中之孔隙暴露之焊料球，該等焊料球可如上文所描述般藉由回流焊料膏片段或部分回流預先形成於凸塊下金屬化層(UBM)(例如，鎳)上之焊料球而形成。所有源晶圓200(包含該等具有導熱及導電元件216及該等無導熱及導電元件216之兩者)可如該技術中已知般安裝至暫時性載體TC(參見圖2D)上且如虛線T(圖2C)處指示般薄化至(例如)約50微米之一厚度以暴露每一晶圓200之背側220上之導電穿孔前驅體結構218'之末端，從而形成導電穿孔218。可用一研磨程序(諸如背面磨光)接著矽乾式蝕刻程序以薄化晶圓200。
圖2D描繪一薄化源晶圓200之背側220之塗層，該塗層具有經電鍍之一聚合物鈍化材料221(諸如聚醯亞胺、PBO或BT樹脂，或氮化矽或氧化矽)及包括銅之導電穿孔218之末端上之呈著陸墊222(例如，由鎳形成)之形式之可焊互連件。
圖2E中，將一薄化之源晶圓200安裝至一薄膜框架F，且移除暫時性載體TC。接著將晶圓200單體化成個別晶粒210。
圖2F中，相對於使用對準標記(未展示)之首先描述之實施例使用(例如)約10微米至約20微米厚之一晶粒附著薄膜(DAF)D或使用一可流動介電材料以橫向間隔之關係將其上無導熱及導電元件216之一組態之個別晶粒210a安裝至無積體電路之一基底晶圓100'之晶粒堆疊位置(圖2A)處，該等晶粒堆疊位置使分界道S(亦如圖4中所展示)介於其等之間，接著固化該晶粒附著薄膜以將晶粒210a附接至基底晶圓100'。
如圖2G中所描述，將一非導電環氧膏232施配於一晶粒210a之上之每一晶粒堆疊地點處且將另一晶粒210b(具有自其之一表面延伸之導熱及導電元件216)佈置在該晶粒210a之上，其中該等元件216與著陸墊222對準。藉由晶粒210b抵著晶粒210a之壓縮將非導電環氧膏232(包含一焊接熔劑)自著陸墊222與元件216之間移位。作為一替代品，一非流動性底部填充劑232'可預先施覆至晶粒210a之背側。
如圖2G左手側處以虛線進一步描繪，並非使用一經特定組態之晶粒210a(無導熱及導電元件216)，而係使用一習知遮罩、圖案化及蝕刻技術將用以容納此等元件216之凹口RE乾式蝕刻(諸如藉由反應離子蝕刻)至基底晶圓100'中。接著可使用一可流動介電材料將晶粒210(具有自其延伸之元件216)黏附至晶圓100'。圖5描繪基底晶圓100'之一部分，該基底晶圓100'具有一晶粒之中之凹口(如自上面觀看)及接納於該等凹口中之元件216，亦展示承載元件216之一半導體晶粒210之佔用面積以供參考。在此一配置中，複數個橫向間隔之半導體晶粒210之半導體晶粒係放置於基底晶圓之上，其中該等半導體晶粒之導電元件216至少部分接納於基底晶圓100'中之對應之複數個凹口RE中。
如圖2G中另外所描繪，在圖2G之右手側且如以虛線展示之一凹口RD(亦可稱為一孔穴)，可再次將用以容納一晶粒210a之一些或大體上所有之深度之該凹口RD蝕刻至基底晶圓100'中以最小化製造之晶粒堆疊之高度。圖6描繪具有一凹口RE(如自上觀看)之基底晶圓100'之一部分及至少部分接納於該等凹口中之一半導體晶粒210a之佔用面積。在此一配置中，複數個半導體晶粒之半導體晶粒210a可至少部分放置於基底晶圓100'中之橫向間隔之凹口中。
當然，如所期望，可形成一晶粒凹口RD，接著在其之底部中形成凹口RE。
亦如圖2G中所展示，重複晶粒堆疊之次序以使每一晶粒地點處之複數個晶粒210c、210d(具有自其等之表面延伸之導電元件)在先前堆疊之晶粒210a、210b之上以形成一晶粒堆疊230。如前文，可採用一非導電膏232，且在完成晶粒堆疊230之後固化該非導電膏232，或可採用一預先施覆之非流動性環氧底部填充劑232'。
作為一非導電膏或一預先施覆之環氧底部填充劑之使用之一替代品，當將焊料球採用為元件216時，可將一助焊劑施覆至每一晶粒210之著陸墊222，回流該等焊料球以結合至著陸墊222，接著冷卻且將一毛細底部填充劑佈置於每一晶粒堆疊230之晶粒210之間。
取決於導熱及導電元件所使用之材料，在完成一晶粒堆疊之後或每一級使用一次焊料回流(熱壓結合及超音波結合)之一者之後可影響將半導體晶粒210b、210c及210d固定至彼此且固定至複數個橫向間隔之半導體晶粒之一半導體晶粒210a。
圖2H中，使用(例如)薄膜輔助模製或一電絕緣材料之壓縮模製將晶粒堆疊230包覆模製於基底晶圓100'上以在晶粒堆疊230周圍及之間提供一覆蓋囊封結構234，從而導致囊封之晶粒堆疊236。
如圖2I中所展示，藉由電鍍而後遮罩、圖案化及蝕刻，將包括導電跡線240及探測墊242(例如，由銅形成)之一再分佈層形成於離基底晶圓100'最遠之每一晶粒210d之背側220之上。接著如圖2J中所展示般再鈍化244晶粒210d之背側220，且於導電穿孔218之末端之上圖案化晶粒210d之背側220。如圖2J中所展示，導熱及導電外部連接導電元件246經電鍍在背側上。
圖2K中，使用(例如)背面磨光將具有囊封之晶粒堆疊236之基底晶圓100'薄化至(例如)約50微米至約150微米之一厚度。接著可採用一檸檬酸浸劑以清潔銅探測墊242為進行每一晶粒堆疊之一測試做準備，在該測試之後可在基底晶圓100'上雷射標記藉由一測試所決定之良好的晶粒堆疊位置。
如圖2L中所展示，接著可將再次填有囊封之晶粒堆疊236之晶圓100'放置於薄膜框架F上且穿過囊封結構234及穿過晶圓100'之本體將晶圓100'單體化成堆疊式晶粒封裝250，該等堆疊式晶粒封裝250之各者包括半導體晶粒210a-210d及一基底晶圓片段238。如使用一先前之實施例，基底晶圓片段提供用於增強堆疊式晶粒封裝250之熱性能之一散熱器。
因此，在半導體晶粒之堆疊之間穿過囊封劑材料及穿過基底晶圓單體化之前，使至離基底晶圓最遠之半導體晶粒之導電穿孔之接點至少部分不含囊封劑材料，且在離一堆疊中之基底晶圓最遠之每一半導體晶粒之一背側之上形成包含用於測試與導電穿孔相連通之墊之再分佈電路，將鈍化施覆於離一堆疊中之基底晶圓最遠之每一半導體晶粒之一背側之上且使至其之導電穿孔之墊及接點暴露，且形成在導電穿孔之接點之上且連接至導電穿孔之接點之外部連接導電元件。
在單體化之後，可藉由取放設備自薄膜框架移除堆疊式晶粒封裝250且將其佈置於一捲帶262中之凹穴260中(如圖2M中所展示)以用於一客戶之一捲帶及捲盤裝置中且裝運給該客戶。當然，可以一類似方式封裝第一實施例之堆疊式晶粒封裝140以用於裝運。
圖2N中描繪一已完成、倒置之堆疊式晶粒封裝250。堆疊式晶粒封裝250之一端視圖展示描繪於圖2O中之跡線240、探測墊242、鈍化244及外部連接導電元件246。
在前述實施例中，堆疊之半導體晶粒之作用表面在處理期間得到良好保護(歸因於其等面向基底晶圓之定向)。探測墊實現在此一定向中在晶圓級之堆疊晶粒之探測測試。
本揭示內容之一所得半導體晶粒組件可包括：一晶圓片段，其上不具有積體電路；較小橫向尺寸之半導體晶粒之一堆疊，該晶圓片段固定至其之一表面與其導熱連通，藉由其等之間之與該等半導體晶粒之導電穿孔導電接觸之導電元件，該等半導體晶粒互相操作耦合；一非導電材料，其介於該堆疊之該等半導體晶粒之間；及一囊封劑材料，其繞該堆疊之該等晶粒周邊延伸且與該晶圓片段之該表面接觸。
在離晶圓片段最遠之堆疊之半導體晶粒之一背側上，半導體晶粒組件可進一步包括：至導電穿孔之至少部分暴露之接點；再分佈電路，其包含用於測試操作耦合至導電穿孔之半導體晶粒之堆疊之墊；外部連接導電元件，其自半導體晶粒延伸於至導電穿孔之至少部分暴露之接點上且操作耦合到至導電穿孔之至少部分暴露之接點；及鈍化，其使該等墊及外部連接導電元件暴露。
晶圓片段可進一步包括延伸至該表面之一孔穴且鄰近該晶圓片段之堆疊之一半導體晶粒係至少部分接納於該孔穴中。
晶圓片段之表面可包括複數個凹口且可將自鄰近該晶圓片段之堆疊之一半導體晶粒之作用表面延伸之導電元件至少部分佈置於該複數個凹口中。
現參考圖3A至3C，圖3A描繪根據本揭示內容之一實施例且分別關於圖1G及圖2M先前描述於本文中之一示意性之一堆疊式晶粒封裝140、250。圖3B中，示意性地描繪藉由導電元件302安裝及電連接至諸如一球柵陣列(BGA)基板304之一載體基板之跡線(未展示)之一邏輯晶粒或SoC晶粒300，該球柵陣列(BGA)基板304具有自其延伸以連接至較高階之封裝之導電元件306(例如，焊料球)。圖3C描繪安裝且電連接至邏輯晶粒或SoC晶粒300且經包覆模製具有一介電囊封劑材料308之一堆疊式晶粒封裝140、250。如圖3C中所描繪，堆疊式晶粒封裝140、250可具有較大於邏輯晶粒或SoC晶粒300之橫向範圍，其中囊封劑材料308延伸在堆疊式晶粒封裝140、250之上及周圍，從而填充介於堆疊式晶粒封裝140、250與載體基板304之間邏輯晶粒或SoC晶粒300周圍且與BGA基板304接觸之一周邊凹口。
如上文描述之一半導體裝置包括：一載體基板，該載體基板包括其之一表面上之外部連接件；一邏輯晶粒及一系統單晶片之一者，其安裝在該載體基板之一相對表面上且操作耦合至該載體基板之該等外部連接件；及一組件。該組件包括：一晶圓片段，該晶圓片段無積體電路；半導體晶粒之一堆疊，其在該晶圓片段之一表面上，該堆疊之半導體晶粒之導電穿孔與延伸於其等之間之導電元件連接且操作耦合至一邏輯晶粒及一系統單晶片之一者；一非導電材料，其介於該堆疊之該等半導體晶粒之間；及至少一囊封劑材料，其延伸在晶圓片段之上且繞該晶圓片段、該堆疊之半導體晶粒及該邏輯晶粒及該系統單晶片之該一者周邊延伸且與該載體基板接觸。
雖然本揭示內容易於以多種修改及替代形式呈現，已藉由實例之方式將特定實施例展示於圖式中且已於本文中詳細描述該等特定實施例。然而，本發明並非意欲限制於揭示之特定形式。實情係，本發明涵蓋如下文隨附申請專利範圍及其等之合法等效物所定義之範疇內之所有修改、等效物及替代品。
100'‧‧‧矽晶圓
100b‧‧‧基底晶圓
100b'‧‧‧薄化之基底晶圓
100s‧‧‧源晶圓
100s'‧‧‧薄化之源晶圓
102‧‧‧表面
104‧‧‧介電材料
106‧‧‧導熱元件
110‧‧‧記憶體晶粒
110a‧‧‧記憶體晶粒
110b‧‧‧記憶體晶粒
110c‧‧‧記憶體晶粒
110d‧‧‧記憶體晶粒
112‧‧‧積體電路
114‧‧‧作用表面
115‧‧‧鈍化材料
116‧‧‧導熱及導電元件
118‧‧‧導電穿孔
118'‧‧‧穿孔前驅體結構
120‧‧‧背側
121‧‧‧聚合物鈍化材料
122‧‧‧著陸墊
130‧‧‧晶粒堆疊
132‧‧‧毛細底部填充劑
132'‧‧‧環氧樹脂側填滿材料
134‧‧‧囊封結構
136‧‧‧囊封之晶粒堆疊
138‧‧‧晶圓片段
140‧‧‧堆疊式晶粒封裝
200‧‧‧源晶圓
210‧‧‧個別晶粒
210a‧‧‧晶粒
210b‧‧‧晶粒
210c‧‧‧晶粒
210d‧‧‧晶粒
212‧‧‧積體電路
214‧‧‧作用表面
215‧‧‧鈍化材料
216‧‧‧導熱導電元件
218‧‧‧導電穿孔
218'‧‧‧導電穿孔前驅體結構
220‧‧‧背側
221‧‧‧聚合物鈍化層
222‧‧‧著陸墊
230‧‧‧晶粒堆疊
232‧‧‧非導電環氧膏
232'‧‧‧非流動性環氧底部填充劑
234‧‧‧覆蓋囊封結構
236‧‧‧囊封之晶粒堆疊
238‧‧‧基底晶圓片段
240‧‧‧導電跡線
242‧‧‧探測墊
244‧‧‧鈍化
246‧‧‧導熱及導電外部連接導電元件
250‧‧‧堆疊式晶粒封裝
260‧‧‧凹穴
262‧‧‧捲帶
300‧‧‧邏輯晶粒/SoC晶粒
302‧‧‧導電元件
304‧‧‧球柵陣列(BGA)基板/載體基板
306‧‧‧導電元件
308‧‧‧介電囊封劑材料
A‧‧‧對準標記
D‧‧‧晶粒附著薄膜
DS‧‧‧晶粒堆疊位置
F‧‧‧薄膜框架
RD‧‧‧凹口
RE‧‧‧凹口
S‧‧‧分界道
T‧‧‧虛線
TC‧‧‧暫時性載體
圖1A至圖1K圖解說明一種用於形成根據本揭示內容之一半導體結構之方法之一實施例；圖2A至圖2M圖解說明一種用於形成根據本揭示內容之一半導體結構之方法之另一實施例；圖2N及圖2O分別描繪藉由圖2A至圖2L之方法形成之一已完成、堆疊式晶粒封裝之一側面剖視圖及一端視圖(仰視圖)；圖3A至圖3C示意性地圖解說明用於製造包含根據本揭示內容之實施例之一堆疊晶粒結構之一半導體裝置之一次序及所得半導體裝置；圖4係描繪於圖1A中之基底晶圓之一部分之一平面圖；圖5係展示如圖2G之左手側處以虛線描繪之凹口RE之圖2G之基底晶圓之一部分之一平面圖；及圖6係展示如圖2G之右手側處以虛線描繪之凹口RD之圖2G之基底晶圓之另一部分之一平面圖。
210a‧‧‧晶粒
210b‧‧‧晶粒
210c‧‧‧晶粒
210d‧‧‧晶粒
216‧‧‧導熱導電元件
218‧‧‧導電穿孔
230‧‧‧晶粒堆疊
232'‧‧‧非流動性環氧底部填充劑
238‧‧‧基底晶圓片段
240‧‧‧導電跡線
242‧‧‧探測墊
246‧‧‧導熱及導電外部連接導電元件
250‧‧‧堆疊式晶粒封裝
D‧‧‧晶粒附著薄膜

权利要求:
Claims (31)
[1] 一種形成一半導體晶粒組件之方法，其包括：將複數個橫向間隔之半導體晶粒固定至一基底晶圓；將至少兩個半導體晶粒佈置於該複數個橫向間隔之半導體晶粒之各半導體晶粒之上以形成一堆疊且將一堆疊中之該等半導體晶粒之導電穿孔與延伸於其等之間之導電元件連接；將一介電材料提供於一堆疊中之該等半導體晶粒之間；使用在半導體晶粒之該等堆疊之間及周圍之一囊封劑材料來大體上同時囊封該基底晶圓上之半導體晶粒之該等堆疊之各者之至少一周邊；及穿過半導體晶粒之該等堆疊之間之該囊封劑材料單體化半導體晶粒之該等堆疊及該基底晶圓。
[2] 如請求項1之方法，其進一步包括：將一介電材料形成於該基底晶圓之一表面之上；以與該等橫向間隔之半導體晶粒之導電穿孔之一圖案對準之一圖案將複數個導熱元件形成於該介電材料之上；及放置該等導熱元件使其等與該複數個橫向間隔之半導體晶粒之半導體晶粒之該等導電穿孔接觸。
[3] 如請求項1之方法，其進一步包括使用一晶粒附著薄膜及一可流動之介電材料之一者將該複數個橫向間隔之半導體晶粒固定至該基底晶圓。
[4] 如請求項1之方法，其進一步包括使用焊料回流、熱壓結合及超音波結合之一者將該至少兩個半導體晶粒彼此連接且連接至該複數個橫向間隔之半導體晶粒之一半導體晶粒。
[5] 如請求項1之方法，其中將至少兩個半導體晶粒堆疊在固定至該基底晶圓之該複數個橫向間隔之半導體晶粒之每一半導體晶粒之上包括：堆疊具有自其等之表面延伸之導電元件之至少兩個半導體晶粒。
[6] 如請求項1之方法，其進一步包括放置該複數個橫向間隔之半導體晶粒之半導體晶粒使其等至少部分進入該基底晶圓中之橫向間隔之凹口中。
[7] 如請求項1之方法，其進一步包括將該複數個橫向間隔之半導體晶粒之半導體晶粒放置在該基底晶圓上，其中其等之導電元件至少部分接納於該基底晶圓中對應之複數個凹口中。
[8] 如請求項1之方法，其進一步包括定向一堆疊中之每一半導體晶粒，其中其等之作用表面面向於一共同方向中。
[9] 如請求項1之方法，其進一步包括定向一堆疊中之每一半導體晶粒，其中作用表面面向該基底晶圓。
[10] 如請求項1之方法，其進一步包括在穿過該囊封劑材料及穿過該基底晶圓單體化半導體晶粒之該等堆疊之前：薄化該基底晶圓；對每一晶粒堆疊進行一測試；及標記如藉由一測試決定之良好的晶粒堆疊位置。
[11] 如請求項1之方法，其中將複數個橫向間隔之半導體晶粒固定至一基底晶圓包括將複數個半導體晶粒固定至其上不具有積體電路之一基底晶圓。
[12] 如請求項1之方法，其進一步包括在穿過該囊封劑材料及穿過該基底晶圓於半導體晶粒之堆疊之間切斷之前：使至離該基底晶圓最遠之半導體晶粒之導電穿孔之接點至少部分不含囊封劑材料；形成再分佈電路，該再分佈電路包含用於測試與一堆疊中離該基底晶圓最遠之每一半導體晶粒之一背側上之導電穿孔相連通之若干墊；在一堆疊中離該基底晶圓最遠之每一半導體晶粒之一背側上應用鈍化且使至其之該等導電穿孔之該等墊及該等接點暴露；及在至該等導電穿孔之接點之上形成外部連接導電元件且使該等外部連接導電元件連接至該等接點。
[13] 一種形成一半導體晶粒組件之方法，其包括：將具有導電穿孔之複數個橫向間隔之半導體晶粒固定至一基底晶圓，其具有自其突出與該等導電穿孔對準之導熱元件；將複數個半導體晶粒堆疊在該複數個橫向間隔之半導體晶粒之每一半導體晶粒之上且將堆疊之半導體晶粒之導電穿孔與延伸於其等之間之導電元件連接；將一介電材料引入於該等半導體晶粒之間；使用在該等半導體晶粒之間及周圍之一囊封劑材料來大體上同時囊封該基底晶圓上之該等半導體晶粒之至少一周邊；及穿過該囊封劑材料及穿過該基底晶圓於半導體晶粒之堆疊之間切斷。
[14] 如請求項13之方法，其中將複數個半導體晶粒堆疊在固定至該基底晶圓之該複數個橫向間隔半導體晶粒之每一半導體晶粒之上包括：堆疊具有自其等之表面延伸之導電元件之至少兩個半導體晶粒。
[15] 如請求項13之方法，其進一步包括使用焊料回流、熱壓結合及超音波結合之一者將該該複數個半導體晶粒彼此連接且連接至該複數個橫向間隔之半導體晶粒之一半導體晶粒。
[16] 如請求項13之方法，其進一步包括在穿過該囊封劑材料及穿過該基底晶圓切斷半導體晶粒之該等堆疊之前：薄化該基底晶圓；對每一晶粒堆疊進行一測試；及標記如藉由一測試決定之良好的晶粒堆疊位置。
[17] 如請求項13之方法，其進一步包括定向一堆疊中之每一半導體晶粒，其中其之作用表面面向於一共同方向中。
[18] 如請求項13之方法，其進一步包括定向一堆疊中之每一半導體晶粒，其中作用表面背向該基底晶圓。
[19] 如請求項13之方法，其中將複數個橫向間隔之半導體晶粒固定至一基底晶圓包括：將複數個半導體晶粒固定至無積體電路之一基底晶圓。
[20] 一種半導體晶粒組件，其包括：一晶圓片段，其上不具有積體電路；較小橫向尺寸之半導體晶粒之一堆疊，該晶圓片段固定至其之一表面與其導熱連通，藉由該等半導體晶粒之間之與該等半導體晶粒之導電穿孔導電接觸之導電元件，該等半導體晶粒互相操作耦合；一非導電材料，其介於該堆疊之該等半導體晶粒之間；及一囊封劑材料，其繞該堆疊之該等晶粒周邊延伸且與該晶圓片段之該表面接觸。
[21] 如請求項20之半導體晶粒組件，其中定向該堆疊之該等半導體晶粒，其中其等之作用表面面向於一共同方向中。
[22] 如請求項20之半導體晶粒組件，其中定向該堆疊之該等半導體晶粒，其中其等之作用表面面向該晶圓片段。
[23] 如請求項20之半導體晶粒組件，其進一步包括：一介電體，其在該晶圓片段之該表面上；及複數個導熱元件，其等以對應於該堆疊之該等半導體晶粒之該等導電穿孔之一圖案之一圖案在該介電體之上且與鄰近該晶圓片段之該堆疊之一半導體晶粒之導電穿孔導熱接觸。
[24] 如請求項20之半導體晶粒組件，其中使用一晶粒附著薄膜及一介電材料之一者將鄰近該晶圓片段之該堆疊之一半導體晶粒固定至該晶圓片段。
[25] 如請求項20之半導體晶粒組件，其中鄰近該晶圓片段之該堆疊之一半導體晶粒係固定至該晶圓片段且使用挑選自由一焊料結合、一熱壓結合及一超音波結合之群組之一金屬結合使該堆疊之該等半導體晶粒操作耦合。
[26] 如請求項20之半導體晶粒組件，在離該基底晶圓最遠之該堆疊之該半導體晶粒之一背側上，該半導體晶粒組件進一步包括：至導電穿孔之至少部分暴露之接點；再分佈電路，其包含用於測試操作耦合至導電穿孔之半導體晶粒之該堆疊之墊；外部連接導電元件，其等自該等半導體晶粒延伸於至該等導電穿孔之該等至少部分暴露之接點上且操作耦合到至該等導電穿孔之該等至少部分暴露之接點；及鈍化，其使該等墊及該等外部連接導電元件暴露。
[27] 如請求項20之半導體晶粒組件，其中該堆疊之所有該等半導體晶粒係已知之良好晶粒。
[28] 如請求項20之半導體晶粒組件，其中該晶圓片段進一步包括延伸至該表面中之一孔穴；且鄰近該晶圓片段之該堆疊之一半導體晶粒至少部分接納於該孔穴中。
[29] 如請求項16之半導體晶粒組件，其中該晶圓片段之該表面包括複數個凹口；且自鄰近該晶圓片段之該堆疊之一半導體晶粒之該作用表面延伸之導電元件至少部分佈置於該複數個凹口中。
[30] 如請求項16之半導體晶粒組件，其中該晶圓片段包括一散熱器。
[31] 一種半導體裝置，其包括：一載體基板，該載體基板包括其之一表面上之外部連接件；一邏輯晶粒及一系統單晶片之一者，其安裝在該載體基板之一相對表面上且操作耦合至該載體基板之該等外部連接件；及一組件，該組件包括：一晶圓片段，該晶圓片段無積體電路；半導體晶粒之一堆疊，其在該晶圓片段之一表面上，該等半導體晶粒之導電穿孔與延伸於其等之間之導電元件連接且操作耦合至一邏輯晶粒及一系統單晶片之一者；一非導電材料，其介於該堆疊之該等半導體晶粒之間；及至少一囊封劑材料，其延伸在晶圓片段之上且繞該晶圓片段、半導體晶粒之該堆疊及該邏輯晶粒及該系統單晶片之該一者周邊延伸且與該載體基板接觸。

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