台湾专利TW201316351A 縮減接腳數介面

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一種記憶體裝置配置及控制器係根據相對於已知記憶體裝置及控制器配置具有縮減接腳數的介面。促進縮減接腳數介面為控制器所執行的一些操作。經過重複傳輸並最終接收樣型化的指令，控制器判斷資料匯流排的寬度，同時指派目標裝置位址給每一個記憶體裝置。
公开号:TW201316351A
申请号:TW101141335
申请日:2008-07-29
公开日:2013-04-16
发明作者:Peter B Gillingham
申请人:Mosaid Technologies Inc；
IPC主号:G11C7-00

专利说明:
縮減接腳數介面
本發明主要有關於控制器及一組受控的記憶體裝置，詳言之，使控制器與記憶體裝置適應控制器與記憶體之間及記憶體裝置之間的縮減腳數介面。
於典型電子記憶體配置中，從數個記憶體裝置之讀取並至記憶體裝置之寫入係以控制器加以安排。雙資料率同步動態隨機存取記憶體(DDR SDRAM)為此種配置之一範例。針對寫入操作，控制器將資料放置在資料匯流排上，同時在命令匯流排上指示寫入命令，並在位址匯流排上指示將儲存資料的特定記憶體裝置。針對讀取操作，控制器於命令匯流排上指示讀取命令，並在位址匯流排上指示將從其讀取資料的特定記憶體裝置。記憶體裝置藉由將所請求的讀取資料放置在資料匯流排上作為回應。
相反地，在一替代電子記憶體配置中，記憶體以環圈或迴路的方式配置。取代資料匯流排，在控制器與環圈中之第一記憶體裝置間有資料連結。資料連結可例如為多位元的匯流排。於第一記憶體裝置在資料連結上接收到的資料信號係在另一資料連結上傳送至第二記憶體裝置，並且於第二記憶體裝置在該另一資料連結上接收到的資料信號係在又一資料連結上傳送至第三記憶體裝置等等。因此，資料信號傳播繞過環圈直到資料信號返回到控制器。除了傳播經過環圈之資料信號外，亦有其他信號傳播經過環圈：命令脈衝信號以及資料脈衝信號。
針對寫入操作，控制器令命令脈衝信號從「0」轉變成「1」以指示封包的起始。同時，控制器在資料連結上開始傳送寫入封包，其包括：指示特定記憶體裝置及尾隨在待寫入之資料後的待寫入資料的位址之寫入命令。接著控制器令命令脈衝信號從「1」轉變成「0」，以指示寫入封包的結束。
針對讀取操作，控制器令命令脈衝信號從「0」轉變成「1」以指示封包的起始。同時，控制器在資料連結上開始傳送讀取封包，其包括：指示特定記憶體裝置及從其讀取資料的位址之讀取命令。接著控制器令命令脈衝信號從「1」轉變成「0」，以指示讀取封包的結束。之後，控制器令資料脈衝信號從「0」轉變成「1」以指示該特定記憶體裝置將在資料連結上傳送所請求的讀取資料。
在環圈配置中，讀取命令告知記憶體裝置讀取資料的傳輸。讀取的長度為任意且可被中斷，因為讀取資料傳輸操作的末端係由資料脈衝信號從「1」轉變成「0」所決定。類似地，寫入的長度為任意且可被中斷，因為寫入資料傳輸操作的末端係由命令脈衝信號從「1」轉變成「0」所決定。
如所述，當記憶體裝置以環圈方式配置時，封包從控制器發源並單向流經記憶體裝置環圈並回到控制器。根據平行分布時脈或與資料及脈衝同步取源(sourcing)時脈，可有不同的組態。第二種組態比第一種組態具有更多腳數負擔(overhead)。
腳數負擔仍然為裝置間之介面的受到謹慎監控之品質，如控制器與第一記憶體裝置間或多個記憶體裝置間的介面，希望能有較低的腳數負擔。亦即，希望能縮減控制腳數對資料腳數的比例。
一種記憶體裝置配置及控制器係根據相對於已知記憶體裝置及控制器配置具有縮減接腳數的介面。促進縮減接腳數介面為控制器所執行的一些操作。經過重複傳輸並最終接收樣型化的指令，控制器判斷資料匯流排的寬度，同時指派目標裝置位址給每一個記憶體裝置。
可藉由以有效設計的組態命令來組態記憶體裝置，使以環圈為基礎的記憶體配置中之記憶體控制器無需脈衝信號。組態命令允許控制器指派裝置目標位址給各個記憶體並決定環圈之資料寬度。
根據一範例實施例，提供一種在控制器組態以環圈方式配置之複數個記憶體裝置之方法，使得來自一給定記憶體裝置之輸出係由圍繞該環圈之一後續的記憶體裝置接收為輸入，其中該環圈中之第一記憶體裝置接收來自該控制器的輸出作為輸入，以及最後一記憶體裝置提供輸出至該控制器作為輸入。該方法包含，在第一時脈週期中，在至該第一記憶體裝置的多位元資料連結中之複數個控制器輸出位元的各個控制器輸出位元上，傳送可辨別信號。該方法亦包括，在M個後續時脈週期中，在該多位元資料連結中之該複數個控制器輸出位元的控制器輸出位元的子集上，傳送該些可辨別信號，使得M+1等於該多位元資料連結中之最大可組態輸出位元數量與最小可組態輸出位元數量的比率，該些控制器輸出位元的子集包括至少一第一控制器輸出位元。該方法接著包括，在又N個後續時脈週期的各個時脈週期中，在該第一控制器輸出位元上，傳送在該複數個記憶體裝置中的一給定記憶體裝置的位址之單一位元部分，使得N等於用來定址該各個記憶體裝置之位元數量。在其他範例實施例中，提供實行此方法的記憶體裝置控制器，提供包括實行此方法的記憶體裝置控制器之記憶體系統以及提供使記憶體裝置控制器適於實行此方法之電腦可讀取媒體。
根據另一範例實施例，提供一種組態以環圈方式配置之複數個記憶體裝置的方法。該方法包含初始化運算元、在至該複數個記憶體裝置的第一記憶體裝置的資料連結中之一或複數個控制器輸出接腳上，傳送包括該運算元的命令以及判斷該命令尚未圍繞該環圈傳播並被接收。該方法亦包括增額該運算元，藉此產生已更新的運算元、在該一或複數個控制器輸出位元上傳送包括該已更新的運算元之又一命令、重複該增額及傳送該又一命令。該方法亦包括判斷在複數個控制器輸入接腳的控制器輸入接腳之主動子集上該又一命令的一部分已被接收、回應於該部分已圍繞該環圈傳播並被接收的該判斷，中斷該重複以及在對應於該控制器輸入接腳主動子集之控制器輸出接腳主動子集上，傳送封包。在其他範例實施例中，提供實行此方法的記憶體裝置控制器，提供包括實行此方法的記憶體裝置控制器之記憶體系統以及提供使記憶體裝置控制器適於實行此方法之電腦可讀取媒體。
根據另一範例實施例，提供一種記憶體子系統。該記憶體子系統包含記憶體控制器，包括用於在資料匯流排上傳送樣型之複數個資料輸出接腳，該樣型指示運算資料寬度。記憶體裝置之每一個適於在該資料匯流排上接收該樣型，並根據該樣型將記憶體裝置資料寬度組態成該運算資料寬度，以供後續讀取與寫入操作用。
根據又一範例實施例，提供一種記憶體裝置。該記憶體裝置包括用於在資料匯流排上接收樣型的複數個資料輸入接腳，該記憶體裝置配置成，根據由該樣型所指示的運算元資料寬度，自組態記憶體裝置資料寬度，該記憶體資料寬度供後續讀取與寫入操作用。
根據再一範例實施例，提供一種記憶體控制器，其包括用於在資料匯流排上傳送樣型的複數個資料輸出接腳，該樣型指示運算資料寬度。
根據又另一範例實施例，提供一種在記憶體控制器組態記憶體資料匯流排之運算資料寬度的方法。該方法包括在記憶體資料匯流排上傳送樣型、在該記憶體資料匯流排上接收該樣型的子集以及根據該樣型的子集，判斷該記憶體資料匯流排的運算寬度。
根據再另一範例實施例，提供一種在記憶體裝置組態記憶體資料匯流排之運算資料寬度的方法。該方法包括在記憶體資料匯流排上接收樣型以及根據該樣型判斷該記憶體資料匯流排的運算寬度。
根據又再一範例實施例，提供一種控制以環圈拓樸方式配置之複數個記憶體裝置的記憶體控制器。該記憶體控制器包含用於傳送裝置位址指派命令的複數個資料匯流排輸出接腳，其中該裝置位址指派命令具有一格式及待被指派的裝置位址，該格式係組態使得，當由該複數個記憶體裝置中的一記憶體裝置接收該裝置位址指派命令時，藉由記錄該待被指派的裝置位址而不管該記憶體裝置之該運算資料匯流排寬度為何，該記憶體裝置可辨別該裝置位址指派命令並對其正確地作動。
根據再另一範例實施例，提供一種在以環圈拓樸方式配置之複數個記憶體裝置中的記憶體裝置。該記憶體裝置包括用於接收裝置位址指派命令的複數個資料匯流排輸入接腳，其中該裝置位址指派命令具有一格式及待被指派的裝置位址，該記憶體裝置適於接收該裝置位址指派命令以及記錄該待被指派的裝置位址而不管該記憶體裝置之該運算資料匯流排寬度為何。
根據再另一範例實施例，提供一種記憶體裝置。該記憶體裝置包括複數個資料匯流排輸入接腳，用於接收背景閒置樣型、接收與該背景閒置樣型不同的已知樣型及辨別該已知樣型定界命令之起始。
方便地，本申請案之態樣提供一種記憶體控制器或記憶體子系統(多點匯流排或環圈拓樸)，其中藉由於資料匯流排上傳送樣型來組態運算資料。此外，提供一種記憶體控制器或環圈拓樸中之記憶體子系統，其中由控制器依序指派裝置位址。另外，提供一種記憶體控制器或環圈拓樸中之記憶體子系統，其中由控制器依序指派裝置位址，其之格式可被以多資料寬度操作之裝置恰當地加以辨別。再者，提供一種記憶體控制器或記憶體子系統(多點匯流排或環圈拓樸)，其中裝置藉由與背景閒置樣型不同的已知樣型來辨別命令的起始。
在第1圖之配置100中，第一記憶體裝置104A、第二記憶體裝置104B及第三記憶體裝置104C(統稱或個別地稱為104)係以環圈或迴路的方式配置。記憶體裝置104之寫入或讀取操作係由控制器102所安排。
控制器102透過命令脈衝線、資料脈衝線及資料匯流排連接至第一記憶體裝置104A。類似地，第一記憶體裝置104A透過命令脈衝線、資料脈衝線及資料匯流排連接至第二記憶體裝置104B。同樣地，第二記憶體裝置104B透過命令脈衝線、資料脈衝線及資料匯流排連接至第三記憶體裝置104C。最後，第三記憶體裝置104C透過命令脈衝線、資料脈衝線及資料匯流排連接至控制器102。控制器102亦藉由重置線、晶片致能線、時脈線及反向時脈線平行連接至記憶體裝置104的每一個。
第2圖中所示之記憶體裝置配置200與第1圖之配置100的差別在於在第2圖中所示之配置200中時脈信號(及時脈信號之反向)與脈衝及資料匯流排係來源同步地分佈，而第1圖之配置100中時脈信號(及時脈信號之反向)係以平行的方式分佈。
於第2圖中所示之配置200中，控制器202透過命令脈衝線、資料脈衝線、資料匯流排、時脈線及反向時脈線連接至第一記憶體裝置204A。類似地，第一記憶體裝置204A透過命令脈衝線、資料脈衝線、資料匯流排、時脈線及反向時脈線連接至第二記憶體裝置204B。同樣地，第二記憶體裝置204B透過命令脈衝線、資料脈衝線、資料匯流排、時脈線及反向時脈線連接至第三記憶體裝置204C。最後，第三記憶體裝置204C透過命令脈衝線、資料脈衝線、資料匯流排、時脈線及反向時脈線連接至控制器202。控制器202亦藉由重置線、晶片致能線、時脈線及參考電壓線平行連接至記憶體裝置204的每一個。
在第3圖中的時序圖300中，針對第1圖之配置100描繪命令與寫入資料封包時序。在(可能多位元)資料匯流排上至記憶體裝置104的輸入可代表命令、代表資料、代表目標裝置位址或代表記憶體裝置內的位址。當在晶片致能線(CE#)上的信號處於邏輯低且命令脈衝線(於CSI接腳所接收)上的信號處於邏輯高時，在時脈線(CK)上的信號與在反向時脈線(CK#)上的信號交越上捕捉(位移到暫存器中)資料匯流排上的輸入。
在第4圖中的時序圖400中，針對第1圖之配置100描繪讀取資料封包時序。當在晶片致能線(CE#)上的信號處於邏輯低且資料脈衝線(於DSI接腳所接收)上的信號處於邏輯高時，在時脈線(CK)上的信號與在反向時脈線(CK#)上的信號交越處可將資料匯流排上的輸出同步移出。從在DSI接腳上接收邏輯高時到當在DSO接腳上輸出邏輯高與連同之讀取資料時，記憶體中有固定的潛伏。
第1圖之記憶體裝置配置100的一範例命令集在第5圖中以表格方式呈現。範例命令集亦可見於在2007年2月16日申請之美國臨時專利申請案號60/902,003中的表3中，其之內容以參考方式包含於此。注意到，在運算碼欄中，當將在記憶體庫0執行運算時X=0h，並且當將在記憶體庫1執行運算時X=1h等等。另外，「寫入鍊結組態暫存器」命令具有裝置位址FFh，因該命令為「僅廣播」命令。
在第6圖中所示的一創新配置600中，第一記憶體裝置604A、第二記憶體裝置604B及第三記憶體裝置604C(統稱或個別地稱為604)係以環圈或迴路的方式配置。記憶體裝置604之寫入或讀取操作係由控制器602所安排。
控制器602透過單向點對點資料匯流排連接至第一記憶體裝置604A。類似地，第一記憶體裝置604A透過單向點對點資料匯流排連接至第二記憶體裝置604B。同樣地，第二記憶體裝置604B透過單向點對點資料匯流排連接至第三記憶體裝置604C。最後，第三記憶體裝置604C透過單向點對點資料匯流排連接至控制器602。控制器602亦藉由重置線、晶片致能線、時脈線及反向時脈線平行連接至記憶體裝置604的每一個。
第10圖中所示之記憶體裝置配置1000與第6圖之配置600的差別在於在第10圖中所示之配置1000中，時脈信號(及時脈信號之反向)與資料匯流排係來源同步地分佈，而第6圖之配置600中時脈信號(及時脈信號之反向)係以平行的方式分佈。
在第10圖中所示之記憶體裝置配置1000中，控制器1002透過單向點對點資料匯流排、時脈信號及反向時脈信號連接至第一記憶體裝置1004A。類似地，第一記憶體裝置1004A透過單向點對點資料匯流排、時脈信號及反向時脈信號連接至第二記憶體裝置1004B。同樣地，第二記憶體裝置1004B透過單向點對點資料匯流排、時脈信號及反向時脈信號連接至第三記憶體裝置1004C。最後，第三記憶體裝置1004C透過單向點對點資料匯流排、時脈信號及反向時脈信號連接至控制器1002。控制器1002亦藉由重置線、晶片致能線及參考電壓線平行連接至記憶體裝置1004的每一個。
概觀上，第6圖之記憶體裝置配置600提供第1圖之記憶體裝置配置100的一替代者。詳言之，第6圖之記憶體裝置配置600在控制器602與第一記憶體裝置604A之間及接續的記憶體裝置604之間提供縮減腳數介面。促進縮減腳數介面為控制器604所執行的一些操作。控制器602決定資料匯流排所希望的寬度，同時指派目標裝置位址給記憶體裝置604的每一個。類似地，第10圖之記憶體裝置配置1000提供第2圖之記憶體裝置配置200的一替代者。詳言之，第10圖之記憶體裝置配置1000在控制器1002與第一記憶體裝置1004A之間及接續的記憶體裝置1004之間提供縮減腳數介面。當然，雖下列係以第6圖之配置600來描述，可理解到此討論等同應用於第10圖之配置1000。
在電源開啟時或重置後，第6圖之記憶體裝置604呈現內定特徵。詳言之，在電源開啟時或重置後，每一個記憶體裝置在裝置位址暫存器中所有皆為一。亦即，若裝置位址暫存器(未圖示)為七位元的位址暫存器，在電源開啟時或重置後，位址暫存器保持「1111111」位址。此外，將位移資料至資料匯流排的所有接腳Q[0：n]配置成輸出邏輯低，亦即「0」。同樣在電源開啟時或重置後，控制器602傳送閒置命令，由連續的「0」所構成，至第一記憶體裝置604A的輸入接腳D[0：n]。
欲促成無脈衝信號之操作，從控制器602發出的所有封包具有可藉由解碼封包之命令部分而決定之長度。
在重置後，控制器602執行組態方法，其之範例步驟顯示在第7圖中。
控制器602以初始化(步驟702)目標裝置位址運算元，X=[a0，a1，a2，a3，a4，a5，a6]，成為零，如X=[0，0，0，0，0，0，0]，作為開始。控制器602接著傳送(步驟704)「將目標裝置位址(TDA)設成X」命令。「將TDA設成X」命令800主要具有兩成分。第一成分可視為裝置位址或運算碼(opcode)。第二成分為運算元，X。範例「將TDA設成X」命令維持16個時脈週期(t0-t14)並且配置成適於設定各種資料寬度環圈中的TDA。
欲使第一成分被視為裝置位址，記憶體裝置604的每一個之個別七位元(針對此範例)TDA暫存器在電源開啟或重置後應填滿「1」。欲使第一成分被視為運算碼，記憶體裝置604的每一個辨別八個接收到的「1」係代表在重置狀態中記憶體裝置604準備好執行之唯一的命令。此外，針對無脈衝的操作，所有命令以已知的樣型起頭，在此情況中，位元位置d0中的「1」，以將命令及閒置背景的「0」作區分。
換言之，記憶體裝置604包括複數個資料匯流排輸入接腳，用來接收背景閒置樣型，以及接收與背景閒置樣型不同的一已知樣型，並辨別該已知樣型定界了命令的起始。
在其中記憶體裝置環圈具有八位元資料寬度(亦即x8)的情況中，由記憶體裝置在重置狀態中在第一時脈週期(t0)中接收到的八位元可辨別為「將TDA設成X」命令的起始。記憶體裝置可接著忽略在時脈週期t1至t7中所接收的資料。記憶體裝置可接著以在時脈週期t8至t14中資料匯流排的第一位元(d0)上接收到的值覆寫其TDA暫存器。
在其中記憶體裝置環圈具有四位元資料寬度(亦即x4)的情況中，由記憶體裝置在重置狀態中在第一時脈週期(t0)中於資料匯流排之前四位元(d0、d1、d2、d3)上接收到的四位元，連同在第二時脈週期(t1)中於資料匯流排之前四位元上接收到的四位元可辨別為「將TDA設成X」命令的起始。記憶體裝置可接著忽略在時脈週期t2至t7中所接收的資料。記憶體裝置可接著以在時脈週期t8至t14中資料匯流排的第一位元(d0)上接收到的值覆寫其TDA暫存器。
在其中記憶體裝置環圈具有兩位元資料寬度(亦即x2)的情況中，由記憶體裝置在重置狀態中在第一時脈週期(t0)中於資料匯流排之前兩位元(d0、d1)上接收到的兩位元，連同在第二時脈週期(t1)中於資料匯流排之前兩位元上接收到的兩位元、在第三時脈週期(t2)中於資料匯流排之前兩位元上接收到的兩位元以及在第四時脈週期(t3)中於資料匯流排之前兩位元上接收到的兩位元可辨別為「將TDA設成X」命令的起始。記憶體裝置可接著忽略在時脈週期t4至t7中所接收的資料。記憶體裝置可接著以在時脈週期t8至t14中資料匯流排的第一位元上接收到的值覆寫其TDA暫存器。
在其中記憶體裝置環圈具有一位元資料寬度(亦即x1)的情況中，由記憶體裝置在重置狀態中在前八個時脈週期(t0至t7)中在資料匯流排的第一位元上接收到的八個位元可辨別為「將TDA設成X」命令的起始。記憶體裝置可接著以在時脈週期t8至t14中資料匯流排的第一位元上接收到的值覆寫其TDA暫存器。
一般而言，選擇尾隨在第一時脈週期t0之M個時脈週期，使得M+1等於該多位元資料連結中之最大可組態輸出位元數量與最小可組態輸出位元數量的比率。此外，又N個後續時脈週期，使N等於用來定址各個記憶體裝置之位元數量。
對於此技藝中具有通常知識者很清楚地，「將TDA設成X」命令所需的時脈週期數量(M+N+1)取決於待寫入至每一個記憶體裝置的TDA暫存器中之位址的大小，還有用來向記憶體裝置表示命令為「將TDA設成X」命令之運算碼或位址的大小。在此情況中，待寫入之位址為七位元位址，且八位元用來表示此獨特的命令。因此，需要十五位元來確保x1記憶體裝置環圈可正確地接收到獨特的命令。同理，在其中待寫入之位址為三位元位址且四位元用來表示獨特命令的情況中，因此，需要十五位元來確保x1記憶體裝置環圈可正確地接收到獨特的命令。
在命令期間所有所需的資訊係在資料匯流排的第一位元(d0)上承載的情況下，資料匯流排之整個寬度上傳送的位元看似無關。然而，將於後敘述，一旦所有記憶體裝置設定好TDA，所傳送的「將TDA設成X」命令橫貫整個環圈並返回到控制器。控制器可接著在第一時脈週期中從資料匯流排之第一位元接收的「1」來決定環圈的資料寬度。
注意到，記憶體裝置之資料寬度係在記憶體裝置安裝好時才建立。在第9圖中所示的配置900中，第一記憶體裝置904A、第二記憶體裝置904B及第三記憶體裝置904C(統稱或個別地稱為904)係以環圈或迴路的方式配置。記憶體裝置904之寫入或讀取操作係由控制器902所安排。
控制器902透過資料匯流排連接至第一記憶體裝置904A。類似地，第一記憶體裝置904A透過資料匯流排連接至第二記憶裝置904B。同樣地，第二記憶體裝置904B透過資料匯流排連接至第三記憶體裝置904C。最後，第三記憶體裝置904C透過資料匯流排連接至控制器902。方便說明，省略重置線、晶片致能線、時脈線及反向時脈線。
第一記憶體裝置904A及第三記憶體裝置904C兩者皆為4位元資料匯流排裝置，而第二記憶體裝置904B為8位元資料匯流排裝置。於第9圖之配置900中第二記憶體裝置904B的安裝期間，第二記憶體裝置904B上的資料匯流排輸入的四個可接地。雖第9圖之配置900中資料匯流排的寬度係在構件安裝好時建立，控制器902並不知道資料匯流排的寬度直到組態方法完成，其之一範例顯示於第7圖中。
在操作中，在「最近重置」狀態中，記憶體裝置604準備好接受的唯一命令係「將TDA設成X」命令。在從控制器602接收到「將TDA設成X」命令時，第一記憶體裝置604A辨別其準備好接受該命令，並且根據該命令，以運算元X中所含的值覆寫其內部的TDA暫存器，運算元在此情況中為「0」。由於「將TDA設成X」命令為特別的命令，第一記憶體裝置604A不會在資料匯流排輸出接腳Q[0：n]上傳送此命令。
之後，控制器602判斷是否接收到(步驟706)在步驟704發送之命令的回波。在未接收到回波的情況中，控制器602增額運算元(步驟708)。
控制器602接著傳送「將TDA設成X」命令，其中運算元X=「1」。由於第一記憶體裝置604A不再處於「最近重置」狀態中，第一記憶體裝置604A辨別此命令不是給它的。於是，第一記憶體裝置604A於資料匯流排輸出接腳Q[0：n]上重新傳送接收到的命令。在第二記憶體裝置604B於資料匯流排輸入接腳D[0：n]上接收到命令。
在從第一記憶體裝置604A接收到「將TDA設成X」命令時，第二記憶體裝置604B辨別其準備好接受該命令，並且根據該命令，以運算元X中所含的值覆寫其內部的TDA暫存器，運算元在此情況中為「1」。由於「將TDA設成X」命令為特別的命令，第二記憶體裝置604B不會在資料匯流排輸出接腳Q[0：n]上傳送此命令。
之後，控制器602判斷是否接收到(步驟706)在步驟704發送之命令的回波。在未接收到回波的情況中，控制器602增額運算元(步驟708)。
控制器602接著傳送(步驟704)「將TDA設成X」命令，其中運算元X=「2」。由於第一記憶體裝置604A不再處於「最近重置」狀態中，第一記憶體裝置604A辨別此命令不是給它的。於是，第一記憶體裝置604A於資料匯流排輸出接腳Q[0：n]上重新傳送接收到的命令。在第二記憶體裝置604B於資料匯流排輸入接腳D[0：n]上接收到命令。由於第二記憶體裝置604B不再處於「最近重置」狀態中，第二記憶體裝置604B辨別此命令不是給它的。於是，第二記憶體裝置604B於資料匯流排輸出接腳Q[0：n]上重新傳送接收到的命令。在第三記憶體裝置604C於資料匯流排輸入接腳D[0：n]上接收到命令。
在從第二記憶體裝置604B接收到「將TDA設成X」命令時，第三記憶體裝置604C辨別其準備好接受該命令，並且根據該命令，以運算元X中所含的值覆寫其內部的TDA暫存器，運算元在此情況中為「2」。由於「將TDA設成X」命令為特別的命令，第三記憶體裝置604C不會在資料匯流排輸出接腳Q[0：n]上傳送此命令。
之後，控制器602判斷是否接收到(步驟706)在步驟704發送之命令的回波。在未接收到回波的情況中，控制器602增額運算元(步驟708)。
控制器602接著傳送(步驟704)「將TDA設成X」命令，其中運算元X=「3」。由於第一記憶體裝置604A不再處於「最近重置」狀態中，第一記憶體裝置604A辨別此命令不是給它的。於是，第一記憶體裝置604A於資料匯流排輸出接腳Q[0：n]上重新傳送接收到的命令。在第二記憶體裝置604B於資料匯流排輸入接腳D[0：n]上接收到命令。由於第二記憶體裝置604B不再處於「最近重置」狀態中，第二記憶體裝置604B辨別此命令不是給它的。於是，第二記憶體裝置604B於資料匯流排輸出接腳Q[0：n]上重新傳送接收到的命令。在第三記憶體裝置604C於資料匯流排輸入接腳D[0：n]上接收到命令。由於第三記憶體裝置604C不再處於「最近重置」狀態中，第三記憶體裝置604C辨別此命令不是給它的。於是，第三記憶體裝置604C於資料匯流排輸出接腳Q[0：n]上重新傳送接收到的命令。在控制器602於資料匯流排輸入接腳D[0：n]上接收到命令。
之後，控制器602判斷是否接收到(步驟706)在步驟704發送之命令的回波。在接收到回波的情況中，控制器602可接著判斷(步驟710)環圈中記憶體裝置604的數量，並且確信每一個記憶體裝置604都已經以一目標裝置位址組態。詳言之，環圈中記憶體裝置604的數量為當控制器602接收到最近傳送之將TDA設成X命令的回波時運算元的值。在上述範例中，當控制器602接收到最近傳送之命令的回波時，運算元X=3。因此，控制器602判斷(步驟710)有三個記憶體裝置604。
在接收到最新之將TDA設成X命令的回波時，控制器602所作的另一項判斷為環圈的資料寬度。詳言之，控制器602可根據在第一時脈週期中接收到之相鄰1的數量來判斷(步驟712)環圈的資料寬度。在判斷(步驟712)環圈的資料寬度時，第7圖的組態方法可視為完成。
在一般的情況中，控制器602持續傳送(步驟704)「將TDA設成X」命令，每次增額(步驟708)運算元X，直到控制器602判斷(步驟706)已接收到最近傳送的命令之回波。
第7圖中所述的組態方法允許印刷電路板設有支援希望資料寬度或較大資料寬度的記憶體裝置。在接收到「將TDA設成X」命令時，支援較大資料寬度的記憶體裝置會辨別僅其資料匯流排輸入的一部分接收為「1」，並自組態成以較窄模式操作。
當記憶體裝置僅支援比控制器或印刷電路板上的資料匯流排更窄的寬度時會產生另一種情況。控制器會以希望的資料匯流排寬度來初始化環圈。在某處，「將TDA設成X」命令之寬度會被截斷。當在控制器輸入接收到最終的「將TDA設成X」命令時，其會被截斷成環圈中之記憶體裝置所支援的最窄寬度。此時，控制器需重置環圈並以較窄寬度重新傳送「將TDA設成X」命令，以排除支援較寬寬度的裝置位在最窄裝置的上游之可能性。
當控制器希望將操作資料匯流排寬度設定成比環圈所支援的寬度更窄之寬度時，會產生最後一種情況。在此情況中，可簡單地藉由以所希望的窄寬度傳送「將TDA設成X」命令來初始化環圈。替代地，控制器可於操作期間依照性能要求而動態改變寬度。在初始化時，控制器可判斷環圈所支援的寬度，以判斷可能的調整範圍。
因此，在後兩種情況中，在第6圖的記憶體子系統600中，記憶體控制器602包括複數個資料輸出接腳，以在資料匯流排上傳送樣型(「將TDA設成X」命令800)，且樣型指示運算資料寬度。記憶體裝置604配置成在資料匯流排上接收樣型，並根據樣型將記憶體裝置資料寬度自組態成運算資料寬度，以供後續讀取與寫入操作用。注意到，記憶體子系統可具有多點會流排，或如第6圖中所示般的環圈拓樸。
在後續操作中，各個記憶體裝置604傳送在資料匯流排輸入接腳D[0：n]接收到的資料至資料匯流排輸出接腳Q[0：n]，除了回應讀取資料命令封包或讀取暫存器命令封包。在接收到這些讀取命令封包之一時，預期讀取命令封包會包括讀取來源之讀取位置位址，記憶體裝置604從讀取位置位址獲得資料。當在資料匯流排輸出接腳Q[0：n]上傳送讀取命令封包時，記憶體裝置604將從讀取位置位址獲得之資料插入讀取命令封包中。
在一實施例中，讀取操作的潛伏為固定的。有利地，當讀取操作的潛伏為固定的，電路上的其他記憶體裝置604可窺探資料匯流排並了解何時資料會被傳輸，使記憶體裝置604不會將回應於讀取操作而得之資料與真實的指令搞混。
第11圖中顯示寫入命令封包1100的一範例。一旦控制器602判斷記憶體裝置604組態為8位元操作，則使用寫入命令封包1100。第一位元(d0)中的值「1」允許記憶體裝置604在無脈衝的環境中辨別命令封包的起始。在時間t0傳輸之前八位元的其餘位元可容納7位元的TDA(a0至a6)。如所示，在時間t1傳輸的八位元包含運算碼。在此範例中，運算碼識別寫入命令。在時間t2與t3傳輸之後續16位元在第11圖中識別為包含行位址。在無脈衝的情況下，需要一種機制來允許給定記憶體裝置604判斷命令封包的結束。在一範例機制中，各個命令具有固定的資料傳輸長度。在另一範例機制中，將可變叢發長度參數插入命令中。如寫入命令封包1100中所示，在時間t4傳輸可變叢發長度參數。在時間t5至時間t(4+N)傳輸的寫入命令封包1100之其餘者含有待寫入的資料。
第12圖中顯示寫入命令封包1200的另一範例。一旦第10圖的控制器1002判斷記憶體裝置1004組態為4位元操作，則使用寫入命令封包1200。第一位元(d0)中的值「1」允許記憶體裝置1004在無脈衝的環境中辨別命令封包的起始。在時間t0及t1傳輸之前八位元的其餘位元可容納7位元的TDA(a0至a6)。如所示，在時間t2及t3傳輸的八位元包含運算碼。在此範例中，運算碼識別寫入命令。在時間t4與t7傳輸之後續16位元在第12圖中識別為包含行位址。在寫入命令封包1200中所示，在時間t8及t9傳輸可變叢發長度參數。在時間t10至時間t(9+2N)傳輸的寫入命令封包1200之其餘者含有待寫入的資料。
有利地，在此提出之控制器602之適應允許僅在少許彈性減少的代價下達成顯著腳數縮減。在已知適於以環圈為基礎之配置的記憶體裝置中，各個裝置上共有四個脈衝接腳：資料脈衝輸入(DSI)接腳、資料脈衝輸出(DSO)接腳、命令脈衝輸入(CSI)接腳以及命令脈衝輸出(CSO)接腳。對於針對平行時脈組態的記憶體裝置，免除脈衝接腳合意地將非資料接腳數量從八個縮減到四個。對於針對來源同步時脈組態的記憶體裝置，免除脈衝接腳合意地將非資料接腳數量從十一個縮減到七個。
對此技藝中具通常知識人士而言很明顯地，本申請案之態樣對於多點匯流排拓樸之應用性就如同環圈拓樸一般。
本申請案之上述實施例僅為例示性。熟悉此項技藝人士可對特定實施例作出各種替換、修改及變更而不背離本申請書之範圍，其係由所附之申請專利範圍所界定。
100、200、600、900、1000‧‧‧配置
102、202、602、902、1002‧‧‧控制器
104、204、604、904、1004‧‧‧記憶體裝置
104A、204A、604A、904A、1004A‧‧‧第一記憶體裝置
104B、204B、604B、904B、1004B‧‧‧第二記憶體裝置
104C、204C、604C、904C、1004C‧‧‧第三記憶體裝置
800‧‧‧「將TDA設成X」命令
1100、1200‧‧‧寫入命令封包
參照附圖舉例說明本發明之實施例，圖中：第1圖描繪針對平行時脈分佈組態之記憶體裝置的環圈配置；第2圖描繪針對來源同步時脈分佈組態之記憶體裝置的環圈配置；第3圖描繪針對第1圖之配置命令與寫入資料封包的時序圖；第4圖描繪針對第1圖之配置讀取資料封包的時序圖；第5圖以表格形式描繪針對第1圖之配置範例命令集；第6圖描繪針對平行時脈分佈組態之記憶體裝置的創新環圈配置；第7圖描繪根據範例實施例以區別的目標裝置位址來組態每一個記憶體裝置之範例方法中的步驟；第8圖描繪根據範例實施例之範例組態命令；第9圖描繪記憶體裝置之簡化配置以說明描繪非一致資料寬度；第10圖描繪針對同步時脈分佈組態之記憶體裝置的創新環圈配置；第11圖描繪根據範例實施例之一範例8位元寫入命令；以及第12圖描繪根據範例實施例之一範例4位元寫入命令。
600‧‧‧配置
602‧‧‧控制器
604A‧‧‧第一記憶體裝置
604B‧‧‧第二記憶體裝
604C‧‧‧第三記憶體裝置

权利要求:
Claims (18)
[1] 一種組態以環圈方式配置之複數個記憶體裝置的方法，該方法包含：初始化運算元；在至該複數個記憶體裝置的第一記憶體裝置的資料輸出連結上，傳送包括該運算元的命令；判斷該命令尚未圍繞該環圈傳播並被接收；更新該運算元；在該資料輸出連結上傳送包括該已更新的運算元之又一命令；重複該運算元的該更新及該又一命令的該傳送；判斷在自該複數個記憶體裝置的最後裝置的資料輸入連結上該又一命令已被接收；回應於該又一命令被接收的該判斷，中斷該重複；以及在該資料輸出連結上，傳送包括該運算元與該已更新的運算元之任一者或兩者之封包。
[2] 如申請專利範圍第1項之方法，其中該運算元的該更新包含增額該運算元。
[3] 如申請專利範圍第1項之方法，進一步包含，根據包括在該又一命令中之該已更新的運算元的值，判斷該環圈中該些記憶體裝置的數量。
[4] 一種控制以環圈配置方式連接之複數個記憶體裝置的記憶體裝置控制器，該記憶體裝置控制器適於：初始化運算元；在至該複數個記憶體裝置的第一記憶體裝置的資料輸出連結上，傳送包括該運算元的命令；判斷該命令尚未圍繞該環圈傳播並被接收；更新該運算元；在該資料輸出連結上傳送包括該已更新的運算元之又一命令；重複該運算元的該更新及該又一命令的該傳送；判斷在資料輸入連結上以及自該複數個記憶體裝置的最後裝置之該又一命令已被接收；回應於已判斷該又一命令已被接收，中斷該重複；以及在該資料輸出連結上，傳送包括該運算元與該已更新的運算元之任一者或兩者之封包。
[5] 如申請專利範圍第4項之記憶體裝置控制器，其中該運算元的該更新包含增額該運算元。
[6] 如申請專利範圍第4項之記憶體裝置控制器，進一步適於：根據包括在該又一命令中之該已更新的運算元的值，判斷該環圈中該些記憶體裝置的數量。
[7] 如申請專利範圍第4項之記憶體裝置控制器，其中該運算元為目標裝置位址。
[8] 如申請專利範圍第7項之記憶體裝置控制器，其中該命令與該又一命令為設定目標裝置位址命令。
[9] 如申請專利範圍第8項之記憶體裝置控制器，進一步適於：使用先前包括在該些設定目標裝置位址命令中的目標裝置位址來定址該些封包。
[10] 如申請專利範圍第4項之記憶體裝置控制器，其中該些封包為命令封包與寫入資料封包。
[11] 一種記憶體系統，包含：以環圈配置方式連接之複數個記憶體裝置，使得來自該複數個記憶體裝置中的一給定記憶體裝置之輸出係由該複數個記憶體裝置的一相鄰記憶體裝置接收為輸入；記憶體裝置控制器，配置使得該複數個記憶體裝置中之第一記憶體裝置接收來自該控制器的輸出作為輸入，以及該複數個記憶體裝置中之最後一記憶體裝置提供輸出至該控制器作為輸入，該控制器組態成：初始化運算元；在至該複數個記憶體裝置的第一記憶體裝置的資料輸出連結上，傳送包括該運算元的命令；判斷該命令尚未圍繞該環圈傳播並被接收；更新該運算元；在該資料輸出連結上傳送包括該已更新的運算元之又一命令；重複該運算元的該更新及該又一命令的該傳送；判斷在資料輸入連結上以及自該複數個記憶體裝置的最後裝置之該又一命令已被接收；回應於已判斷該又一命令已被接收，中斷該重複；以及在該資料輸出連結上，傳送包括該運算元與該已更新的運算元之任一者或兩者之封包。
[12] 一種適於與控制器以及一或多個以環圈拓樸方式配置之其他記憶體裝置連結的記憶體裝置，該記憶體裝置包含用於接收裝置位址指派命令的資料輸入連結以及用於遞送該些裝置位址指派命令的資料輸出連結，其中該些裝置位址指派命令包括待被指派的裝置位址，該記憶體裝置適於：接收在該資料輸入連結上的該些裝置位址指派命令的第一者；記錄該些裝置位址指派命令的該第一者之待被指派的裝置位址；接收在該資料輸入連結上的該些裝置位址指派命令的後續之一者；以及遞送在該資料輸出連結上的該些裝置位址指派命令的該後續之一者。
[13] 如申請專利範圍第12項之記憶體裝置更適於接收在該資料輸入連結上的包括目標裝置位址的封包以及指令，若該目標裝置位址符合該已記錄的待被指派的裝置位址，該記憶體裝置執行該指令；若該目標裝置位址不符合該已記錄的待被指派的裝置位址，該記憶體裝置遞送在該資料輸出連結上的該些封包。
[14] 如申請專利範圍第13項之記憶體裝置，其中該些封包包括命令封包與寫入資料封包。
[15] 如申請專利範圍第13項之記憶體裝置，其中該指令包括頁讀取，突發資料讀取，突發數據負載，頁程式，方塊清除位址輸入，以及方塊清除命令所擇之一者。
[16] 如申請專利範圍第12項之記憶體裝置，其中該資料輸入連結與該資料輸出連結為單位元連結。
[17] 如申請專利範圍第12項之記憶體裝置，其中該資料輸入連結與該資料輸出連結為多位元連結。
[18] 如申請專利範圍第12項之記憶體裝置，其中該資料輸入連結與該資料輸出連結為可組態的資料寬度連結。

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US4174536A|1977-01-21|1979-11-13|Massachusetts Institute Of Technology|Digital communications controller with firmware control|

US4617566A|1983-12-15|1986-10-14|Teleplex Corporation|Addressable-port, daisy chain telemetry system with self-test capability|

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US7024501B1|2002-11-18|2006-04-04|Cypress Semiconductor Corp.|Method and apparatus for attaching USB peripherals to host ports|

US7093076B2|2002-12-12|2006-08-15|Samsung Electronics, Co., Ltd.|Memory system having two-way ring topology and memory device and memory module for ring-topology memory system|

US7308524B2|2003-01-13|2007-12-11|Silicon Pipe, Inc|Memory chain|

DE112004000821B4|2003-05-13|2016-12-01|Advanced Micro Devices, Inc.|System mit einem Hauptrechner, der mit mehreren Speichermodulen über eine serielle Speicherverbindung verbunden ist|

US7177170B2|2003-09-17|2007-02-13|Micron Technology, Inc.|Apparatus and method for selectively configuring a memory device using a bi-stable relay|

KR100532471B1|2003-09-26|2005-12-01|삼성전자주식회사|입출력 데이터 위스 조절이 가능한 메모리 장치 및 그위스 조절 방법|

KR100518597B1|2003-10-09|2005-10-04|삼성전자주식회사|입출력 데이터 폭을 선택적으로 변경시키는 저전력 소비형반도체 메모리 장치 및 이에 대한 데이터 입출력 방법|

US7130958B2|2003-12-02|2006-10-31|Super Talent Electronics, Inc.|Serial interface to flash-memory chip using PCI-express-like packets and packed data for partial-page writes|

US7031221B2|2003-12-30|2006-04-18|Intel Corporation|Fixed phase clock and strobe signals in daisy chained chips|

US7475174B2|2004-03-17|2009-01-06|Super Talent Electronics, Inc.|Flash / phase-change memory in multi-ring topology using serial-link packet interface|

US8375146B2|2004-08-09|2013-02-12|SanDisk Technologies, Inc.|Ring bus structure and its use in flash memory systems|

EP1810173B1|2004-09-22|2014-04-23|Xyratex Technology Limited|System and method for configuring memory devices for use in a network|

US7180821B2|2004-09-30|2007-02-20|Infineon Technologies Ag|Memory device, memory controller and memory system having bidirectional clock lines|

US6950325B1|2004-10-07|2005-09-27|Winbond Electronics Corporation|Cascade-connected ROM|

US20060248305A1|2005-04-13|2006-11-02|Wayne Fang|Memory device having width-dependent output latency|

EP1750277B1|2005-07-28|2010-05-19|STMicroelectronics Srl|Configuration of a multi-level flash memory device|

US20070076502A1|2005-09-30|2007-04-05|Pyeon Hong B|Daisy chain cascading devices|

US7652922B2|2005-09-30|2010-01-26|Mosaid Technologies Incorporated|Multiple independent serial link memory|

KR101260632B1|2005-09-30|2013-05-03|모사이드 테크놀로지스 인코퍼레이티드|출력 제어 메모리|

US8375189B2|2005-12-30|2013-02-12|Intel Corporation|Configuring levels of program/erase protection in flash devices|

US8364861B2|2006-03-28|2013-01-29|Mosaid Technologies Incorporated|Asynchronous ID generation|

US8335868B2|2006-03-28|2012-12-18|Mosaid Technologies Incorporated|Apparatus and method for establishing device identifiers for serially interconnected devices|

US8069328B2|2006-03-28|2011-11-29|Mosaid Technologies Incorporated|Daisy chain cascade configuration recognition technique|

US7499369B2|2006-07-19|2009-03-03|Sandisk Corporation|Method of high-performance flash memory data transfer|

US7499339B2|2006-07-19|2009-03-03|Sandisk Corporation|High-performance flash memory data transfer|

US8010709B2|2006-12-06|2011-08-30|Mosaid Technologies Incorporated|Apparatus and method for producing device identifiers for serially interconnected devices of mixed type|

US8331361B2|2006-12-06|2012-12-11|Mosaid Technologies Incorporated|Apparatus and method for producing device identifiers for serially interconnected devices of mixed type|

US7853727B2|2006-12-06|2010-12-14|Mosaid Technologies Incorporated|Apparatus and method for producing identifiers regardless of mixed device type in a serial interconnection|

US8010710B2|2007-02-13|2011-08-30|Mosaid Technologies Incorporated|Apparatus and method for identifying device type of serially interconnected devices|

US7894294B2|2008-01-23|2011-02-22|Mosaid Technologies Incorporated|Operational mode control in serial-connected memory based on identifier|US8521980B2|2009-07-16|2013-08-27|Mosaid Technologies Incorporated|Simultaneous read and write data transfer|

US8825967B2|2011-12-08|2014-09-02|Conversant Intellectual Property Management Inc.|Independent write and read control in serially-connected devices|

EP2973571B1|2013-03-15|2020-04-22|Intel Corporation|A memory system|

US9652415B2|2014-07-09|2017-05-16|Sandisk Technologies Llc|Atomic non-volatile memory data transfer|

US9904621B2|2014-07-15|2018-02-27|Sandisk Technologies Llc|Methods and systems for flash buffer sizing|

US9645744B2|2014-07-22|2017-05-09|Sandisk Technologies Llc|Suspending and resuming non-volatile memory operations|

US9436397B2|2014-09-23|2016-09-06|Sandisk Technologies Llc.|Validating the status of memory operations|

US9753649B2|2014-10-27|2017-09-05|Sandisk Technologies Llc|Tracking intermix of writes and un-map commands across power cycles|

US9952978B2|2014-10-27|2018-04-24|Sandisk Technologies, Llc|Method for improving mixed random performance in low queue depth workloads|

US9558125B2|2014-10-27|2017-01-31|Sandisk Technologies Llc|Processing of un-map commands to enhance performance and endurance of a storage device|

US9817752B2|2014-11-21|2017-11-14|Sandisk Technologies Llc|Data integrity enhancement to protect against returning old versions of data|

US9824007B2|2014-11-21|2017-11-21|Sandisk Technologies Llc|Data integrity enhancement to protect against returning old versions of data|

US9647697B2|2015-03-16|2017-05-09|Sandisk Technologies Llc|Method and system for determining soft information offsets|

US9652175B2|2015-04-09|2017-05-16|Sandisk Technologies Llc|Locally generating and storing RAID stripe parity with single relative memory address for storing data segments and parity in multiple non-volatile memory portions|

US9864545B2|2015-04-14|2018-01-09|Sandisk Technologies Llc|Open erase block read automation|

US9753653B2|2015-04-14|2017-09-05|Sandisk Technologies Llc|High-priority NAND operations management|

US10372529B2|2015-04-20|2019-08-06|Sandisk Technologies Llc|Iterative soft information correction and decoding|

US9778878B2|2015-04-22|2017-10-03|Sandisk Technologies Llc|Method and system for limiting write command execution|

US9870149B2|2015-07-08|2018-01-16|Sandisk Technologies Llc|Scheduling operations in non-volatile memory devices using preference values|

US9715939B2|2015-08-10|2017-07-25|Sandisk Technologies Llc|Low read data storage management|

US10228990B2|2015-11-12|2019-03-12|Sandisk Technologies Llc|Variable-term error metrics adjustment|

US10126970B2|2015-12-11|2018-11-13|Sandisk Technologies Llc|Paired metablocks in non-volatile storage device|

US9837146B2|2016-01-08|2017-12-05|Sandisk Technologies Llc|Memory system temperature management|

US10732856B2|2016-03-03|2020-08-04|Sandisk Technologies Llc|Erase health metric to rank memory portions|

US10481830B2|2016-07-25|2019-11-19|Sandisk Technologies Llc|Selectively throttling host reads for read disturbs in non-volatile memory system|

JP2019057344A|2017-09-20|2019-04-11|東芝メモリ株式会社|メモリシステム|

US10388362B1|2018-05-08|2019-08-20|Micron Technology, Inc.|Half-width, double pumped data path|

KR20200061430A|2018-11-23|2020-06-03|삼성전자주식회사|메모리 칩을 선택하는데 사용되는 인터페이스 칩 그리고 메모리 칩과 인터페이스 칩을 포함하는 스토리지 장치|

法律状态:

优先权:

申请号 | 申请日 | 专利标题

US11/843,024|US8122202B2|2007-02-16|2007-08-22|Reduced pin count interface|

PCT/CA2007/001789|WO2009023947A1|2007-08-22|2007-10-10|Reduced pin count interface|

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