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    • 专利摘要:
    本文中所揭示之標的物係關於記憶體裝置，其包括：一記憶體陣列；一第一埠，其用以直接與一記憶體控制器介接或經由另一記憶體裝置間接與該記憶體控制器介接；一第二埠，其用以與又一記憶體裝置介接；及一切換器，其用以將該記憶體控制器選擇性地電連接至通往該第二埠或通往該記憶體陣列之一電路路徑，其中該切換器可回應於由該記憶體控制器產生之一信號。
    公开号:TW201316333A
    申请号:TW101127317
    申请日:2012-07-27
    公开日:2013-04-16
    发明作者:Mostafa Naguib Abdulla；August Camber
    申请人:Micron Technology Inc；
    IPC主号:G06F3-00
    专利说明:
    多重裝置記憶體串聯架構
    本文中所揭示之標的物係關於記憶體架構或記憶體操作，諸如寫入至記憶體或自記憶體讀取。
    記憶體裝置可採用於各種電子裝置中，諸如電腦、蜂巢式電話、個人數位助理(PDA)、資料記錄器或導航設備，此處僅舉幾個實例。舉例而言，可採用各種類型之揮發性或非揮發性記憶體裝置，諸如動態隨機存取記憶體(DRAM)、NAND快閃記憶體、NOR快閃記憶體或相變記憶體(PCM)，此處僅舉幾個實例。
    將多個記憶體晶粒配置於一封裝中或將多個記憶體裝置並聯連接已成為用以增加記憶體容量或可能記憶體系統密度之一可行方法。不幸地，隨著裝置之數目增加，物理或電效應可導致非期望記憶體系統特性，例如增加之電容負載、減小之頻寬或減小之操作速度。
    在某些記憶體系統中，(例如)以一堆疊式或並聯組態將多個記憶體裝置配置在一起可導致減小之操作速度或其他效能降級。特定而言，共用一匯流排之多個記憶體裝置可個別地引起可有害於包括多個記憶體裝置之一記憶體系統之效能之一經組合匯流排電容。舉例而言，由二十個並聯記憶體裝置產生之一經組合匯流排電容可係約100.0皮法拉。此量值之一電容可導致對效能之一可量測之影響。因此，所闡述之實施例涉及用以互連多個記憶體裝置以使得將一記憶體控制器連接至該等記憶體裝置之一電容負載可相對小(例如，約4.0皮法拉)之技術。在4 pF對100 pF之所提供之實例中，此可導致2.5個數量級差。舉例而言，一記憶體控制器可選擇或存取一特定記憶體裝置而該記憶體控制器繞過其他記憶體裝置。使用諸如本文中所闡述之實例之技術之一益處可包含與用以存取一記憶體系統之記憶體裝置之讀取、寫入或抹除操作相關聯之延時可係相對低的。此外，使用諸如本文中所闡述之實例之技術之一益處亦可包含涉及相對低數目個接針或導線。
    在一項實施方案中，多個記憶體裝置可使用一串聯雙向點至點連接來互連成一鏈狀拓撲，如下文所詳細闡述。本文件通篇中，術語「連接」與「互連」可互換地使用。雖然所主張標的物在範疇上不限於此方面，但在本文中所闡述之一實施例中，連接之特徵在於一或多個記憶體裝置之一實體層級。優於以根據各種共同通信協定為特徵之連接之一優點包含歸因於根據協定規範之裝置之間的傳訊之延遲之減小。
    在一組態中，多個記憶體裝置可由一記憶體控制器個別地存取。因此，相比於以一並聯組態存取多個記憶體裝置之彼方式，一個別地存取之記憶體裝置可經受一較小電容負載。在一項實施方案中，一記憶體控制器可選擇或存取一個別記憶體裝置而繞過未選定記憶體裝置。在此上下文中，繞過未選定記憶體裝置意欲意指未選定記憶體裝置與一記憶體控制器電隔離。詳細地，一選定記憶體裝置可包括由一記憶體控制器經由一雙向互連件存取之一記憶體陣列，而未選定記憶體裝置可包括自雙向互連件或記憶體控制器電移除之記憶體陣列。在此上下文中，自一雙向互連件移除再次意欲指電隔離未選定記憶體裝置。舉例而言，使用一或多個切換器，經由一記憶體控制器與一選定記憶體陣列之間的一雙向互連件之連接可包括一電短路連接，而該記憶體控制器與未選定記憶體陣列之間的連接可包括一電開路連接。雖然下文論述切換器之實施例之細節，但此等細節僅係實例，且所主張標的物不限於此。
    一記憶體系統可包括多個記憶體裝置，該多個記憶體裝置包含一記憶體陣列、一前側雙向互連件介面或一後側雙向互連件介面。「前側」係指電較靠近(例如，就阻抗而言)一記憶體控制器的一記憶體裝置之一側，而「後側」係指電較遠離(例如，就阻抗而言)該記憶體控制器的該記憶體裝置之一側。舉例而言，一記憶體控制器可經由至一前側雙向介面之一雙向連接而連接至一記憶體裝置。舉例而言，一記憶體裝置可經由至一第一記憶體裝置之一後側雙向介面及(舉例而言)一第二記憶體裝置之一前側雙向介面之一雙向連接而連接至一第二記憶體裝置。額外記憶體裝置可類似地互連。在用於一實施例之一互連件中，舉例而言，一第二記憶體裝置與一記憶體控制器之間的電通信可透過一第一記憶體裝置傳輸。舉例而言，一第三記憶體裝置與一記憶體控制器之間的電通信可透過一第一記憶體裝置及一第二記憶體裝置傳輸，等等。
    一記憶體系統之個別記憶體裝置可包含一切換器，該切換器用以將一記憶體控制器連接至一選定記憶體裝置之一記憶體陣列或用以將一記憶體控制器與未選定記憶體裝置之記憶體陣列切斷連接。記憶體裝置切換器可回應於在選擇一特定記憶體裝置之一處理程序期間由一記憶體控制器產生或傳輸之一信號。除斷開或接通一記憶體控制器與記憶體裝置之間的電連接之外，在至少一項實施例中，記憶體裝置切換器亦可能能夠緩衝表示記憶體位址之信號、自記憶體讀取或待寫入至記憶體之資訊或在一記憶體控制器與一選定記憶體裝置之間傳輸之命令信號。在一項特定實施方案中，記憶體裝置切換器可安置於與記憶體陣列之彼等晶粒或半導體晶片相同之晶粒或半導體晶片上。然而，所主張標的物不限於此等或任何特定實施例。
    在一實施例中，操作一記憶體系統之一方法(舉例而言)可涉及產生一信號以在可彼此互連成一鏈狀拓撲之兩個或兩個以上記憶體裝置當中選擇一特定記憶體裝置之一記憶體控制器。舉例而言，雖然一信號可用以操作位於一或多個晶粒(亦包含一記憶體裝置)上之切換器，但所主張標的物不必限於此方式。在一項實施方案中，一信號可包括例如表示一特定記憶體裝置之一位址之一多位元數位信號。一記憶體控制器可經由一記憶體控制器之多個輸出接針將一信號傳輸至一選定記憶體裝置。然而，在另一實施方案中，一記憶體控制器可經由該記憶體控制器之一單個輸出接針將一信號傳輸至一選定記憶體裝置。
    在自一記憶體控制器接收一信號時或之後，一記憶體裝置可至少部分地基於一特定信號而判定該記憶體裝置是選定的還是未選定的。舉例而言，在採用一多位元信號之一實施例之情形中，若一信號包括識別一特定記憶體裝置之一位址，則一記憶體裝置可係選定的。在另一實例中，在採用一單位元信號之一實施例之情形中，若一記憶體裝置接收信號，則該記憶體裝置可係選定的，而未選定記憶體裝置可不接收信號。在一實施方案中，一記憶體裝置可回應於被選定或未被選定而操作一板上切換器。舉例而言，一選定記憶體裝置可包含將該選定記憶體裝置之一記憶體陣列電連接至連接至一記憶體控制器之一雙向介面之一切換器。另一方面，一未選定記憶體裝置可包含將該未選定記憶體裝置之一記憶體陣列與連接至一記憶體控制器之一雙向介面切斷電連接之一切換器。當然，一記憶體裝置之此等細節僅係實例，且所主張標的物不限於此。
    本說明書通篇中所提及之「一項實施例」或「一實施例」意指連同一實施例一起闡述之一特定特徵、結構或特性包括於所主張標的物之至少一項實施例中。因此，在本說明書通篇中之各處出現之片語(諸如「在一項實施例中」或「一實施例」)未必全部指代同一實施例。此外，可將特定特徵、結構或特性組合於一或多項實施例中。
    圖1係一記憶體系統之一實施例100之一示意圖。舉例而言，執行一應用程式之一處理器可給(舉例而言)記憶體控制器110發出命令。命令可包括用以自由記憶體控制器110控制或操作之複數個(n個)記憶體裝置120中之任一者或所有者讀取或寫入至複數個(n個)記憶體裝置120中之任一者或所有者之指令或其部分，其中n係一整數。特定而言，指令可包含一記憶體位址或待寫入至記憶體裝置位置之資訊。可經由匯流排130在記憶體控制器110與記憶體裝置120之間載送指令或其他資訊，匯流排130可包括(舉例而言)複數個電並聯導體。匯流排130可並聯連接至個別記憶體裝置120，個別記憶體裝置120可包括個別晶片或晶粒。舉例而言，記憶體裝置120可以一堆疊式組態配置於一半導體封裝中。
    並聯連接至複數個記憶體裝置之一匯流排組態可導致可隨著記憶體系統100中之記憶體裝置之數目增加而增加之一累積匯流排電容。如上文所論述，累積匯流排電容可係可不利地影響記憶體系統效能之一非期望特徵。舉例而言，增加一記憶體系統中之記憶體裝置之數目可導致增加之累積匯流排電容，從而導致(舉例而言)一記憶體系統之降低之操作速度。因此，與其他記憶體裝置120共用匯流排130之一記憶體裝置120可以至少部分地由於電容負載所致之一減小之速度在一匯流排上驅動信號。
    圖2繪示圖1中所展示之記憶體系統100之一電模型200。記憶體控制器110可由一驅動器210表示，匯流排130可由傳輸線230或235表示，且記憶體裝置120可由至接地之一電容負載220表示。此電模型展示將記憶體裝置120並聯添加至匯流排130可導致經累加或累積電容，此乃因並聯電容負載220可係加性的。
    圖3係一記憶體系統之一實施例之記憶體裝置之操作速率對數目之一「風格化」曲線圖300。如上文所論述，舉例而言，隨著並聯記憶體裝置之數目增加，由曲線310所展示之操作速率或效能可降低。因此，使用個別記憶體裝置之一並聯組態增加一記憶體系統之記憶體裝置之一數目(無論是否導致增加之記憶體密度)可導致記憶體系統速度之一非期望降低。
    圖4係一記憶體系統400之一實施例之一示意圖。特定而言，記憶體系統400可涉及與一匯流排組態不同之一雙向互連件。舉例而言，記憶體裝置420可連接至記憶體控制器410或使用串聯雙向互連件來彼此連接成一鏈狀拓撲。記憶體裝置420可係結構上或功能上類似的；然而，不需要如此。此外，個別記憶體裝置420可佔據一鏈狀拓撲中之不同放置。舉例而言，電最靠近(例如，就阻抗而言)記憶體控制器410之記憶體裝置420可稱為「M1」。其他記憶體裝置420可藉由在一鏈狀拓撲中之位置而識別為M2、M3等等直至Mn，其中n係一整數，如圖4中所展示。
    雙向互連件430之部分可藉由安置於個別記憶體裝置420中之切換器460來選擇性地互連，如下文所詳細地解釋及圖6中所展示。舉例而言，安置於記憶體裝置420中之一切換器可將記憶體裝置420之一側上的雙向互連件430之一部分連接至記憶體裝置420之另一側上的雙向互連件430之一部分。對於一特定實例，安置於M2中之一切換器可藉由將M1與M2之間的雙向互連件430之一部分連接至M2與M3之間的一雙向互連件之一部分來將M1連接至M3。另一方面，一切換器可將記憶體裝置420之一側上的雙向互連件430之一部分與記憶體裝置420之另一側上的雙向互連件430之一部分切斷連接。記憶體裝置420可包括雙向互連件430之部分可連接至之一前側雙向互連件介面440或一後側雙向互連件介面450。切換器460可回應於由記憶體控制器410經由個別連接至個別記憶體裝置420之線462傳輸之信號。使用線462，記憶體控制器410可藉由操作多個記憶體裝置之切換器460以電繞過除一選定記憶體裝置之外的一鏈狀拓撲中之裝置來在該等記憶體裝置當中選擇一特定記憶體裝置420，如下文所詳細闡述。
    在一特定實施例中，記憶體控制器410可藉由在對應於一選定記憶體裝置之一特定線462上確證一信號來選擇一特定記憶體裝置420以供隨後存取。接收到一信號，一選定記憶體裝置之切換器460可將該選定記憶體裝置之一記憶體陣列電連接至雙向互連件430以供由記憶體控制器410隨後存取。同時，除該選定記憶體裝置之切換器460之外的切換器460可將未選定記憶體裝置之記憶體陣列與雙向互連件430切斷電連接(或維持其之一經切斷連接狀態)。以此方式，一記憶體控制器、一選定記憶體裝置或可連接一記憶體控制器與一選定記憶體裝置之一雙向介面可與剩餘複數個未選定記憶體裝置(例如，開路)電隔離，藉此減少電容負載。
    藉由一特定實例以圖解說明，記憶體控制器410可藉由在對應於M2之線462上確證一信號來選擇記憶體裝置M2。接收到一信號，選定M2之切換器460可准許記憶體控制器410經由雙向互連件430隨後存取M2之一記憶體陣列。同時，除選定M2之外的記憶體裝置M1、M3、...Mn之切換器460可將M1、M3、...Mn之記憶體陣列與雙向互連件430切斷電連接(或維持其之一經切斷連接狀態)。在一項實施方案中，安置於記憶體控制器410與一選定記憶體裝置之間的介入記憶體裝置之切換器460可操作以將介入記憶體裝置之記憶體陣列切斷電連接。同時，切換器460可互連記憶體控制器410與一選定記憶體裝置之間的雙向互連件430之部分。換言之，未選定記憶體裝置之切換器可互連雙向互連件430之部分而繞過未選定記憶體裝置之記憶體陣列。舉例而言，如先前所闡述，可電隔離未選定記憶體裝置。另一方面，沿一鏈狀拓撲緊緊毗鄰於一選定記憶體裝置且比該選定記憶體裝置更遠離記憶體控制器410安置之一記憶體裝置之切換器460可操作以電移除在或超過一緊緊毗鄰記憶體裝置所在處之記憶體陣列或雙向互連件部分。因此，繼續上文實例，介入M1之切換器460可操作以將M1之記憶體陣列切斷電連接。同時，切換器460可互連記憶體控制器410與選定M2之間的雙向互連件430之部分。另一方面，毗鄰M3之切換器460可操作以電移除M3至Mn之記憶體陣列或雙向互連件部分。
    圖5係一記憶體裝置420之一實施例之一示意圖。記憶體裝置420可包含切換器460以將前側雙向互連件介面440連接至後側雙向互連件介面450，因此將雙向互連件部分430連接至雙向互連件部分535。視情況，切換器460可經由雙向互連件部分565將前側雙向互連件介面440或後側雙向互連件介面450連接至記憶體陣列505。記憶體陣列505可包含(舉例而言)命令或位址解碼組件、讀取或寫入緩衝組件或用於寫入至記憶體陣列505或自記憶體陣列505讀取之其他組件。因此，切換器460可經由雙向互連件430將記憶體陣列505選擇性地連接至記憶體控制器410。另一方面，切換器460可將記憶體陣列505與該記憶體控制器選擇性地切斷連接。
    術語「繞過一記憶體陣列」係指將一記憶體陣列與一雙向互連件或一記憶體系統之記憶體控制器切斷電連接之一處理程序。因此，如所期望，原本可能歸因於記憶體陣列之電容負載不會發生。雙向互連件545可包括安置於記憶體裝置420中以在前側雙向介面440與切換器460之間載送信號之一互連件。類似地，雙向互連件555可包括安置於記憶體裝置420中以在後側雙向介面450與切換器460之間載送信號之一互連件。
    如上文所提及，切換器460可回應於由記憶體控制器410產生或由記憶體控制器410經由線462傳輸之一信號。在一項實施方案中，線462可包括將記憶體控制器410之一單個輸出接針電連接至切換器460之一單個導線。舉例而言，一單個導線462可載送由包括處於表示不同邏輯狀態(例如，「1」或「0」)之不同電壓位準之信號之一電信號表示之一旁路信號。記憶體控制器410可藉由給切換器460提供一旁路信號來操作切換器460。在下文將進一步詳細論述之另一實施方案中，多個線(舉例而言，參見圖7中之線765)可將記憶體控制器410之多個輸出接針電連接至切換器460。雖然多個線可載送包括(舉例而言)一多位元數位電子信號之一旁路信號；但所主張標的物在範疇上不限於此方面。
    記憶體陣列505可包括複數個NAND或NOR快閃記憶體晶胞、SRAM或DRAM記憶體晶胞或相變記憶體晶胞，此處僅舉幾個實例。記憶體晶胞可配置成(舉例而言)一或多個陣列、區塊、區段或頁。記憶體陣列505可包含(舉例而言)用以執行對記憶體陣列505之讀取或寫入存取之周邊電子器件508。周邊電子器件可包括記憶體位址解碼器、感測放大器、電力供應器或反相器，此處僅舉幾個實例。舉例而言，記憶體控制器410可在包含經由切換器460將程式化資訊在雙向互連件430上傳輸至記憶體陣列505之一處理程序中程式化記憶體陣列505之記憶體晶胞。程式化資訊可包括(舉例而言)表示待寫入至特定記憶體晶胞之資訊之信號或表示指定資訊將寫入至之記憶體位置之記憶體晶胞位址之信號。此外，舉例而言，記憶體控制器410可在包含經由切換器460在雙向互連件430上傳輸表示記憶體陣列505之特定記憶體晶胞之位址之信號的一處理程序中讀取記憶體陣列505之記憶體晶胞。可隨後由記憶體控制器410經由雙向互連件430接收表示儲存於特定記憶體晶胞中之資訊之信號。
    除斷開或接通一記憶體控制器與記憶體裝置之間的電連接之外，在至少一項實施例中，切換器460亦可能能夠緩衝信號，例如表示記憶體晶胞之位址或待寫入至記憶體晶胞或自記憶體晶胞讀取之資訊之彼等信號。緩衝信號之一處理程序亦可包括(舉例而言)放大信號。在另一實施方案中，切換器460可包括一可切換電壓隨耦器電晶體組態，其中信號之電壓或電流之量值可按(舉例而言)單位增益放大。在再一實施方案中，切換器460可包括一微機電(MEM)切換器。當然，所主張標的物不限於此等實例性實施方案中之任一者。
    圖6係一記憶體系統之一實施例之記憶體裝置之操作速率對數目之一曲線圖600。舉例而言，曲線圖600可表示圖4中所展示之記憶體系統400。如所圖解說明，舉例而言，隨著記憶體裝置之數目增加，記憶體系統400之操作速率可不顯著降級，如由曲線610所展示。因此，在個別記憶體裝置之一鏈狀拓撲組態中透過使用串聯雙向互連件之記憶體系統400之額外晶片或晶粒增加記憶體容量不必導致記憶體系統速度之一顯著非期望降低。相比而言，如上文所論述及圖3中所展示，舉例而言，隨著一記憶體系統(諸如100)中之並聯記憶體裝置之數目增加，操作速率可至少部分地由於一累積電容負載而降低，如先前所論述。
    圖7係一記憶體系統之另一實施例700之一示意圖。記憶體系統700可類似於圖4中所展示之記憶體系統400。然而，作為一個差異，舉例而言，可使用多個信號線765而非單個線462。特定而言，記憶體系統700可涉及類似於記憶體系統400之彼組態之一雙向互連件組態。舉例而言，記憶體裝置720可連接至記憶體控制器710或使用串聯雙向互連件來彼此連接成一鏈狀拓撲。記憶體裝置720可係結構上或功能上彼此類似的。然而，不需要如此。此外，個別記憶體裝置720可佔據一鏈狀拓撲中之不同放置。舉例而言，圖解說明為電最靠近(例如，就阻抗而言)記憶體控制器710之記憶體裝置720可稱為「MD1」。其他記憶體裝置720可藉由在一鏈狀拓撲中之位置而識別為MD2、MD3等等直至Mn，其中n係一整數，如圖7中所展示。
    雙向互連件730之部分可藉由安置於個別記憶體裝置720中之切換器760來選擇性地互連。舉例而言，安置於一記憶體裝置720中之一切換器可將記憶體裝置720之一側上的雙向互連件730之一部分連接至記憶體裝置720之另一側上的雙向互連件730之一部分。另一方面，一切換器可將記憶體裝置720之一側上的雙向互連件730之一部分與記憶體裝置720之另一側上的雙向互連件730之一部分切斷連接。記憶體裝置720可包括一前側雙向互連件介面740或一後側雙向互連件介面750，雙向互連件730可連接至該等部分。
    切換器760可回應於由記憶體控制器710經由可連接至個別記憶體裝置720之線765傳輸之信號。線765可將記憶體控制器710之多個輸出接針電連接至切換器760。線765可載送包括(舉例而言)一多位元數位電子信號之一信號。使用線765，記憶體控制器710可藉由操作或控制切換器760在多個記憶體裝置當中選擇一特定記憶體裝置720或繞過記憶體裝置之電路來電繞過未選定記憶體裝置。在一項實施方案中，可給個別記憶體裝置720指派一位址或其他識別符以將記憶體裝置720彼此區分。切換器760可包含(舉例而言)用以經由線765自記憶體控制器710接收多位元信號之一位址解碼器770。一處理器(例如處理單元1020(圖10))可執行一或多個應用程式以產生多位元信號。雖然多個記憶體裝置720可自記憶體控制器710同時接收一特定多位元信號，但一多位元信號可包括用以在多個記憶體裝置當中識別一特定記憶體裝置之一位址。舉例而言，線765可包括用以將三個記憶體裝置位址位元自記憶體控制器710之三個輸出接針載送至個別記憶體裝置720處之位址解碼器770之一個以上導體，例如並聯導體。在接收一個三位元位址時或之後，位址解碼器可解碼該三位元位址以判定由記憶體控制器選擇之一特定記憶體裝置，該記憶體控制器由該三位元位址識別。雖然在包括三個導體之線765之實例中，實施例700可包含八個記憶體裝置720(例如，n=23或8)，但所主張標的物不限於任何特定數目n。此僅係一可能實例。
    在一特定實施例中，記憶體控制器710可藉由在對應於一選定記憶體裝置之一經指派位址之線765上或經由線765確證一特定多位元信號來選擇一特定記憶體裝置720以供隨後存取。接收到一多位元信號，一選定記憶體裝置之切換器760可將一選定記憶體裝置之一記憶體陣列電連接至雙向互連件730以供由記憶體控制器710隨後存取。同時，除一選定記憶體裝置之外的記憶體裝置之切換器760可將未選定記憶體裝置之記憶體陣列與雙向互連件730切斷電連接(或維持其之一經切斷連接狀態)。因此，一記憶體控制器、一選定記憶體裝置或可連接一記憶體控制器與一選定記憶體裝置之一雙向互連件可與剩餘複數個未選定記憶體裝置電隔離。
    藉由一特定實例以圖解說明，記憶體控制器710可藉由在對應於與M3相關聯之一位址之線765上或經由線765確證一多位元信號來選擇記憶體裝置M3。接收到一信號，選定M3之切換器760可將M3之一記憶體陣列電連接至雙向互連件730以供由記憶體控制器710隨後存取。同時，除選定M3之外的記憶體裝置M1、M2、M4、...Mn之切換器760可將M1、M2、M4、...Mn之記憶體陣列與雙向互連件730切斷電連接(或維持其之一經切斷連接狀態)。在一項實施方案中，安置於記憶體控制器710與一選定記憶體裝置之間的介入記憶體裝置之切換器760可操作以將介入記憶體裝置之記憶體陣列切斷電連接。同時，切換器760可互連記憶體控制器710與一選定記憶體裝置之間的雙向互連件730之部分。換言之，未選定記憶體裝置之切換器可互連雙向互連件730之部分而繞過未選定記憶體裝置之記憶體陣列。另一方面，緊緊毗鄰於一選定記憶體裝置且比一選定記憶體裝置更遠離記憶體控制器710(例如，就阻抗而言)安置之一記憶體裝置之切換器760可操作以電移除在或超過該緊緊毗鄰記憶體裝置所在處之記憶體陣列或雙向互連件部分。因此，繼續上文實例，介入M1及M2之切換器760可操作以將M1或M2之記憶體陣列切斷電連接。同時，切換器760可互連記憶體控制器710與選定M3之間的雙向互連件730之部分。另一方面，緊緊毗鄰M4之切換器760可操作以電移除M4至Mn之記憶體陣列或雙向互連件部分。
    圖8係根據一實施例之一記憶體模組800之一透視圖。記憶體模組800可使用串聯雙向互連件併入一鏈狀拓撲，例如圖4或圖7中所展示之彼情形。舉例而言，記憶體模組800可包括由雙向互連件部分830互連之兩個或兩個以上記憶體裝置820。詳細地，雙向互連件部分830可將一個記憶體裝置之一前側雙向互連件介面840連接至一緊緊毗鄰記憶體裝置之一後側雙向互連件介面850。雙向互連件部分830可包括用以在記憶體裝置820與一記憶體控制器之間載送信號資訊之任何數目個導線。舉例而言，雙向互連件部分830可包括16個、32個或64個線，此處僅舉幾個實例。個別記憶體裝置820可包含回應於經由線865載送之信號之一切換器860。在一項實施方案中，雖然舉例而言如先前所闡述，線865之數目相比於一解碼器之使用可等於記憶體裝置820之數目，此乃因個別線865可連接至個別記憶體裝置，但所主張標的物不限於此。雖然圖3中展示三個記憶體裝置820，但可以任何組態(諸如一堆疊式組態)配置任何數目個記憶體裝置。雖然記憶體模組800可包括數十個或數百個記憶體裝置，但所主張標的物不限於此。舉例而言，記憶體裝置820可包括一記憶體晶粒或單個記憶體晶片。
    圖9係用以操作一記憶體裝置之一處理程序900之一實施例之一流程圖。雖然一記憶體裝置可包括包含可個別地安置於個別晶粒上之兩個或兩個以上記憶體裝置或一記憶體控制器之一記憶體模組之一部分，但所主張標的物不限於此。舉例而言，一記憶體裝置或記憶體控制器可類似於圖4或圖7中所展示之彼記憶體裝置或記憶體控制器。在方塊910處，一處理器可給一記憶體控制器發出一命令。一命令可包括(舉例而言)讀取、寫入或抹除指令，該(等)指令包含(舉例而言)在彼處將執行一命令之指令之記憶體位置之一或多個記憶體位址。在方塊920處，一記憶體控制器可判定或選擇一特定記憶體裝置以至少部分地基於提供有一命令之一記憶體位址存取。在方塊930處，一記憶體控制器可將一或多個信號傳輸至記憶體裝置。舉例而言，參考圖4，記憶體控制器410可在一特定線462上傳輸一信號以便自可用記憶體裝置當中選擇記憶體裝置M2。在另一實例中，參考圖7，記憶體控制器710可將一信號傳輸至記憶體裝置M1至Mn，其中該信號自可用記憶體裝置當中特別地識別一選定記憶體裝置M2。因此，在方塊940處，回應於接收到一信號，一選定記憶體裝置之一切換器可將該選定記憶體裝置之一記憶體陣列連接至一雙向互連件介面且藉此連接至一控制器，而將剩餘記憶體裝置(其可係未選定的)與該雙向互連件介面切斷連接。當然，處理程序900之此等細節僅係實例，且所主張標的物不限於此。
    圖10係圖解說明包含一記憶體模組1010之一計算系統1000之一實施例之一示意圖，記憶體模組1010可包括包含彼此互連成(舉例而言)一鏈狀拓撲之若干記憶體裝置之一多晶片記憶體模組。在一項實施方案中，雖然一記憶體裝置可包括在兩個或兩個以上記憶體晶粒當中使用晶粒至晶粒接合之一多晶片封裝，但所主張標的物不限於此。一計算裝置可包括(舉例而言)用以執行一應用程式或其他程式碼之一或多個處理器。一計算裝置1004可表示可經採用以管理記憶體模組1010之任何裝置、器具或機器。記憶體模組1010可包含一記憶體控制器1015及一記憶體1022。藉由實例而非限制之方式，計算裝置1004可包含：一或多個計算裝置或平台，諸如(例如)一桌上型電腦、一膝上型電腦、一工作站、一伺服器裝置或諸如此類；一或多個個人計算或通信裝置或器具，諸如(例如)一個人數位助理、行動通信裝置或諸如此類；一計算系統或相關聯服務提供者能力，諸如(例如)一資料庫或資訊儲存服務提供者或系統；或其任何組合。
    已認識到，系統1000中所展示之各種裝置及如本文中所進一步闡述之處理程序或方法之全部或部分可使用或以其他方式包含硬體、韌體、軟體中之至少一者或其任何組合(除軟體本身之外)來實施。因此，藉由實例而非限制之方式，計算裝置1004可包含至少一個處理單元1020，處理單元1020透過一匯流排1040及一主機或記憶體控制器1015以操作方式耦合至記憶體1022。處理單元1020表示能夠執行一計算程序或處理程序之至少一部分之一或多個裝置。藉由實例而非限制之方式，處理單元1020可包含一或多個處理器、記憶體控制器、微處理器、特殊應用積體電路、數位信號處理器、可程式化邏輯裝置、場可程式化閘陣列、諸如此類或其任何組合。處理單元1020可包含能夠與記憶體控制器1015通信之待執行之一作業系統。舉例而言，一作業系統可產生待在匯流排1040上或經由匯流排1040發送至記憶體控制器1015之命令。命令可包括(舉例而言)讀取或寫入命令。舉例而言，回應於一讀取命令，記憶體控制器1015可執行上文所闡述之處理程序900以選擇一記憶體裝置之一記憶體陣列。
    記憶體1022表示任何資訊儲存機構。記憶體1022可包含(舉例而言)一主要記憶體1024或一輔助記憶體1026。主要記憶體1024可包含揮發性或非揮發性記憶體，例如隨機存取記憶體、唯讀記憶體等。儘管在此實例中圖解說明為與處理單元1020分離，但應理解，主要記憶體1024之全部或部分可提供於處理單元1020內或以其他方式與處理單元1020位於同一地點/耦合。
    輔助記憶體1026可包含(舉例而言)與主要記憶體相同或類似類型之記憶體或一或多個其他類型之資訊儲存裝置或系統，例如一磁碟機、一光碟機、一磁帶機、一固態記憶體磁碟機等。在某些實施方案中，輔助記憶體1026可以操作方式接納一電腦可讀媒體1028或以其他方式能夠以操作方式耦合至一電腦可讀媒體1028。電腦可讀媒體1028可包含(舉例而言)能夠儲存、載送用於系統1000中之裝置之一或多者之可讀取、可寫入或可重寫資訊、程式碼或指令或者使可讀取、可寫入或可重寫資訊、程式碼或指令可存取之任何媒體。計算裝置1004可包含(舉例而言)一輸入/輸出裝置或單元1032。
    在一特定實施例中，計算系統1000可包含記憶體模組1010，記憶體模組1010包括一或多個記憶體裝置1022、記憶體控制器1015或用以互連連接於兩個或兩個以上記憶體裝置與記憶體控制器1015之間的匯流排1030之一切換器1060，其中切換器1060回應於由該記憶體控制器產生之一信號，且其中該切換器與該等記憶體裝置中之一者位於同一晶粒上。舉例而言，計算系統1000亦可包含處理單元1020，處理單元1020用以主控一或多個應用程式或作業系統或者用以起始引導至記憶體控制器1015之讀取命令以提供對記憶體1024中之記憶體晶胞之存取。
    輸入/輸出單元或裝置1032表示可能能夠接受或以其他方式接收來自一人或一機器之信號輸入之一或多個裝置或特徵，或者可能能夠遞送或以其他方式提供待由一人或一機器接收之信號輸出之一或多個裝置或特徵。藉由實例而非限制之方式，輸入/輸出裝置1032可包含一顯示器、揚聲器、鍵盤、滑鼠、軌跡球、觸控螢幕等。
    當然，將理解，雖然已闡述了特定實施例，但所主張標的物在範疇上不限於一特定實施例或實施方案。舉例而言，一項實施例可以硬體方式(例如)實施於一裝置或若干裝置之組合上。同樣地，雖然所主張標的物在範疇上不限於此方面，但一項實施例可包括一或多個物件，例如可在其上儲存有能夠由一特定或特殊用途系統或設備執行以產生根據所主張標的物之一方法之一實施例之效能之指令的一儲存媒體或若干儲存媒體，例如先前所闡述之實施例中之一者。然而，所主張標的物當然不必限於所闡述之實施例中之一者。此外，雖然一特定或特殊用途計算平台可包含一或多個處理單元或處理器、一或多個輸入/輸出裝置(諸如一顯示器、一鍵盤或一滑鼠)或一或多個記憶體(諸如靜態隨機存取記憶體、動態隨機存取記憶體、快閃記憶體或一硬碟機)，但再次所主張標的物在範疇上不限於此實例。
    在前述說明中，已闡述了所主張標的物之各項態樣。出於解釋之目的，可能已闡明特定數目、系統或組態以提供對所主張標的物之一透徹理解。然而，受益於本發明之熟習此項技術者應明瞭可在無彼等特定細節之情形下實踐所主張標的物。在其他例項中，省略或簡化熟習此項技術者將理解之特徵以便不使所主張標的物模糊。儘管本文中已圖解說明或闡述了某些特徵，但熟習此項技術者現在可想到諸多修改、替代、改變或等效物。因此，應理解隨附申請專利範圍意欲涵蓋歸屬於所主張標的物之真正精神內之所有此等修改或改變。
    100‧‧‧記憶體系統
    110‧‧‧記憶體控制器
    120‧‧‧記憶體裝置
    130‧‧‧匯流排
    200‧‧‧電模型
    210‧‧‧驅動器
    220‧‧‧電容負載
    230‧‧‧傳輸線
    235‧‧‧傳輸線
    310‧‧‧曲線/操作速率/效能
    400‧‧‧記憶體系統
    410‧‧‧記憶體控制器
    420‧‧‧記憶體裝置
    430‧‧‧雙向互連件部分/雙向互連件
    440‧‧‧前側雙向介面/前側雙向互連件介面
    450‧‧‧後側雙向介面/後側雙向互連件介面
    460‧‧‧切換器
    462‧‧‧導線/線
    505‧‧‧記憶體陣列
    535‧‧‧雙向互連件部分
    545‧‧‧雙向互連件
    555‧‧‧雙向互連件
    565‧‧‧雙向互連件部分
    610‧‧‧曲線/操作速率
    700‧‧‧記憶體系統
    710‧‧‧記憶體控制器
    720‧‧‧記憶體裝置
    730‧‧‧雙向互連件
    740‧‧‧前側雙向互連件介面
    750‧‧‧後側雙向互連件介面
    760‧‧‧切換器
    765‧‧‧信號線/線
    770‧‧‧位址解碼器
    800‧‧‧記憶體模組
    820‧‧‧記憶體裝置
    830‧‧‧雙向互連件部分
    840‧‧‧前側雙向互連件介面
    850‧‧‧後側雙向互連件介面
    860‧‧‧切換器
    865‧‧‧線
    1000‧‧‧計算系統/系統
    1004‧‧‧計算裝置
    1010‧‧‧記憶體模組
    1015‧‧‧記憶體控制器
    1020‧‧‧處理單元
    1022‧‧‧記憶體裝置/記憶體
    1024‧‧‧主要記憶體/記憶體
    1026‧‧‧輔助記憶體
    1028‧‧‧電腦可讀媒體
    1032‧‧‧輸入/輸出裝置/單元
    1040‧‧‧匯流排
    1060‧‧‧切換器
    M1‧‧‧記憶體裝置
    M2‧‧‧記憶體裝置
    M3‧‧‧記憶體裝置
    Mn‧‧‧記憶體裝置
    圖1係一記憶體系統之一實施例之一示意圖。
    圖2繪示一記憶體系統之一實施例之一電模型。
    圖3係一記憶體系統之一實施例之操作速率對記憶體裝置之數目之一曲線圖。
    圖4係一記憶體系統之另一實施例之一示意圖。
    圖5係更詳細地展示圖4之實施例之一示意圖。
    圖6係一記憶體系統之另一實施例之操作速率對記憶體裝置之數目之一曲線圖。
    圖7係一記憶體系統之又一實施例之一示意圖。
    圖8係一記憶體系統之再一實施例之一透視圖。
    圖9係用以操作一記憶體裝置之一處理程序之一實施例之一流程圖。
    圖10係圖解說明一計算系統之一實施例之一示意圖。
    800‧‧‧記憶體模組
    820‧‧‧記憶體裝置
    830‧‧‧雙向互連件部分
    840‧‧‧前側雙向互連件介面
    850‧‧‧後側雙向互連件介面
    860‧‧‧切換器
    865‧‧‧線
    权利要求:
    Claims (13)
    [1] 一種記憶體裝置，其包括：一記憶體陣列；一第一埠，其用以直接與一記憶體控制器介接或經由另一記憶體裝置間接與該記憶體控制器介接；一第二埠，其用以與又一記憶體裝置介接，及一切換器，其用以將該記憶體控制器選擇性地電連接至一電路路徑，其中該電路路徑可包括至該第二埠之一路徑或至該記憶體陣列之一路徑，且其中該切換器回應於由該記憶體控制器產生之一信號。
    [2] 如請求項1之記憶體裝置，其中該切換器能夠緩衝表示待儲存於對應於自該記憶體控制器傳輸至該又一記憶體裝置之位址之記憶體位置處之該等位址或資訊之信號。
    [3] 如請求項1之記憶體裝置，其中該切換器安置於與該記憶體陣列之彼半導體晶粒相同之一半導體晶粒上。
    [4] 一種操作一記憶體裝置之方法，其中該記憶體裝置包含於一記憶體組態中，該記憶體組態包括多個記憶體裝置及一記憶體控制器，該方法包括：切換一通信路徑以將一記憶體控制器連接至該記憶體裝置之一記憶體陣列或連接至該記憶體裝置之一雙向互連件介面，其中該切換至少部分地基於自該記憶體控制器接收之一信號，且其中該雙向互連件介面經由一鏈狀拓撲連接至另一記憶體裝置。
    [5] 如請求項4之方法，其進一步包括：經由該通信路徑接收讀取或寫入信號且經由導線自該記憶體控制器接收該信號。
    [6] 如請求項4之方法，其中該信號包括指定該記憶體陣列之一多位元數位信號。
    [7] 一種系統，其包括：一記憶體裝置，其包括兩個或兩個以上記憶體晶粒，其中該等記憶體晶粒中之個別者包含一記憶體陣列、一第一雙向互連件介面、一第二雙向互連件介面及一切換器，該切換器用以將該記憶體陣列以通信方式連接至該第一雙向互連件介面或者用以將該記憶體陣列與該第一雙向互連件介面及該第二雙向互連件介面以通信方式隔離，該記憶體裝置進一步包括用以進行以下操作之一記憶體控制器：產生一信號以在該兩個或兩個以上記憶體晶粒當中選擇一特定記憶體晶粒，其中該信號用以操作位於該兩個或兩個以上記憶體晶粒上之該等切換器；及一處理器，其用以主控一或多個應用程式且用以起始程式化位於該兩個或兩個以上記憶體晶粒上之該等記憶體陣列。
    [8] 如請求項7之系統，其中該兩個或兩個以上記憶體晶粒彼此互連成一鏈狀拓撲。
    [9] 如請求項7之系統，其中該切換器包括一微機電(MEM)切換器。
    [10] 如請求項7之系統，其中該記憶體裝置包括在該兩個或兩個以上記憶體晶粒當中使用晶粒至晶粒接合之一多晶片封裝。
    [11] 如請求項10之系統，其中該多晶片封裝包括一堆疊式組態。
    [12] 如請求項7之系統，其中該切換器能夠緩衝表示記憶體位址或自對應於該等記憶體位址之記憶體位置讀取之資訊之來自該記憶體控制器之信號。
    [13] 如請求項7之系統，其中該等記憶體陣列包括非揮發性記憶體陣列。
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    同族专利:
    公开号 | 公开日
    KR20140047144A|2014-04-21|
    CN103797537A|2014-05-14|
    US8996822B2|2015-03-31|
    US20130031315A1|2013-01-31|
    TWI500027B|2015-09-11|
    CN103797537B|2016-08-24|
    WO2013019482A1|2013-02-07|
    KR101586965B1|2016-01-19|
    US9575662B2|2017-02-21|
    US20150199133A1|2015-07-16|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    JP3455040B2|1996-12-16|2003-10-06|株式会社日立製作所|ソースクロック同期式メモリシステムおよびメモリユニット|
    US6011710A|1997-10-30|2000-01-04|Hewlett-Packard Company|Capacitance reducing memory system, device and method|
    US6721860B2|1998-01-29|2004-04-13|Micron Technology, Inc.|Method for bus capacitance reduction|
    US6173382B1|1998-04-28|2001-01-09|International Business Machines Corporation|Dynamic configuration of memory module using modified presence detect data|
    US6530033B1|1999-10-28|2003-03-04|Hewlett-Packard Company|Radial arm memory bus for a high availability computer system|
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    US20100005218A1|2008-07-01|2010-01-07|International Business Machines Corporation|Enhanced cascade interconnected memory system|
    US8656082B2|2008-08-05|2014-02-18|Micron Technology, Inc.|Flexible and expandable memory architectures|
    KR20100040580A|2008-10-10|2010-04-20|성균관대학교산학협력단|적층 메모리 소자|
    US8200925B2|2008-10-31|2012-06-12|Mosaid Technologies Incorporated|Data mirroring in serial-connected memory system|
    US8108647B2|2009-01-29|2012-01-31|International Business Machines Corporation|Digital data architecture employing redundant links in a daisy chain of component modules|
    US9305606B2|2009-08-17|2016-04-05|Micron Technology, Inc.|High-speed wireless serial communication link for a stacked device configuration using near field coupling|
    TWM375289U|2009-10-01|2010-03-01|Orient Semiconductor Elect Ltd|Package for electronic storage device|
    KR20110076481A|2009-12-29|2011-07-06|삼성전자주식회사|메모리 모듈 및 이를 포함하는 메모리 시스템|US9401745B1|2009-12-11|2016-07-26|Micron Technology, Inc.|Wireless communication link using near field coupling|
    US8760922B2|2012-04-10|2014-06-24|Sandisk Technologies Inc.|System and method for micro-tiering in non-volatile memory|
    US9779039B2|2013-08-29|2017-10-03|Micron Technology, Inc.|Impedance adjustment in a memory device|
    KR102246342B1|2014-06-26|2021-05-03|삼성전자주식회사|멀티 스택 칩 패키지를 갖는 데이터 저장 장치 및 그것의 동작 방법|
    US9367442B2|2014-07-12|2016-06-14|Lenovo Enterprise SolutionsPte. Ltd.|Allocating memory usage based on voltage regulator efficiency|
    CN108763115A|2018-04-03|2018-11-06|郑州云海信息技术有限公司|一种提升NandFlash总线时序裕量的方法|
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    US11194726B2|2019-02-25|2021-12-07|Micron Technology, Inc.|Stacked memory dice for combined access operations|
    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    US13/194,859|US8996822B2|2011-07-29|2011-07-29|Multi-device memory serial architecture|
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