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    一種形成具有較小高差之半導體元件導電接觸的方法，包括：形成複數個閘極；於各閘極上形成一緩衝層；形成一絕緣層，填入各閘極間之空隙；形成與上述閘極交錯之長條型光阻圖案；以上述閘極和上述長條型光阻圖案作為罩幕，使用自對準製程蝕刻絕緣層，形成複數個第一開口；形成一導電接觸層，填入各第一開口；對導電接觸層進行一第一化學機械研磨製程；移除緩衝層；及對導電接觸層進行一第二化學機械研磨製程。
    公开号:TW201314751A
    申请号:TW100143497
    申请日:2011-11-28
    公开日:2013-04-01
    发明作者:Jeng-Hsing Jang；Yi-Nan Chen；Hsien-Wen Liu
    申请人:Nanya Technology Corp；
    IPC主号:H01L29-00
    专利说明:
    形成具有較小高差之半導體元件導電接觸的方法，形成半導體元件之方法
    本發明係有關於一種半導體製程，特別是有關於一種解決自對準高差問題的方法。
    半導體產業係致力於減少元件和積體電路的尺寸和能耗，以增加該些元件單位區域之積集度。隨機儲存記憶體致力於縮小元件尺寸是為了提供更大的記憶容量。在過去的數年間，已有許多方法被開發出來，以減少元件尺寸和改進容差值(tolerance)，例如自對準製程。
    自對準製程是一簡單進行的製程方法，然而，自對準製程會在多晶矽閘極和多晶矽接觸間產生高差。此高差會減少化學機械研磨製程窗裕度，且因此會產生橋接問題(bridge issue)。
    根據上述，本發明提供一種形成具有較小高差之半導體元件導電接觸的方法，包括：形成複數個閘極；於各閘極上形成一緩衝層；形成一絕緣層，填入各閘極間之空隙；形成與上述閘極交錯之長條型光阻圖案；以上述閘極和上述長條型光阻圖案作為罩幕，使用自對準製程蝕刻絕緣層，形成複數個第一開口；形成一導電接觸層，填入各第一開口；對導電接觸層進行一第一化學機械研磨製程；移除緩衝層；及對導電接觸層進行一第二化學機械研磨製程。
    本發明提供一種形成半導體元件之方法，包括：形成複數個閘極；於各閘極上形成一緩衝層；形成一絕緣層，填入各閘極間之空隙；形成與上述閘極交錯之長條型光阻圖案；以上述閘極和上述長條型光阻圖案作為罩幕，使用自對準蝕刻製程對絕緣層進行蝕刻，形成複數個第一開口，其中上述長條型光阻圖案下之部分緩衝層在自對準蝕刻製程係沒有被蝕刻，而沒有被上述長條型光阻圖案覆蓋之部分緩衝層有被蝕刻，因此在以自對準蝕刻製程對絕緣層進行蝕刻後，被上述長條型光阻圖案覆蓋之部分緩衝層的厚度大於沒有被上述長條型光阻圖案覆蓋之緩衝層的厚度；形成一導電接觸層，填入上述第一開口；對導電接觸層進行一第一化學機械研磨製程；移除緩衝層；對導電接觸層進行一第二化學機械研磨製程，其中在進行第二化學機械研磨製程之後，閘極與導電接觸層大體上有相同之高度。
    為讓本發明之特徵能更明顯易懂，下文特舉實施例，並配合所附圖式，作詳細說明如下：
    以下詳細討論實施本發明之實施例。可以理解的是，實施例提供許多可應用的發明概念，其可以較廣的變化實施。所討論之特定實施例僅用來揭示使用實施例的特定方法，而不用來限定揭示的範疇。
    以下內文中之「一實施例」是指與本發明至少一實施例相關之特定圖樣、結構或特徵。因此，以下「在一實施例中」的敘述並不是指同一實施例。另外，在一或多個實施例中的特定圖樣、結構或特徵可以適當的方式結合。值得注意的是，本說明書的圖式並未按照比例繪示，其僅用來揭示本發明。
    第1~8B圖顯示本發明一實施例解決使用自對準製程形成導電接觸所產生的高差問題之各階段的剖面圖。首先，請參照第1圖，提供一基底102，基底102可包括矽、砷化鎵、氮化鎵、應變矽、鍺化矽、鑽石、磊晶層及/或其它材料。在本發明一較佳實施例中，基底102是由矽組成。形成一閘極介電層104於基底102上，閘極介電層104可包括氧化矽、氮化矽、氮氧化矽或高介電材料，例如Ta2O5、HfO2、HSiOx、Al2O3、InO2、La2O3、ZrO2或TaO2。之後，形成一閘電極層106於閘極介電層104上。閘電極層106可以是多晶矽或金屬(例如鎢)。形成一蓋層108於閘電極層106上。在本發明一實施例中，蓋層108可以由氮化矽組成。後續，於蓋層108上形成一緩衝層110(buffer layer)。在本發明一實施例中，緩衝層110包括碳、氮化矽或氧化矽。請參照第2圖，進行微影和蝕刻製程，圖案化閘極介電層104、閘電極層106、蓋層108和緩衝層110，形成閘極101，其中各閘極101包括位於基底102上之閘極介電層104、位於閘極介電層104上之閘電極和位於閘電極層106上的蓋層108。緩衝層110係形成於閘極101上，且例如由正矽酸乙酯(TEOS)組成之間隙壁112係形成於閘極101之側壁。請參照第3圖，沉積一絕緣層114，填入閘極101間之空隙。在本發明一實施例中，絕緣層114可以是硼磷矽玻璃(BPSG)、磷矽玻璃(PSG)或未摻雜矽玻璃(USG)。請參照第4A圖、第4B圖和第4C圖，其中第4A圖顯示本發明一實施例半導體元件製造方法一製程階段的上視圖，第4B圖顯示沿著第4A圖I-I’剖面線的剖面圖，第4C圖顯示沿著第4A圖II-II’剖面線的剖面圖，進行一微影製程，形成複數個長條型之光阻圖案116於閘極101和絕緣層114上。後續，使用閘極101和長條型光阻圖案116作為罩幕，進行一自對準蝕刻製程，蝕刻絕緣層114，形成複數個第一開口118。之後，請參照第5A圖、第5B圖和第5C圖，其中第5A圖顯示本發明一實施例半導體元件製造方法一製程階段的上視圖，第5B圖顯示沿著第5A圖I-I’剖面線的剖面圖，第5C圖顯示沿著第5A圖II-II’剖面線的剖面圖，移除長條形光阻圖案116。在本發明一實施例中，可使用灰化(ashing)製程移除長條形光阻圖案116。需注意的是，在進行自對準蝕刻製程時，由於部分的緩衝層110被長條形光阻圖案116覆蓋，第5B圖剖面的部分緩衝層110較第5C圖剖面的部分緩衝層110有較厚的厚度，而第5B圖剖面的部分閘電極層106的厚度大體上與第5C圖剖面的部分閘電極層106相等。亦即，長條形光阻圖案116下的部分緩衝層110沒有被蝕刻，而未被長條形光阻圖案116覆蓋的部分緩衝層110係在自對準蝕刻製程有被蝕刻，所以長條形光阻圖案116下的部分緩衝層110相較於未被長條形光阻圖案116覆蓋的部分緩衝層110有較厚的厚度。請參照第6A圖和第6B圖，第6A圖顯示第5A圖下一個階段的剖面圖，第6B圖顯示第5C圖下一個階段的剖面圖，沉積一導電接觸層120，填入第一開口118。在本發明一實施例中，導電接觸層120是多晶矽。後續，對導電接觸層120進行第一化學機械研磨製程，以得到平坦的表面和暴露緩衝層110。請參照第7A圖和第7B圖，第7A圖顯示第6A圖下一個階段的剖面圖，第7B圖顯示第6B圖下一個階段的剖面圖，移除緩衝層110，形成第二開口122。在本發明一實施例中，當緩衝層110是氮化矽，可進行浸泡磷酸的濕蝕刻製程，移除緩衝層110。請參照第8A圖和第8B圖，第8A圖顯示第7A圖下一個階段的剖面圖，第8B圖顯示第7B圖下一個階段的剖面圖，進行一第二化學機械研磨製程，使閘極(包括閘極介電層104、閘電極層106和蓋層108)大體上與導電接觸層120有相同的高度。如第8B圖所示，在進行第二化學機械研磨製程之後，蓋層108之表面與導電接觸層120之表面係大體上共面(coplanar)。第1~8B之製程可稱為前緩衝層110製程，理由是其緩衝層110係在對絕緣層114進行化學機械研磨之前形成。
    第9~18B圖顯示本發明另一實施例解決使用自對準製程形成導電接觸所產生的高差問題之各階段的剖面圖。首先，請參照第9圖，提供一基底202，基底202可包括矽、砷化鎵、氮化鎵、應變矽、鍺化矽、鑽石、磊晶層及/或其它材料。在本發明一較佳實施例中，基底202是由矽組成。形成一閘極介電層204於基底202上，閘極介電層204可包括氧化矽、氮化矽、氮氧化矽或高介電材料，例如Ta2O5、HfO2、HSiOx、Al2O3、InO2、La2O3、ZrO2或TaO2。
    之後，形成一閘電極層206於閘極介電層204上。閘電極層206可以是多晶矽或金屬(例如鎢)。形成一蓋層208於閘電極層206上。在本發明一實施例中，蓋層208可以由氮化矽組成。請參照第10圖，進行微影和蝕刻製程，圖案化閘極介電層204、閘電極層206和蓋層208，形成閘極201，後續，形成例如由正矽酸乙酯(TEOS)組成之間隙壁209係於閘極201之側壁。請參照第11圖，沉積一絕緣層210，填入閘極201間之空隙。在本發明一實施例中，絕緣層210可以是硼磷矽玻璃(BPSG)、磷矽玻璃(PSG)或未摻雜矽玻璃(USG)。請參照第12圖，進行一選擇性蝕刻製程，移除蓋層208，接著，再進行一蝕刻製程，對閘電極206進行蝕刻，以形成第一開口212。請參照第13圖，沉積一緩衝層214，填入第一開口212，後續進行回蝕刻緩衝層214之製程，直到暴露絕緣層210。
    請參照第14A圖、第14B圖和第14C圖，第14A圖顯示本發明一實施例半導體元件製造方法一製程階段的上視圖，第14B圖顯示沿著第14A圖I-I’剖面線的剖面圖，第14C圖顯示沿著第14A圖II-II’剖面線的剖面圖，進行一微影製程，於閘極201和絕緣層210上形成複數個長條狀光阻圖案203。接著，進行一自對準回蝕刻製成，使用閘極201和長條狀光阻圖案203作為蝕刻罩幕，蝕刻絕緣層210，形成第二開口216。請參照第15A圖、第15B圖和第15C圖，第15A圖顯示本發明一實施例半導體元件製造方法一製程階段的上視圖，第15B圖顯示沿著第15A圖I-I’剖面線的剖面圖，第15C圖顯示沿著第15A圖II-II’剖面線的剖面圖，移除長條形光阻圖案203，在本發明一實施例中，可使用灰化製程移除長條形光阻圖案203。值得注意的是，由於部分的緩衝層214在自對準蝕刻製程中係被長條形光阻圖案203覆蓋，第15B圖之部分緩衝層214相較於第15C圖之部分緩衝層214有較厚之厚度。然而，第15B圖之閘電極層206與第15C圖之閘電極層206大體上具有相同之厚度。亦即，長條形光阻圖案203下方之部分緩衝層214在自對準蝕刻製程中未被蝕刻，而未被長條形光阻圖案203覆蓋之部分緩衝層214係在自對準蝕刻製程中被蝕刻，所以被長條形光阻圖案203覆蓋之部分緩衝層214相較於未被長條形光阻圖案203覆蓋之部分緩衝層214有較厚之厚度。請參照第16A圖和第16B圖，第16A圖顯示第15B圖下一個階段的剖面圖，第16B圖顯示第15C圖下一個階段的剖面圖，沉積一導電接觸層218，填入第二開口216，在本發明一實施例中，導電接觸層218是多晶矽。後續，以第一化學機械研磨製程(CMP)，研磨導電接觸層218，以得到平坦之表面和暴露緩衝層214。請參照第17A圖和第17B圖，第17A圖顯示第16A圖下一個階段的剖面圖，第17B圖顯示第16B圖下一個階段的剖面圖，移除緩衝層214，以形成第三開口220。在一緩衝層214是氮化矽之實施例中，可進行例如浸泡磷酸之製程移除緩衝層214。請參照第18A圖和第18B圖，第18A圖顯示第17A圖下一個階段的剖面圖，第18B圖顯示第17B圖下一個階段的剖面圖，進行一第二化學機械研磨製程(CMP)，使閘極(包括閘極介電層204和閘電極層206)與導電接觸層218大體上有相同之高度。如第18B圖所示，在進行第二化學機械研磨製程(CMP)之後，閘電極層206之表面和導電接觸層218之表面大體上共面。第9~18B之製程可稱為後緩衝層214製程，理由是其緩衝層214係在對絕緣層210進行化學機械研磨之後形成。
    本發明實施例之半導體製程具有以下特點：1、可解決自對準製程產生多晶矽閘極和多晶矽接觸高差的問題。2、可增加多晶矽化學機械研磨製程之裕度。
    雖然本發明已以較佳實施例發明如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
    101．．．閘極
    102．．．基底
    104．．．閘極介電層
    106．．．閘電極層
    108．．．蓋層
    110．．．緩衝層
    112．．．間隙壁
    114．．．絕緣層
    116．．．光阻圖案
    118．．．第一開口
    120．．．導電接觸層
    122．．．第二開口
    201．．．閘極
    202．．．基底
    203．．．長條狀光阻圖案
    204．．．閘極介電層
    206．．．閘電極層
    208．．．蓋層
    209．．．間隙壁
    210．．．絕緣層
    212．．．第一開口
    214．．．緩衝層
    216．．．第二開口
    218．．．導電接觸層
    220．．．第三開口
    第1~8B圖顯示本發明一實施例解決使用自對準製程形成導電接觸所產生的高差問題之各階段的剖面圖。
    第9~18B圖顯示本發明另一實施例解決使用自對準製程形成導電接觸所產生的高差問題之各階段的剖面圖。
    102．．．基底
    104．．．閘極介電層
    106．．．閘電極層
    108．．．蓋層
    112．．．間隙壁
    120．．．導電接觸層
    权利要求:
    Claims (18)
    [1] 一種形成具有較小高差之半導體元件導電接觸的方法，包括：形成複數個閘極；於各閘極上形成一緩衝層；形成一絕緣層，填入各閘極間之空隙；形成與該些閘極交錯之長條型光阻圖案；以該些閘極和該些長條型光阻圖案作為罩幕，使用自對準製程蝕刻該絕緣層，形成複數個第一開口；形成一導電接觸層，填入各第一開口；對該導電接觸層進行一第一化學機械研磨製程；移除該緩衝層；及對該導電接觸層進行一第二化學機械研磨製程。
    [2] 如申請專利範圍第1項所述之形成具有較小高差之半導體元件導電接觸的方法，其中各閘極包括一位於一基底上之閘極介電層、位於該閘極介電層上之閘電極層和該閘電極層上之蓋層。
    [3] 如申請專利範圍第1項所述之形成具有較小高差之半導體元件導電接觸的方法，其中形成該些閘極和該緩衝層之步驟包括：提供一基底；形成一閘極介電層於該基底上；形成一閘電極層於該閘極介電層上；形成一蓋層於該閘電極層上；形成該緩衝層於該蓋層上；及圖案化該閘極介電層、該閘電極層、該蓋層和該緩衝層。
    [4] 如申請專利範圍第1項所述之形成具有較小高差之半導體元件導電接觸的方法，其中形成該些閘極和該緩衝層之步驟包括：提供一基底；形成一閘極介電層於該基底上；形成一閘電極層於該閘極介電層上；形成一蓋層於該閘電極層上；圖案化該閘極介電層、該閘極介電層和該蓋層，形成該些閘極；形成該絕緣層，填入各閘極間之空隙；對該絕緣層進行一第三化學機械研磨製程，直到暴露該蓋層；移除該蓋層和蝕刻該閘電極層，形成複數個第二開口；形成該緩衝層，填入該些第二開口。
    [5] 如申請專利範圍第1項所述之形成具有較小高差之半導體元件導電接觸的方法，其中該緩衝層包括碳、氮化矽或氧化矽。
    [6] 如申請專利範圍第1項所述之形成具有較小高差之半導體元件導電接觸的方法，其中該導電接觸層包括多晶矽。
    [7] 如申請專利範圍第1項所述之形成具有較小高差之半導體元件導電接觸的方法，其中該閘電極層包括多晶矽。
    [8] 如申請專利範圍第1項所述之形成具有較小高差之半導體元件導電接觸的方法，其中進行該第二化學機械研磨製程後，該閘極和該導電接觸層大體上具有相同之高度。
    [9] 如申請專利範圍第1項所述之形成具有較小高差之半導體元件導電接觸的方法，其中進行該第二化學機械研磨製程後，該蓋層之表面與該導電接觸層之表面大體上共面。
    [10] 如申請專利範圍第1項所述之形成具有較小高差之半導體元件導電接觸的方法，其中進行該第二化學機械研磨製程後，該閘電極層之表面與該導電接觸層之表面大體上共面。
    [11] 一種形成半導體元件之方法，包括：形成複數個閘極；於各閘極上形成一緩衝層；形成一絕緣層，填入各閘極間之空隙；形成與該些閘極交錯之長條型光阻圖案；以該些閘極和該些長條型光阻圖案作為罩幕，使用自對準蝕刻製程對該絕緣層進行蝕刻，形成複數個第一開口，其中該些長條型光阻圖案下之部分緩衝層在該自對準蝕刻製程係沒有被蝕刻，而沒有被該些長條型光阻圖案覆蓋之部分緩衝層有被蝕刻，因此在以自對準蝕刻製程對該絕緣層進行蝕刻後，被該些長條型光阻圖案覆蓋之部分緩衝層的厚度大於沒有被該些長條型光阻圖案覆蓋之緩衝層的厚度；形成一導電接觸層，填入該些第一開口；對該導電接觸層進行一第一化學機械研磨製程；移除該緩衝層；及對該導電接觸層進行一第二化學機械研磨製程，其中在進行該第二化學機械研磨製程之後，該閘極與該導電接觸層大體上有相同之高度。
    [12] 如申請專利範圍第11項所述之形成半導體元件之方法，其中其中形成該些閘極和該緩衝層之步驟包括：提供一基底；形成一閘極介電層於該基底上；形成一閘電極層於該閘極介電層上；形成一蓋層於該閘電極層上；形成一緩衝層於該蓋層上；及圖案化該閘極介電層、該閘電極層、該蓋層和該緩衝層。
    [13] 如申請專利範圍第11項所述之形成半導體元件之方法，其中形成該些閘極和該緩衝層之步驟包括：提供一基底；形成一閘極介電層於該基底上；形成一閘電極層於該閘極介電層上；形成一蓋層於該閘電極層上；圖案化該閘極介電層、該閘極介電層和該蓋層，形成該些閘極；形成該絕緣層，填入各閘極間之空隙；對該絕緣層進行一第三化學機械研磨製程，直到暴露該蓋層；移除該蓋層和蝕刻該閘電極層，形成複數個第二開口；形成該緩衝層，填入該些第二開口；及回蝕刻該緩衝層。
    [14] 如申請專利範圍第11項所述之形成半導體元件之方法，其中該緩衝層包括碳、氮化矽或氧化矽。
    [15] 如申請專利範圍第11項所述之形成半導體元件之方法，其中該導電接觸層包括多晶矽。
    [16] 如申請專利範圍第11項所述之形成半導體元件之方法，其中進行該第二化學機械研磨製程後，該蓋層之表面與該導電接觸層之表面大體上共面
    [17] 如申請專利範圍第11項所述之形成半導體元件之方法，其中該進行該第二化學機械研磨製程後，該閘電極層之表面與該導電接觸層之表面大體上共面
    [18] 如申請專利範圍第11項所述之形成半導體元件之方法，其中該閘電極層包括多晶矽。
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    优先权:
    申请号 | 申请日 | 专利标题
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