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  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    一種記憶體裝置，包括模擬冗餘元件比較器、參考延遲信號產生器以及信號比較控制器。模擬冗餘元件比較器接收輸入信號，並依據模擬延遲針對輸入信號進行延遲，藉以產生比較信號。參考延遲信號產生器接收輸入信號，依據多個參考延遲以針對輸入信號進行延遲，並藉以產生多個參考延遲信號。信號比較控制器接收參考延遲信號以及比較信號。信號比較控制器並依據參考延遲信號中與比較信號的時間差來產生選中信號，並依據選中信號產生延遲控制信號。
    公开号:TW201314696A
    申请号:TW101111870
    申请日:2012-04-03
    公开日:2013-04-01
    发明作者:Jason Varricchione；Stephen Potvin
    申请人:Nanya Technology Corp；
    IPC主号:G11C29-00
    专利说明:
    記憶體裝置及其操作方法
    本發明是有關於一種記憶體裝置，且特別是有關於一可動態調整陣列存取時間(array accessing time,tAA)的記憶體裝置。
    隨著半導體製程技術的演進，動態記憶體的記憶容量也對應的增大，並在一定的電路尺寸中，動態記憶體也可以提供更大的儲存空間，以提供需要儲存大量資料的電子裝置來使用。
    在習知的動態記憶體的技術中，為了提升動態記憶體的生產良率，在動態記憶體中除了配置規格所設定的數量的正常模式的記憶胞外，更配置了一定比例的冗餘的記憶胞。並且，在進行動態記憶體的測試時，當發現正常模式的記憶胞發生損毀的現象時，可以利用所設置的冗餘的記憶胞來取代損毀的正常模式的記憶胞，以維持動態記憶體的有效儲存容量。
    由於上述的損毀的正常模式的記憶胞的取代動作中，需要透過冗餘元件比較器來完成。而當需要針對冗餘的記憶胞進行讀取時，其所需的位址存取時間由於冗餘元件比較器所造成的時間延遲無法正確的估測，因此，僅能在設計階段依據模擬來獲得。如此一來，當位址存取時間設定的過長，動態記憶體的資料的讀寫效率將會受影響，而若當位址存取時間設定的過短，則可能發生記憶體裝置的存取錯誤的誤動作現象。
    本發明提供多種記憶體裝置及其操作方法，可動態調整位址存取時間。
    在一實施例中，記憶體裝置包括模擬冗餘元件比較器、參考延遲信號產生器以及信號比較控制器。模擬冗餘元件比較器接收輸入信號，並依據模擬延遲針對輸入信號進行延遲，藉以產生比較信號。參考延遲信號產生器接收輸入信號，依據多個參考延遲以針對輸入信號進行延遲，並藉以產生多個參考延遲信號。信號比較控制器耦接模擬冗餘元件比較器以及參考延遲信號產生器。信號比較控制器接收參考延遲信號以及比較信號。信號比較控制器並依據參考延遲信號中與比較信號的時間差來產生選中信號，並依據選中信號產生延遲控制信號。
    在一實施例中，上述之參考延遲信號產生器包括多個參考延遲單元。參考延遲單元串連耦接於參考延遲信號產生器接收輸入信號的輸入端以及參考延遲信號產生器間。並且，參考延遲單元分別產生參考延遲信號。
    在一實施例中，上述之參考延遲單元所提供的延遲時間是相同的。
    在一實施例中，上述之各參考延遲單元為緩衝器。
    在本發明之一實施例中，上述之各參考延遲單元為D型正反器。D型正反器依據所接受的時脈信號來提供延遲時間，其中，延遲時間等於時脈信號的週期。
    在一實施例中，上述之信號比較控制器依據針對比較信號的轉態緣的時間點與各參考延遲信號的轉態緣的時間點間的時間差進行比對，並藉以產生選中信號。
    在一實施例中，上述之信號比較控制器針對參考延遲信號分別設定多個識別資訊。
    在一實施例中，上述之信號比較控制器依據選中信號對應的識別資訊來產生延遲控制信號。
    在一實施例中，上述之輸入信號為該記憶體裝置的列位址信號或行位址信號。
    在一實施例中，記憶體裝置更包括冗餘元件比較延遲設定器。冗餘元件比較延遲設定器耦接信號比較控制器，以接收延遲控制信號，並用以依據延遲控制信號以設定存取記憶體裝置的冗餘元件時的存取時間的延遲。
    在另一實施例中，記憶體裝置，包括冗餘元件比較器、模擬冗餘元件比較器、參考延遲信號產生器、信號源以及信號比較控制器。冗餘元件比較器產生用以存取多數個冗餘記憶胞的時間延遲。模擬冗餘元件比較器接收輸入信號，且依據模擬冗餘元件比較器所產生的時間延遲以動態延遲輸入信號來產生比較信號。參考延遲信號產生器依據參考延遲信號延遲輸入信號以產生多數個參考延遲信號。信號源耦接模擬冗餘元件比較器以及參考延遲信號產生器以提供輸入信號。信號比較控制器的輸入端耦接模擬冗餘元件比較器產生比較信號的輸出端以及參考延遲信號產生器產生參考延遲信號的輸出端，信號比較控制器由參考延遲信號的選出選中信號，且信號比較控制器的選擇動作是依據各參考延遲信號間的時間差以及比較信號來進行。
    基於上述，本發明可以複製記憶體裝置中的冗餘元件比較器來獲得的模擬冗餘元件比較器，並依據所獲得的模擬冗餘元件比較器實際所產生的時間延遲，來與參考延遲信號產生器所產生的多個參考延遲信號進行比對，藉以獲得記憶體裝置最佳的存取時間延遲。由於模擬冗餘元件比較器是與記憶體裝置同時運作的電路，所以其受到環境參數(例如溫度、溼度等)以及製程漂移的影響是與記憶體裝置中的冗餘元件比較器是相同的。因此，本發明的信號比較控制器所產生的延遲控制信號是動態調變，且最接近實際狀況的需求。
    為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
    請參照圖1，圖1繪示本發明實施例的記憶體裝置100的示意圖。記憶體裝置100包括模擬冗餘元件比較器110、參考延遲信號產生器120以及信號比較控制器130。模擬冗餘元件比較器110接收輸入信號IN，並依據模擬冗餘元件比較器110所提供的模擬延遲來針對輸入信號IN進行延遲，以產生比較信號COMP。其中，可以選用記憶體裝置100中，實際使用的冗餘元件比較器(未繪示)中，會提供最大延遲的電路途徑(path)來做為模擬冗餘元件比較器110。或者是，模擬冗餘元件比較器110可以是複製上述實際使用的冗餘元件比較器中，會提供最大延遲的電路途徑(path)的電路來建構。而另一方面，模擬冗餘元件比較器110所接收的輸入信號IN則為記憶體裝置100中，實際使用的冗餘元件比較器所會接收的輸入信號的至少其中之一。也就是說，輸入信號IN可以是列位址(row address)信號或是行位址(column address)信號。
    參考延遲信號產生器120同樣接收輸入信號IN。輸入信號IN是同時被輸入至參考延遲信號產生器120以及模擬冗餘元件比較器110。參考延遲信號產生器120依據多個參考延遲來針對輸入信號IN進行延遲，並藉以產生多個參考延遲信號TAP0~TAPM。具體一點來說明，假設參考延遲信號產生器120分別提供的參考延遲分別為100微微秒(pico-second,ps)、200微微秒以及300微微秒，或分別為相互為2的倍數的100微微秒、200微微秒、400微微秒以及800微微秒。參考延遲信號產生器120則可分別依據100微微秒、200微微秒以及300微微秒等參考延遲來對輸入信號IN進行延遲，並藉以產生參考延遲信號TAP0、TAP1以及TAP2。也就是說，參考延遲信號TAP0等於輸入信號IN延遲100微微秒後的信號，參考延遲信號TAP1等於輸入信號IN延遲200微微秒後的信號，參考延遲信號TAP2則等於輸入信號IN延遲300微微秒後的信號。
    信號比較控制器130則同時耦接至模擬冗餘元件比較器110以及參考延遲信號產生器120。信號比較控制器130並由模擬冗餘元件比較器110接收比較信號以及由參考延遲信號產生器120接收參考延遲信號TAP0~TAPM。信號比較控制器130偵測各參考延遲信號TAP0~TAPM與比較信號COMP的時間差產生選中信號，再依據選中信號產生延遲控制信號DS。具體一點來說明，信號比較控制器130分別計算參考延遲信號TAP0~TAPM與比較信號COMP的時間。並且選取其中時間差最小的或次小的參考延遲信號來做為選中信號。並且，信號比較控制器130再透過選中信號與輸入信號間的參考延遲，來具以產生延遲控制信號DS。
    假設參考延遲信號TAP3被信號比較控制器130設定為選中信號，而參考延遲信號TAP3是依據輸入信號IN進行100微微秒的參考延遲來產生的，則信號比較控制器130產生可以代表100微微秒的參考延遲的延遲控制信號DS。此時，延遲控制信號DS可以是100的2進位數值，或是其他可以清楚指示出100微微秒的參考延遲的邏輯數值。
    在本實施例中，記憶體裝置100更包括冗餘元件比較延遲設定器170。冗餘元件比較延遲設定器170耦接至信號比較控制器130並用以依據所接收的延遲控制信號DS以設定存取記憶體裝置100的冗餘元件時的存取時間的延遲。
    另外，延遲控制信號DS還可以提供給在當測試模式進行時，針對冗餘元件進行存取時所要設定的存取時間的延遲的設定。
    以下請參照圖2A及圖2B，圖2A及圖2B分別繪示本發明實施例的參考延遲信號產生器120的不同實施方式。在圖2A及圖2B的方式中，參考延遲信號產生器120由多數個參考延遲單元串接而成。其中，圖2A所繪示的參考延遲信號產生器120，參考延遲單元為緩衝器211~21N。且第一級的緩衝器211接收輸入信號IN並產生延遲信號TAP0。且各級的緩衝器211~21N的輸出端則耦接至其後一級的輸入端。緩衝器212~21N的輸出端分別產生延遲信號TAP1~TAPM。
    在本實施方式中，各緩衝器211~21N所提供的延遲時間可以是相同，也可以是不相同的。而緩衝器211~21N可以利用一個或多個的反向器來建構，相關於緩衝器211~21N的設計方式應為本領域具通常知識者所熟知的技術，以下恕不贅述。
    圖2B所繪示的參考延遲信號產生器120，參考延遲單元為D型正反器221~22N。D型正反器221~22N各具有時脈端CK、資料端D以及輸出端Q。其中，D型正反器221~22N的時脈端CK共同接收時脈信號CKIN，而各D型正反器221~22N的輸出端耦接至其後一級的D型正反器的資料端。如此一來，輸入信號IN會沿著D型正反器221~22N的接順序，以每一級D型正反器延遲一個時脈信號CKIN的週期的方式來依序產生延遲信號TAP0~TAPM。
    在圖2B繪示的參考延遲信號產生器120的實施方式中，僅需要控制時脈信號CKIN的週期的穩定度，就可以精準的控制各延遲信號TAP0~TAPM與輸入信號IN間的延遲關係。
    以下請參照圖3，圖3繪示本發明實施例的信號比較控制器130的動作示意圖。其中，信號比較控制器130依據針對比較信號COMP的轉態緣的時間點與各參考延遲信號TAP0~TAPM的轉態緣的時間點的時間差進行比對，並藉以產生選中信號。在本實施方式中，信號比較控制器130利用延遲信號TAP0~TAPM來對比較信號COMP進行取樣來產生選中信號。在圖3的繪示中，信號比較控制器130依據延遲信號TAP0~TAPM的上升緣(rising edge)來對比較信號COMP進行取樣。其中，延遲信號TAP0對比較信號COMP進行取樣的取樣結果為0，延遲信號TAP1對比較信號COMP進行取樣的取樣結果為0，而延遲信號TAP2對比較信號COMP進行取樣的取樣結果則變更為1。由上述的取樣結果可以知道，比較信號COMP是在延遲信號TAP1以及TAP2的上升緣間發生轉態的動作。因此，最接近比較信號COMP的延遲信號應為延遲信號TAP1或TAP2。
    接著請參照圖4，圖4繪示本發明實施例的信號比較控制器130的部份電路示意圖。信號比較控制器130包括D型正反器410~41M。各D型正反器410~41M具有時脈端CK、資料端D以及輸出端Q。比較信號COMP被傳送至D型正反器410~41M的資料端以進行被取樣的動作。而延遲信號TAP0~TAPM則分別輸入至D型正反器410~41M的時脈端CK以分別對比較信號COMP進行取樣。取樣結果SR0~SRM則分別產生在D型正反器410~41M的輸出端Q。信號比較控制器130則只要依據取樣結果SR0~SRM的變化狀況，就可以在延遲信號TAP0~TAPM中選擇出合適的選中信號。
    在信號比較控制器130產生延遲控制信號DS的部份，信號比較控制器130可以針對參考延遲信號TAP0~TAPM分別設定多個識別資訊。在信號比較控制器130選定選中信號後，信號比較控制器130可以依據選中信號所對應的識別資訊來產生延遲控制信號DS。
    以圖3的繪示為範例，信號比較控制器130先設定延遲信號TAP0~TAPM的識別資訊分別為0~M。信號比較控制器130並依據取樣結果來選取參考延遲信號TAP2為選中信號。參考延遲信號TAP2所對應的識別資訊為2，因此，信號比較控制器130可以依據識別資訊為2來產生延遲控制信號DS(例如使延遲控制信號DS的邏輯值等於2)。
    值得注意的是，上述的等於2的延遲控制信號DS可以指示參考延遲信號TAP2的參考延遲(例如等於2×100=200微微秒)。也就是說，輸入信號IN與比較信號COMP間的延遲約等於200微微秒。
    綜上所述，本發明提供模擬冗餘元件比較器所產生的比較信號來模擬記憶體裝置所實際使用的冗餘元件比較器所產生的時間延遲。並透過參考延遲信號產生器所提供的多個參考延遲來進行比對，動態的計算出最合適的延遲控制信號。如此一來，記憶體裝置的位址存取時間將可以有效的動態的被調整。提升記憶體裝置的整體效益。
    雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
    100．．．記憶體裝置
    110．．．模擬冗餘元件比較器
    120．．．參考延遲信號產生器
    130．．．信號比較控制器
    170．．．冗餘元件比較延遲設定器
    COMP．．．比較信號
    IN．．．輸入信號
    TAP0~TAPM．．．參考延遲信號
    DS．．．延遲控制信號
    211~21N．．．緩衝器
    221~22N、410~41M．．．D型正反器
    Q、D、CK．．．端點
    CKIN．．．時脈信號
    SR0~SRM．．．取樣結果
    圖1繪示本發明實施例的記憶體裝置100的示意圖。
    圖2A及圖2B分別繪示本發明實施例的參考延遲信號產生器120的不同實施方式。
    圖3繪示本發明實施例的信號比較控制器130的動作示意圖。
    圖4繪示本發明實施例的信號比較控制器130的部份電路示意圖。
    100．．．記憶體裝置
    110．．．模擬冗餘元件比較器
    120．．．參考延遲信號產生器
    130．．．信號比較控制器
    170．．．冗餘元件比較延遲設定器
    COMP．．．比較信號
    IN．．．輸入信號
    TAP0~TAPM．．．參考延遲信號
    DS．．．延遲控制信號
    权利要求:
    Claims (12)
    [1] 一種記憶體裝置，包括：一模擬冗餘元件比較器，接收一輸入信號，依據一模擬延遲針對該輸入信號進行延遲，並產生一比較信號；一參考延遲信號產生器，接收該輸入信號，依據多數個參考延遲以針對該輸入信號進行延遲，並產生多數個參考延遲信號；以及一信號比較控制器，耦接該模擬冗餘元件比較器以及該參考延遲信號產生器，接收該些參考延遲信號以及該比較信號，該信號比較控制器依據該些參考延遲信號中與該比較信號間的時間差來產生一選中信號，並依據該選中信號產生一延遲控制信號。
    [2] 如申請專利範圍第1項所述之記憶體裝置，其中該參考延遲信號產生器包括多數個參考延遲單元，該些參考延遲單元串連耦接於該參考延遲信號產生器接收該輸入信號的輸入端以及該參考延遲信號產生器間，且該些參考延遲單元分別產生該些參考延遲信號。
    [3] 如申請專利範圍第2項所述之記憶體裝置，其中各該參考延遲單元所提供的一延遲時間是相同的。
    [4] 如申請專利範圍第3項所述之記憶體裝置，其中各該參考延遲單元為一緩衝器。
    [5] 如申請專利範圍第3項所述之記憶體裝置，其中各該參考延遲單元為一D型正反器，該D型正反器依據所接受的一時脈信號來提供該延遲時間，其中該延遲時間等於該時脈信號的週期。
    [6] 如申請專利範圍第1項所述之記憶體裝置，其中該信號比較控制器依據比較該比較信號的轉態緣的時間點與各該參考延遲信號的轉態緣的時間點的時間差來產生該選中信號。
    [7] 如申請專利範圍第1項所述之記憶體裝置，其中該信號比較控制器針對該些參考延遲信號分別設定多數個識別資訊。
    [8] 如申請專利範圍第7項所述之記憶體裝置，其中該信號比較控制器依據該選中信號對應的該識別資訊來產生該延遲控制信號。
    [9] 如申請專利範圍第1項所述之記憶體裝置，其中該輸入信號為該記憶體裝置的列位址信號或行位址信號。
    [10] 如申請專利範圍第1項所述之記憶體裝置，其中更包括：一冗餘元件比較延遲設定器，耦接該信號比較控制器，以接收該延遲控制信號，並用以依據該延遲控制信號以設定存取該記憶體裝置的冗餘元件時的存取時間的延遲。
    [11] 一種記憶體裝置的操作方法，包括：接收一輸入信號，依據一模擬延遲針對該輸入信號進行延遲，並產生一比較信號；接收該輸入信號，依據多數個參考延遲以針對該輸入信號進行延遲，並產生多數個參考延遲信號；以及接收該些參考延遲信號以及該比較信號，該信號比較控制器依據該些參考延遲信號中與該比較信號間的時間差來產生一選中信號，並依據該選中信號產生一延遲控制信號。
    [12] 一種記憶體裝置，包括：一冗餘元件比較器，產生用以存取多數個冗餘記憶胞的一時間延遲；一模擬冗餘元件比較器，接收一輸入信號，且依據模擬該冗餘元件比較器所產生的該時間延遲以動態延遲該輸入信號來產生一比較信號；一參考延遲信號產生器，依據該些參考延遲信號延遲該輸入信號以產生多數個參考延遲信號；一信號源，耦接該模擬冗餘元件比較器以及該參考延遲信號產生器以提供該輸入信號；以及一信號比較控制器，其輸入端耦接該模擬冗餘元件比較器產生該比較信號的輸出端以及該參考延遲信號產生器產生該些參考延遲信號的輸出端，該信號比較控制器由該些參考延遲信號的選出一選中信號，且該信號比較控制器的選擇動作是依據各該參考延遲信號間的時間差以及該比較信號來進行。
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