台湾专利TW201314456A 半導體記憶裝置、其控制方法及儲存控制程式之非暫時性電腦可讀取之媒體

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专利摘要:
半導體記憶裝置1包括記憶體陣列11，具有資料位元部及同位位元部；陣列構成控制部12，經由控制位址資訊，調整記憶體陣列11的方塊構成，使記憶體陣列11以單層化記憶體或雙層化記憶體的其中之一動作；同位檢查部13，對於從雙層化的記憶體方塊讀出之對應的2個讀出資料，分別進行同位檢查；以及選擇部14，2個讀出資料中同位檢查結果正常的一方之讀出資料，選擇性地輸出至外部控制部2。
公开号:TW201314456A
申请号:TW101119692
申请日:2012-06-01
公开日:2013-04-01
发明作者:Nobuyoshi Hirasawa
申请人:Nec Corp；
IPC主号:G06F11-00

专利说明:
半導體記憶裝置、其控制方法及儲存控制程式之非暫時性電腦可讀取之媒體
本發明係關於半導體記憶裝置，特別有關於具有記憶體構成的多層化及同位檢查功能之半導體記憶裝置。
專利文件1中，揭示主記憶裝置，具有同位檢查功能，依照系統的要求轉換記憶體構成為單層化或雙層化。
專利文件2中揭示的構成，以確保電腦中的主記憶部中記憶資料的可靠性為目的，對CPU經由選擇器部連接具有同一位址區域的一對主記憶部以及對應各主記憶部的一對同位處理部。
專利文件3中揭示的構成，在記憶體單元(MEMORY CELL)、閂鎖器等半導體記憶裝置中，以提高對軟體錯誤的免疫性為目的，雙層化構成反相器的P型及N型的電晶體，這些電晶體分別配置各一個在另外的電位井上。
專利文件4中揭示的記憶裝置，目的係在資料處理裝置的主記憶中，即使同時發生2位元以上的記憶體錯誤，也可以防止誤動作，不停止處理地修正記憶體錯誤。上述記憶裝置，具有辨認每個主記憶裝置中MPU的專有主記憶裝置是否是輔助記憶裝置、通知其他的記憶裝置本身是專有主記憶裝置、以及決定每個主記憶裝置的優先順位之裝置。又，具有修正主記憶內的命令或資料的1位元錯誤之ECC電路；以及發生2位元以上的命令及資料轉化時，專有主記憶裝置的地位移交給其他主記憶裝置之裝置 [先行專利文件]
[專利文件1]昭和62年第256061號專利公開公報
[專利文件2]平成7年第152659號專利公開公報
[專利文件3]國際第2006/016403號公開公報
[專利文件4]平成8年第305637號專利公開公報
隨機存取記憶體等的半導體記憶裝置中，有發生軟體錯誤的可能性。因此，為了提高系統全體的可靠性，控制上述半導體記憶裝置的外部控制部必須具有ECC(錯誤修正碼)等的錯誤修正功能。不過，如此的錯誤修正功能中，1位元錯誤發生時，由於修正動作耗費時間，外部控制部的讀出動作時有處理速度下降的問題。
又，近年來的隨機存取記憶體中，使用高速記憶體界面控制，直接連接特定用途的廣用LSI與半導體記憶裝置之一體化電路的活用普遍起來。如此的狀況下，廣用LSI的記憶體控制電路部分與半導體記憶裝置之間，採用添加周邊電路以謀求提高可靠性的方法變得困難起來。
本發明，有鑑於上述問題，係以不降低控制半導體記憶裝置之外部控制部的處理速度，提高讀寫動作的可靠性為目的。
本發明的一形態中，半導體記憶裝置，包括：記憶體陣列，以分別附加位址資訊的複數的記憶體單元所構成，具有持有依照外部控制部的要求讀寫的資料之資料位元部，以及持有對應上述各資料的同位位元之同位位元部；陣列構成控制部，經由控制上述位址資訊，調整上述記憶體陣列的方塊構成，使上述記憶體陣列以單層化記憶體或雙層化記憶體的其中之一動作；同位檢查部，上述記憶體陣列以上述雙層化記憶體動作時，對於從雙層化的記憶體方塊讀出之對應的2個讀出資料，分別進行同位檢查；以及選擇部，上述2個讀出資料中，根據上述同位檢查裝置產生的同位檢查結果正常的一方之讀出資料，選擇性地輸出至上述外部控制裝置。
根據本發明，減輕外部控制部中的處理負擔，不引起處理速度下降，可以確保讀入資料的可靠性。[第一實施例]
以下，參照圖面，說明本發明的實施例。第1圖係顯示根據第一實施例的半導體記憶裝置1的基本構成。半導體記憶裝置1係根據CPU等的外部控制部2的要求，執行資料的讀出及寫入。半導體記憶裝置1具有記憶體陣列11、陣列構成控制部12、同位檢查部13、及選擇部14。
記憶體陣列11係資料的記憶區域，以分別附以位址資訊的複數的記憶單元構成。記憶體陣列11具有資料位元部，持有成為讀寫動作的對象之資料；以及同位位元部，持有對應上述各資料的同位位元。
陣列構成控制部12，按照來自外部控制部2的指令，藉由控制上述記憶單元的位址資料，控制記憶體陣列11的方塊構成。根據上述控制，記憶體陣列11以一單層化記憶體或雙層化記憶體的其中之一動作。例如，雙層化記憶體係分割記憶體陣列11的記憶單元群為略同形的2個記憶體方塊，分別儲存寫入資料至2個記憶體方塊，藉此可以提高資料保持的可靠性。另一方面，單層化記憶體係不分割記憶單元群，儲存寫入資料至一處，此時，記憶容量約雙層化記憶體的2倍。
同位檢查部13，當記憶體陣列11以雙層化記憶體動作時，對於分別從雙重化記憶體方塊讀出之對應的2個讀出資料，進行同位檢查。
選擇部14，輸入從上述記憶體陣列11讀出的2個讀出資料的同時，輸入上述同位檢查的結果。選擇部14，將2個讀出資料中同位檢查結果正常的一方之讀出資料選擇性地輸出至外部控制部2。
根據上述構成，根據陣列構成控制部12的動作，按照需要，轉換記憶體陣列11為單層化或雙層化記憶體。因此，依照所要求的資料保持的可靠性、資料容量等，可以適當轉換記憶體陣列11的構成。又，雙層化記憶體的讀出動作中，由同位檢查部13進行對應的2個讀出資料的同位檢查，由選擇部14將上述檢查結果正常的一方之讀出資料選擇性地輸出至外部控制部2。即，雙層化記憶體的讀出動作時，從2個輸出資料縮入1個的處理，在半導體記憶裝置1內自動進行。因此，由於外部控制部2內的處理負擔減輕，不引起處理速度下降，可以確保讀入資料的可靠性。
第2圖係顯示根據第一實施例的半導體記憶裝置1的具體構成。位址緩衝器20從外部控制部2輸入記憶體存取必需的行列位址資訊。位址緩衝器20，輸出行位址資訊至行解碼器22，而輸出列位址資訊至列解碼器23。
控制信號緩衝器25輸入來自外部控制部2的讀寫動作類別、定時等的指示控制信號，輸出這些至行解碼器21、列解碼器22、讀取暫存器．IO(輸入輸出)緩衝控制電路26以及狀態暫存器緩衝控制電路27。
陣列控制緩衝器28，輸入來自外部控制部2指示單層化記憶體或雙層化記憶體其中之一的動作之控制信號，並將此輸出至行解碼器21、資料轉換狀態控制電路29及讀取暫存器．IO(輸入輸出)緩衝控制電路26。
記憶體陣列A31及記憶體陣列B32係以行位址及列位址將指定的複數的記憶體單元配置成矩陣狀之電路。記憶體陣列A31具有資料位元部34及同位位元部35，而記憶體陣列B32具有資料位元部36及同位位元部37。
行解碼器21，根據陣列控制緩衝器28輸出指示單層化或雙層化之控制信號，控制記憶體陣列A31及記憶體陣列B32的行位址資訊。根據上述控制，決定記憶體陣列A31及記憶體陣列B32構成雙層化記憶體或是構成單層化記憶體。
第3圖係例示雙層化記憶體的構成。第4圖例示單層化記憶體的構成。本例中，雙層化記憶體時，控制記憶體陣列A31與記憶體陣列B32往縱(列)方向排列。此時，對於1個邏輯位址，由各記憶體陣列A31、B32各分配1個物理位址。另一方面，單層化記憶體時，控制記憶體陣列A31與記憶體陣列B32往橫(行)方向排列。此時，對於1個邏輯位址，從全部的兩記憶體陣列A31、B32中，分配1個物理位址。又，單層化記憶體的字幅W1係雙層化記憶體的字幅W2的2倍。
寫入記憶體陣列A31及記憶體陣列B32的資料，從寫入暫存器39(參照第2圖)輸出。從記憶體陣列A31及記憶體陣列B32讀出的資料，輸入至放大器40。放大器40放大讀出資料，輸出至選擇器41、比較器42、同位檢查電路A43以及同位檢查電路B44。
同位檢查電路A43以及同位檢查電路B44，對於為了備存而雙層記憶的2個讀出資料，分別進行同位檢查，表示此結果的信號輸出至資料轉換狀態控制電路29。
比較器42，以1位元為單位，比較來自記憶體陣列A31的讀出資料A44及來自記憶體陣列B32的讀出資料B45，表示匹配結果的信號輸出至資料轉換狀態控制電路29。
資料轉換狀態控制電路29，根據同位檢查結果，將指示從雙層化記憶體陣列31、32讀出的2個資料44、45中應輸出哪個的選擇指示信號，輸出至選擇器41。又，資料轉換狀態控制電路29，將同位檢查電路43、44產生的同位檢查結果以及比較器42產生的匹配結果，輸出至狀態暫存器緩衝控制電路27。這些同位檢查結果及匹配結果成為用以驗證外部控制部2中讀出資料可靠性的有用資訊。
例如，有關讀出資料A44的同位檢查結果正常時，產生使讀出資料A44輸出的選擇指示信號。有關讀出資料A44的同位檢查結果異常時，產生使讀出資料B45輸出的選擇指示信號。此時，有關兩讀出資料44、45的同位檢查結果都異常時，輸出讀出資料B45，而此時，上述同位檢查結果經由狀態暫存器緩衝控制電路27通知外部控制部2。外部控制部2，接收上述通知，可以採取既定的處置。
選擇器41，根據來自資料轉換狀態控制電路29的選擇指示信號，選擇讀出資料A44、B45中之其一，輸出至讀取暫存器．IO緩衝控制電路26。
讀取暫存器．IO緩衝控制電路26，寫入時從外部控制部2輸入寫入資料，將此輸出至寫入暫存器39。又，讀取暫存器．IO緩衝控制電路26，讀入時從選擇器41輸入讀出資料，將此輸出至外部控制部2。與如此的外部控制部2之間進行的寫入/讀入控制，依照來自控制信號緩衝器25及陣列控制緩衝器28的控制信號進行。
狀態暫存器緩衝控制電路27，將來自資料轉換狀態控制電路29的同位檢查結果及匹配結果，依照來自控制信號緩衝器25的控制信號，輸出至外部控制部2。
第5圖係上述半導體記憶裝置1中的處理流程。第5圖所示的路徑係在半導體記憶裝置1構成雙層化記憶體時實行。
首先，判斷是否有來自外部控制部2的資料讀出要求(S101)。步驟S101中，沒有讀出要求時(N)，判斷是否有寫入要求(S102)。步驟S102中，沒有寫入要求時(N)，上述路徑結束(從步驟S101再次發生)。步驟S102中，有寫入要求時(Y)，經由上述暫存器39等進行寫入處理(S103)。
步驟S101中，有讀出要求時(Y)，分別從兩記憶陣列A31、B32抽出對應的2個讀出資料A44、B45(S104)。之後，上述2個讀出資料A44、B45，如上述，由比較器42比較每1位元，產生其匹配結果(S105)。
其次，有關兩讀出資料A44、B45，由同位檢查電路A43、B44進行同位檢查。產生此同位檢查結果(S106)。其次，判斷關於一方的讀出資料A44的同位檢查結果是否正常(S107)，正常時(Y)，讀出資料A44經由選擇器41等輸出至外部控制部2(S108)的同時，有關讀出資料A44的匹配結果及同位檢查結果經由上述狀態暫存器緩衝控制電路27輸出至外部控制部2(S109)。
另一方面，步驟S107中，關於讀出資料A44的同位檢查結果不正常時(N)，輸出另一方的讀出資料B45(S110)的同時，輸出有關讀出資料B45的匹配結果及同位檢查結果(S109)。
根據上述半導體記憶裝置1，記憶體陣列A31、B32依照需要，轉換單層化或雙層化記憶體。因此，依照要求的資料保持可靠性、資料容量等，可以適當轉換記憶體的方塊構成。又，雙層化記憶體的讀出動作中，執行對應的2個讀出資料的同位檢查，上述檢查結果正常的一方之讀出資料，選擇性地輸出至外部控制部2。即，雙層化記憶體的讀出動作中，2個讀出資料縮入1個的處理，在半導體記憶裝置1內自動執行。因此，由於減輕外部控制部2中的處理負擔，不引起處理速度下降，可以維持資料保持的可靠性。又，隨著讀出資料的輸出，輸出有關上述讀出資料的匹配結果及同位檢查結果。因此，外部控制部2，根據上述匹配結果及同位檢查結果，可以驗證有關輸入讀出資料的可靠性。例如，對應同一邏輯位址的兩方讀出資料產生障礙時，同位檢查檢出在不可能的複數位元中產生障礙時等，根據匹配結果及同位檢查結果的驗證結果，對於決定之後的處置成為有效的資訊。 [第二實施例]
第6圖係顯示根據第二實施例的半導體記憶裝置51的構成。上述半導體記憶裝置51與根據上述第一實施例之第2圖所示的半導體記憶裝置1間的相異點，係半導體記憶裝置51具有同位產生電路55。
同位產生電路55，在寫入時，從外部控制部2供給(寫入暫存器39所保持)的寫入資料未附上同位資料時，產生有關上述寫入資料之同位資料。產生的同位資料分別儲存至記憶體陣列A31、B32的同位位元部35、37。
因此，即使來自外部控制部2的寫入資料未附上同位資料時，可以與根據上述第一實施例的半導體裝置1執行同樣的動作，可以得到同樣的作用效果。
又，本發明不限於上述的實施例，在不脫離主旨的範圍內，可以適當變更。
上述的實施例中，本發明雖說明硬體的構成，但本發明不限定於此。本發明也可以經由CPU(中央處理單元)執行電腦程式實現任意的處理。
程式，係利用各種類型的非暫時性的電腦可讀取之媒體(non-transitory computer readable media)儲存，可以供給給電腦。非暫時性電腦可讀取之媒體包含有各種類型的實體之儲存媒體(tangible storage media)。非暫時性電腦可讀取之媒體的範例，包含磁性儲存媒體(軟碟、磁帶、硬碟驅動器)、光磁儲存媒體(例如光磁碟)、CD-ROM(Read Only Memory(唯讀記憶體))、CD-R(可錄光碟)、CD-R/W(可重複燒錄光碟)、半導體記憶體(例如，Mask ROM(光罩唯讀記憶體)、PROM(可編程唯讀記憶體)、EPROM(可拭除可編程唯讀記憶體)、Flash ROM(快閃記憶體)、RAM(隨機存取記體))。又，程式也可以由各種類型的暫時性電腦可讀取之媒體(transitory computer readable medium)供給給電腦。暫時性電腦可讀取之媒體的範例包含電氣信號、光信號及電磁波。暫時性電腦可讀取之媒體，經由電線及光纖等的有線通訊通道或無線通訊通道，可以供給程式給電腦。
本申請書，主張2011年6月10日申請的日本申請專利2011-129700為基礎的優先權，其全部的揭示在此納入。
1‧‧‧半導體記憶裝置
2‧‧‧外部控制部
11‧‧‧記憶體陣列
12‧‧‧陣列構成控制部
13‧‧‧同位檢查部
14‧‧‧選擇部
20‧‧‧位址緩衝器
21‧‧‧行解碼器
22‧‧‧列解碼器
25‧‧‧控制信號緩衝器
26‧‧‧讀取暫存器．IO緩衝控制電路
27‧‧‧狀態暫存器緩衝控制電路
28‧‧‧陣列控制緩衝器
29‧‧‧資料轉換狀態控制電路
31‧‧‧記憶體陣列A
32‧‧‧記憶體陣列B
34‧‧‧資料位元部
35‧‧‧同位位元部
36‧‧‧資料位元部
37‧‧‧同位位元部
39‧‧‧寫入暫存器
40‧‧‧放大器
41‧‧‧選擇器
42‧‧‧比較器
43‧‧‧同位檢查電路A
44‧‧‧同位檢查電路B
51‧‧‧半導體記憶裝置
55‧‧‧同位產生電路
W1‧‧‧單層化記憶體的字幅
W2‧‧‧雙層化記憶體的字幅
[第1圖]係顯示根據本發明第一實施例的半導體記憶裝置的基本構成之功能方塊部；[第2圖]係顯示根據第一實施例的半導體記憶裝置的具體構成之功能方塊部；[第3圖]係第一實施例中的雙層化記憶體構成的例示圖；[第4圖]係第一實施例中的單層化記憶體構成的例示圖；[第5圖]係顯示根據第一實施例的半導體記憶裝置中的處理流程之流程圖；以及[第6圖]係顯示根據第二實施例的半導體記憶裝置的構成之功能方塊部。
1‧‧‧半導體記憶裝置
2‧‧‧外部控制部
11‧‧‧記憶體陣列
12‧‧‧陣列構成控制部
13‧‧‧同位檢查部
14‧‧‧選擇部

权利要求:
Claims (9)
[1] 一種半導體記憶裝置，包括：記憶體陣列，以分別附加位址資訊的複數的記憶體單元所構成，具有持有依照外部控制部的要求讀寫的資料之資料位元部，以及持有對應上述各資料的同位位元之同位位元部；構成控制裝置，經由控制上述位址資訊，調整上述記憶體陣列的方塊構成，使上述記憶體陣列以單層化記憶體或雙層化記憶體的其中之一動作；同位檢查裝置，上述記憶體陣列以上述雙層化記憶體動作時，對於從雙層化的記憶體方塊讀出之對應的2個讀出資料，分別進行同位檢查；以及選擇裝置，上述2個讀出資料中，根據上述同位檢查裝置產生的同位檢查結果正常的一方之讀出資料，選擇性地輸出至上述外部控制裝置。
[2] 如申請專利範圍第1項所述的半導體記憶裝置，更包括：同位檢查結果輸出裝置，輸出上述同位檢查結果至上述外部控制裝置。
[3] 如申請專利範圍第2項所述的半導體記憶裝置，更包括：匹配結果輸出裝置，以1位元為單位比較上述2個讀出資料，得到的匹配結果輸出至上述外部控制裝置。
[4] 如申請專利範圍第1至3項中任一項所述的半導體記憶裝置，更包括：儲存裝置，來自外部控制裝置的寫入資料未附上同位資料時，產生上述寫入資料的同位資料，儲存上述同位資料至對應儲存的資料位元部之上述同位位元部。
[5] 一種半導體記憶裝置的控制方法，包括下列步驟：使記憶體以單層化記憶體或雙層化記憶體其中之一動作的步驟，經由控制位址資訊，調整記憶體陣列的方塊構成，使上述記憶體以單層化記憶體或雙層化記憶體其中之一動作；執行同位檢查的步驟，上述記憶體陣列以上述雙層化記憶體動作時，對於從雙層化的記憶體方塊讀出之對應的2個讀出資料，分別進行同位檢查；以及輸出步驟，上述2個讀出資料中，上述同位檢查結果正常的一方之讀出資料，選擇性地輸出至上述外部控制裝置。
[6] 如申請專利範圍第5項所述的半導體記憶裝置的控制方法，更包括：同位檢查結果輸出步驟，輸出上述同位檢查結果至上述外部控制裝置。
[7] 如申請專利範圍第6項所述的半導體記憶裝置的控制方法，更包括：匹配結果輸出步驟，以1位元為單位比較上述2個讀出資料，得到的匹配結果輸出至上述外部控制裝置。
[8] 如申請專利範圍第5至7項中任一項所述的半導體記憶裝置的控制方法，更包括：儲存步驟，來自外部控制裝置的寫入資料未附上同位資料時，產生上述寫入資料的同位資料，儲存上述同位資料至對應儲存的資料位元部之上述同位位元部。
[9] 一種非暫時性的電腦可讀取之媒體，在電腦中，儲存實行如申請專利範圍第5~8項中任一項所述的方法之半導體記憶裝置的控制程式。

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