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    • 专利摘要:
    於一平行數位-數位積分三角調變中，複數個數位輸入字語被平行接收。對應於量化誤差的誤差字語和輸入字語被平行相加，形成編碼後資料字語。編碼後資料字語隨後被量化，成為平行輸出字語，此量化過程造成的誤差字語被分配至複數個平行調變階段，以達到一預訂量化誤差頻譜分配。該等量化後輸出字語被平行輸出。
    公开号:TW201312950A
    申请号:TW101130261
    申请日:2012-08-21
    公开日:2013-03-16
    发明作者:Zhongxuan Zhang；Bernard Ginetti
    申请人:Mstar Semiconductor Inc；
    IPC主号:H03M7-00
    专利说明:
    平行多位元數位-數位積分三角調變
    本案與信號之數位調變技術相關。
    近年來，由於互補式金氧半導體(CMOS)技術的進步，積分三角調變器(sigma-delta modulator,SDM)被廣泛應用在數位-類比轉換裝置中。積分三角調變乃利用過取樣(oversampling)及雜訊移頻(noise shaping)以準確性換取速度與量化雜訊之移除。現今之設計趨勢為提升取樣率和盡可能降低數位-類比轉換解析度。降低解析度的好處在於，數位-類比轉換器的類比電路可被簡化，此外，還可使用較少且尺寸較大的電路元件，因而提高了元件間的匹配程度。在積分三角調變器式數位-類比轉換器的數位電路中，利用少量單元裝置、共用/特用時脈緩衝器和透過極短的線路傳遞信號，解碼器的時間問題和本地重新同步問題可被改善。塊狀電路佈局(tiled circuit layout)還可最小化整體設計中時脈信號和資料信號之間的偏斜(skew)。
    然而，以高取樣率產生低解析度資料之積分三角調變器本身尚存在未解決的問題。當一積分三角調變器以高資料轉換取樣率接收最高解析度資料，積分三角調變器必須以相當高的資料率處理資料(相較於數位-類比轉換器的類比部分)。無論加法器架構是否已針對速度被最佳化，在量化之前進行的數學運算，即使簡單如少位元的加法或乘法，都會造成過長的關鍵路徑延遲。數位電路的整體複雜度及其複雜的電路模式，尤其在因速度考量採用快速加法器架構時，完全不適合手動製作的客製化塊狀電路佈局(通常用於類比電路)。一般數位設計的電子設計自動化(electronic design automation,EDA)工具，例如實體合成和自動佈局，通常難以應用在時脈頻率等級為兆赫的數位邏輯，即使這種速度就類比電路之深次微米(deep submicron)程序是可行且能輕易達成的。
    一平行數位-數位積分三角調變器包含複數個平行調變階段。每一調變階段包含一輸入匯流排，用以接收一輸入資料字語，平行於其他調變階段之該輸入匯流排之接收其他輸入資料字語。每一調變階段包含又包含一輸出匯流排，用以輸出一輸出資料字語，平行於其他調變階段之該輸出匯流排之輸出其他輸出資料字語。每一調變階段進一步包含一處理電路，耦接至該輸入匯流排以接收該輸入資料字語，並且亦耦接至該輸出匯流排，以提供該輸出資料字語。該積分三角調變器包含一回授分配匯流排，用以分配該等調變階段中之每一處理電路所產生之該誤差字語，以達成一特定量化雜訊頻譜分配。
    關於本案的優點與精神可以藉由以下發明詳述及所附圖式得到進一步的瞭解。
    圖一為根據本案之一實施例中的信號轉換器100示意圖，其中包含做為範例之平行數位-數位積分三角調變器(簡稱積分三角調變器)105。積分三角調變器105包含複數個調變階段110a-110n(統稱調變階段110)；調變階段110透過多個導線或匯流排彼此相連或連接至外部電路。須說明的是，圖一呈現的匯流排和導線組態僅為範例，不對本案的範疇構成限制。此外，如同此技術領域中具有通常知識者可理解的，本案對於調變階段的數量並無限制。
    每一調變階段110中的處理電路包含一輸入處理器112，用以處理自輸入匯流排162a-162n(統稱輸入匯流排162)傳送來的輸入資料及自回授匯流排139a-139n(統稱回授匯流排139)傳送來的資料。每一調變階段110的處理電路可進一步包含透過順向處理匯流排113耦接至輸入處理器112的量化處理器114。
    如圖一所示，數位輸入資料流170包含一連串的數位輸入資料字語(或簡稱輸入字語)172。透過各調變階段110的輸入匯流排162，輸入字語172可被平行提供至各調變階段110的輸入處理器112。於此範例中，輸入資料流170中目前排序最舊的輸入字語172被提供至調變階段110a，而輸入資料流170中目前排序最新的輸入字語被提供至調變階段110n。於輸入處理器112，輸入資料字語172係根據回授分配匯流排137、139所傳遞來的回授資料所編碼。該等處理後資料字語(可稱順向處理資料字語或簡稱順向字語)透過順向處理匯流排113被提供至量化處理器114。該等順向字語被量化處理器114量化，以產生積分三角調變後輸出資料字語(或簡稱輸出字語)149。輸出字語149包含的位元數較少，也就是解析度較低，並且以平行的方式個別透過輸出匯流排130a-130n(統稱輸出匯流排130)傳遞。量化造成的誤差被視為量化誤差字語(或稱誤差字語)，並且係個別透過量化誤差匯流排125a-125n(統稱量化誤差匯流排125或誤差匯流排125)自量化處理器114被傳送至回授分配匯流排137。回授分配匯流排137將該等誤差字語分配至調變階段110，藉此在一特定時脈週期中達到所有輸入字語172的積分三角調變，使因量化造成的量化誤差之頻譜在複數輸出字語149中以一指定方式被分散。
    積分三角調變後輸出資料可被提供至輸出電路107。輸出電路107包含平行至串列(parallel-to-serial,P2S)轉換器140、串列數位資料匯流排145和數位-類比轉換器150。P2S轉換器140將輸出匯流排130上的輸出字語串列化並傳送至串列數位資料匯流排145，成為串列輸出流147。串列輸出流147可被提供至數位-類比轉換器150，以進一步將積分三角調變後輸出字語轉換為類比輸出信號155。如此技術領域中具有通常知識者所能理解的，本案的範疇不受限於輸出電路107的功能。
    如圖一所示，數位-類比轉換器150之取樣率係根據時脈信號CLK2所決定，而積分三角調變器105的操作頻率則是根據時脈信號CLK1所決定的。在這樣的情況下，N個輸入字語172可在時脈信號CLK1之一個週期內被積分三角調變器105平行處理，且可在時脈信號CLK2之N個週期內被串列化為資料流147。當CLK1被設定為CLK2/N，積分三角調變器105進行數位調變的處理時間會是N倍長。
    圖二係繪示一N倍平行一階積分三角調變器200。此處所謂積分三角調變階數係指單一調變階段所接收的誤差字語數量。輸入數位資料流237被提供給串列至平行(serial-to-parallel,S2P)轉換器235，轉為N個平行提供的取樣238a-238n(統稱輸入取樣238)，隨後再直接或透過中介電路被傳送至輸入埠205a-205n(統稱輸入埠205)。輸入埠205可利用直接匯流排或輸入暫存器等硬體實現；本案並未限定輸入埠205的類型或功能。採用暫存器做為輸入埠205時，輸入資料字語係依時脈信號CLK1被載入該等暫存器。
    在某些實施例中，輸入資料流237為對一原始信號(未繪示)進行N倍升頻取樣後產生。如同一般的積分三角調變，升頻取樣可達到分散雜訊的效果。
    輸入字語238自輸入埠205順向提供至各個輸入處理器；在積分三角調變器200中，輸入處理器包含加法器210a-210n(統稱加法器210)。透過順向資料處理匯流排215a-215n(統稱順向資料處理匯流排215)，編碼後輸入字語自加法器210被傳送至量化器220a-220n(統稱量化器220)。量化器220會縮減字語的大小，相對應地也縮減了輸出資料的解析度。做為誤差字語，降低解析度造成的量化誤差透過誤差匯流排226a-226n(統稱誤差匯流排226)被提供至另一調變階段。若積分三角調變器200為一階積分三角調變器，自某個調變階段之量化器(例如量化器220b)輸出的誤差字語被傳遞至其相鄰調變階段的輸入電路(例如加法器210c)。量化器220n的誤差字語被儲存於暫存器223，並且透過匯流排222被提供至加法器210a，與輸入埠205a提供的下一個輸入字語相加。量化器220的量化後輸出字語被各自傳送至輸出埠225a-225n(統稱輸出埠225)。輸出埠225可具有類似於輸入埠205的結構，就此本案不以特定實施方式為限。
    輸出埠225可直接耦接或透過中介電路耦接到平行至串列轉換器240，使輸出資料被串列化，成為輸出資料流242。如圖二所示，輸入資料流237依頻率CLK2被送入串列至平行轉換器235，並依CLK1(等於CLK2/N)的頻率自串列至平行轉換器235被輸出。平行至串列轉換器240以互補的方式操作，也就是依頻率CLK1自輸出埠225接收平行資料，並依頻率CLK2提供輸出資料流242中的輸出字語。如先前所述，積分三角調變器200的邏輯運算可因此以較低的頻率進行。
    如圖二所示，輸入字語238的寬度為M+L位元，M代表輸入字語238中之最高有效位元(MSB)的數量，L代表輸入字語238中之最低有效位元(LSB)的數量。量化器220將該等最高有效位元(也就是順向字語215中的M個最高有效位元)提供至輸出埠225，並將該等最低有效位元(也就是順向字語215中的L個最低有效位元)透過錯誤匯流排226提供至相鄰調變階段，做為誤差字語。藉此，量化器220可利用適當的匯流排結構來實現，令載有最高有效位元的導線自加法器210連接至同一調變階段的輸出埠225，並且令載有最低有效位元的導線自加法器210連接至相鄰調變階段的加法器210，如圖二所示。
    以虛線表示的路徑250被用以代表積分三角調變器200的關鍵路徑，也就是在積分三角調變器200中完成N個輸入字語之積分三角調變所須穿越的最長處理路徑。如圖二所示，關鍵路徑250包含加法器210a-210n進行的N個L位元加法，以及加法器210a進行的一個M位元加法。上層加法器(例如加法器210a)中的一個位元確定後，隨即被傳遞至其下層加法器(例如加法器210b)，然後是加法器210c、...、加法器210n。也就是說，所有加法可同時進行，至少是在時脈信號CLK1的一個週期內。為了進行分析，加法器210被假設為具有慢速加法器架構，例如漣波進位(ripple carry)加法器，其輸出位元係自最低有效位元至最高有效位元逐步確定。在這樣的情況下，總加法器延遲係正比於解析度，也就是位元數量乘以一位元加法器的延遲時間。在傳統非平行積分三角調變器中，對應於M+L個加法器延遲的關鍵路徑必須短於一個數位-類比轉換器取樣週期t s 。二倍平行積分三角調變器的關鍵路徑長度為M+L+1個加法器延遲，且不能長於2．t s 。N倍平行積分三角調變器(例如積分三角調變器200)的關鍵路徑長度為M+L+N-1個加法器延遲，且不能長於N．t s 。將兩個一位元取樣相加的時間預算等於N．t s /(M+L+N-1)。以十六位元輸入解析度和取樣週期t s 等於一毫微秒(ns)的來計算，非平行積分三角調變器要求加法器延遲不能長於大約六十微微秒(ps)，而十六倍平行積分三角調變器可將此時限延長至大約為五百微微秒。
    圖三係繪示一四倍平行二階積分三角調變器300。積分三角調變器300的元件(輸入埠305a-305d、加法器310a-310d、量化器320a-320d、輸出埠325a-325d和暫存器323)可類似於積分三角調變器200中的元件，因此不再贅述。積分三角調變器300的輸入處理器包含乘法器350a-350d(統稱乘法器350)及一個或多個三項加法器310a-310d(統稱加法器310)。
    積分三角調變器300為一二階積分三角調變器，其中之一調變階段的誤差字語會被傳送至另外兩個調變階段的輸入處理器，例如量化器320a輸出的誤差字語被傳送至其最相鄰調變階段的乘法器350b和次相鄰調變階段的加法器310c。相似地，量化器320c的誤差字語被傳送至其最相鄰調變階段的乘法器(亦即乘法器350d)以及次相鄰調變階段的加法器(亦即加法器310a)。同理，量化器320d輸出的誤差字語被傳送至乘法器350a和加法器310b。若無乘法器350，二階積分三角調變器300通常會較一階積分三角調變器200具有更低的量化雜訊。乘法器350可被用來以指定方式改變量化雜訊頻譜。
    於一實施例中，圖四所呈現的可變增益乘法器420可取代積分三角調變器300中的乘法器350。該乘數或增益α可根據增益控制信號410被調整。誤差字語透過回授分配匯流排405被提供至乘法器420。在這樣的情況下，積分三角調變器300的雜訊轉移函數(noise transfer function,NTF)被表示如下：
    此雜訊轉移函數的共軛複零(complex conjugate zero)出現在標準化後頻率f 0 ，其關係式如下：α=2 cos(2πf 0 )，(式二)
    其中f 0 係將選擇的頻率根據取樣頻率標準化，也就是f 0 =F/FCLK2，其中F是根據增益控制信號410選擇的頻率。因此，式二可被改寫為：
    增益α不同的多個雜訊轉移函數之頻譜係顯示於圖五。由此可看出，該雜訊轉移函數的頻譜零(spectral null)為可調整的，也就是可藉由適當選擇增益α來調整。此技術領域中具有通常知識者可理解進行此分析可產生一組套用於該等乘法器350的固定增益α，使量化誤差雜訊的頻譜分配符合期望。
    圖六係繪示根據本案之一實施例中的平行積分三角調變程序600流程圖。步驟605為平行接收輸入字語。步驟610為加入誤差字語，以構成順向字語。該等順向字語在步驟615被量化，成為平行輸出字語。在步驟620中，誤差字語根據順向字語被產生。在步驟625中，誤差字語被分配至平行相加程序(步驟610)。該等量化後輸出字語在步驟630被平行輸出。針對一組新的輸入字語，程序600可自步驟605開始再重複被執行。
    本案之某些實施例中的功能性元件之製作、傳遞、銷售型態可為儲存於非暫態電腦可讀取媒體中的處理器指令。舉例而言，如圖七所示，一此類電腦可讀取媒體(未繪示)中的處理器指令703可被提供至一電路製作程序700。處理器指令703被電子設計自動化(electronic design automation,EDA)介面處理器705執行後，本案之實施例的圖樣化表示，例如透過一顯示裝置(未繪示)，可被呈現給使用者瀏覽。透過EDA介面705，電路設計者可將本案整合進一更大的電路中。在電路設計完成後，另一載有處理器指令710(例如硬體描述語言)的非暫態電腦可讀取媒體(未繪示)，可被提供至設計資料實現處理器715。設計資料實現處理器715可利用有形的集成電路將指令710轉換為另一組處理器指令720。處理器指令720可被電路製作系統725執行，產生用以建立元件及連線之遮罩圖樣資訊、元件設置位置資訊、包裝資訊等各種於製作電路產品730過程中需要的資料。處理器指令720還可包含銑床操作指令和佈線操作指令。須說明的是，處理器指令720的形式無關於電路730的實體類型。
    處理器指令703、710和720可被編碼並儲存於非暫態電腦可讀取媒體內，並且不受限於處理平台的類型，亦不受限於將該等處理器指令存入電腦可讀取媒體的編碼方式。
    須說明的是，上述電腦可讀取媒體可為任何一種非暫態媒體，儲存有能被處理器讀取、解碼並執行的指令703、710、720和用以實現圖六所示之程序600的處理器指令。非暫態媒體包含電子、磁性及光學儲存裝置。非暫態電腦可讀取媒體包含但不限於：唯讀記憶體(ROM)、隨機存取記憶體(RAM)和其他電子儲存裝置、CD-ROM、DVD和其他光學儲存裝置、磁帶、軟碟、硬碟及其他磁性儲存裝置。該等處理器指令可利用各種程式語言實現本案。
    藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本案之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本案之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本案所欲申請之專利範圍的範疇內。
    100‧‧‧信號轉換器
    105‧‧‧積分三角調變器
    107‧‧‧輸出電路
    110‧‧‧調變階段
    112‧‧‧輸入處理器
    113‧‧‧順向處理匯流排
    114‧‧‧量化處理器
    125‧‧‧誤差字語
    130‧‧‧輸出匯流排
    137‧‧‧回授分配匯流排
    139‧‧‧回授匯流排
    140‧‧‧平行至串列轉換器
    145‧‧‧串列數位資料匯流排
    147‧‧‧串列輸出流
    149‧‧‧輸出字語
    150‧‧‧數位-類比轉換器
    155‧‧‧類比輸出信號
    162‧‧‧輸入匯流排
    170‧‧‧數位輸入資料流
    172‧‧‧輸入字語
    200‧‧‧一階積分三角調變器
    205‧‧‧輸入埠
    210‧‧‧加法器
    215‧‧‧順向資料處理匯流排
    220‧‧‧量化器
    223‧‧‧暫存器
    225‧‧‧輸出埠
    226‧‧‧誤差匯流排
    235‧‧‧串列至平行轉換器
    237‧‧‧輸入數位資料流
    238‧‧‧輸入取樣
    240‧‧‧平行至串列轉換器
    242‧‧‧輸出資料流
    300‧‧‧二階積分三角調變器
    305‧‧‧輸入埠
    310‧‧‧加法器
    320‧‧‧量化器
    323‧‧‧暫存器
    325‧‧‧輸出埠
    350‧‧‧乘法器
    405‧‧‧回授分配匯流排
    410‧‧‧增益控制信號
    420‧‧‧可變增益乘法器
    600‧‧‧平行積分三角調變程序
    605~630‧‧‧步驟
    700‧‧‧電路製作程序
    703、710、720‧‧‧處理器指令
    705‧‧‧EDA介面處理器
    715‧‧‧設計資料實現處理器
    725‧‧‧電路製作系統
    730‧‧‧電路
    圖一為根據本案之一實施例中的信號轉換器示意圖。
    圖二為一平行多位元一階數位-數位積分三角調變器的示意圖。
    圖三為包含雜訊移頻乘法器之平行多位元二階數位-數位積分三角調變器的示意圖。
    圖四為一可變增益乘法器的示意圖。
    圖五係用以呈現對應於多個不同增益的雜訊轉移函數之頻譜。
    圖六為一平行多位元數位-數位積分三角調變程序的流程圖。
    圖七為平行多位元數位-數位積分三角調變器之電路設計及製造程序的方塊圖。
    100‧‧‧信號轉換器
    105‧‧‧積分三角調變器
    107‧‧‧輸出電路
    110‧‧‧調變階段
    112‧‧‧輸入處理器
    113‧‧‧順向處理匯流排
    114‧‧‧量化處理器
    125‧‧‧誤差字語
    130‧‧‧輸出匯流排
    137‧‧‧回授分配匯流排
    139‧‧‧回授匯流排
    140‧‧‧平行至串列轉換器
    145‧‧‧串列數位資料匯流排
    147‧‧‧串列輸出流
    149‧‧‧輸出字語
    150‧‧‧數位-類比轉換器
    155‧‧‧類比輸出信號
    162‧‧‧輸入匯流排
    170‧‧‧數位輸入資料流
    172‧‧‧輸入字語
    权利要求:
    Claims (20)
    [1] 一種信號轉換裝置，包含：複數個平行調變階段，每一調變階段包含：一輸入匯流排，用以接收一輸入資料字語，平行於其他輸入資料字語，該其他輸入資料字語係由其他平行調變階段之該等輸入匯流排接收，該輸入資料字語具有一預設輸入字語寬度；一輸出匯流排，用以輸出一輸出資料字語，平行於其它輸出資料字語，該其他輸出資料字語係由其他平行調變階段之該等輸出匯流排輸出，該輸出資料字語具有一預設輸出字語寬度；以及一處理電路，耦接至該輸入匯流排，以接收該輸入資料字語，該處理電路被耦接至該輸出匯流排，以提供該輸出資料字語，該處理電路進一步產生一誤差字語；以及一回授分配匯流排，將該等調變階段中之每一處理電路所產生之每一誤差字語分配至該複數個調變階段，以達成一特定量化雜訊頻譜分配。
    [2] 如申請專利範圍第1項所述之信號轉換裝置，其中每一調變階段中之該處理電路包含：一輸入處理器，耦接至該輸入匯流排，用以接收該輸入資料字語；以及一量化處理器，耦接至該輸入處理器及該輸出匯流排，該量化處理器提供該輸出資料字語至該輸出匯流排，並提供該誤差字語至該回授分配匯流排。
    [3] 如申請專利範圍第2項所述之信號轉換裝置，其中該回授分配匯流排傳遞每一調變階段產生之該誤差字語到至少一其餘調變階段之該輸入處理器，以達成該特定量化雜訊頻譜分配。
    [4] 如申請專利範圍第3項所述之信號轉換裝置，其中該回授分配匯流排將接收目前排序最新的一輸入字語之該調變階段所產生之該誤差字語傳遞至接收目前排序最舊的一輸入字語之該調變階段中之該輸入處理器。
    [5] 如申請專利範圍第4項所述之信號轉換裝置，其中每一調變階段包含：一順向資料匯流排，將該輸入處理器連接至該量化處理器，具有數量等於該輸入字語寬度之複數個導線；其中該量化處理器將該順向資料匯流排中之一第一部分導線連接至該輸出匯流排，該第一部分導線之數量等於該輸出字語寬度，該量化處理器將該順向資料匯流排中之一第二部分導線連接至該回授分配匯流排，以將該誤差字語分配至該複數個調變階段。
    [6] 如申請專利範圍第5項所述之信號轉換裝置，其中該回授分配匯流排將每一處理電路產生之該誤差字語分配至不只一個其他調變階段中之該輸入處理器。
    [7] 如申請專利範圍第6項所述之信號轉換裝置，其中該輸入處理器包含一加法器，將透過該回授分配匯流排傳來之該誤差字語和透過該輸入匯流排傳來之該輸入字語相加。
    [8] 如申請專利範圍第7項所述之信號轉換裝置，其中至少一調變階段中之該輸入處理器包含一乘法器，該乘法器具有一輸出連接到該至少一其餘調變階段中之該輸入處理器之該加法器。
    [9] 如申請專利範圍第8項所述之信號轉換裝置，其中該乘法器為可程式化的，且係根據一信號調整該量化雜訊之該頻譜分配。
    [10] 一種信號轉換方法，包含：平行接收一數位資料流，做為複數個平行輸入資料字語；處理該複數個平行輸入資料字語，以產生複數個平行順向資料字語；量化該複數個順向資料字語，成為複數個平行輸出資料字語；根據該複數個平行輸出資料字語，形成複數個誤差字語；分配該複數個誤差字語，使得該複數個誤差字語被加入該平行輸入資料字語後，上述量化步驟產生之一量化雜訊被移頻以達到一特定頻譜分配；依據上述分配步驟將該複數個誤差字語之一加回至該複數個平行輸入資料字語之一，以形成另一順向資料字語；以及平行輸出該複數個輸出資料字語。
    [11] 如申請專利範圍第10項所述之信號轉換方法，其中量化該複數個順向資料字語包含傳遞每一順向資料字語中之複數個位元之部分做為該輸出資料字語；形成該複數個誤差字語包含傳遞每一順向資料字語中之該複數個位元之剩餘部份做為該誤差字語。
    [12] 如申請專利範圍第11項所述之信號轉換方法，其中分配該複數個誤差字語包含分配該複數個誤差字語使得每一誤差字語被加入用以形成另一順向資料字語之該輸入資料字語。
    [13] 如申請專利範圍第12項所述之信號轉換方法，進一步包含：對源於該順向資料字語之該誤差字語施以乘法；以及將被施以乘法後之誤差字語加入構成其他順向資料字語之該輸入資料字語。
    [14] 一種有形非暫態電腦可讀取媒體，其中儲存有多個處理器指令，該多個處理器指令被一處理器執行後產生一資料，該資料被提供至一電子電路製作裝置後能製作出一電路，該電路包含：複數個平行調變階段，每一調變階段包含：一輸入匯流排，用以接收一輸入資料字語，平行於其他輸入資料字語，該其他輸入資料字語係由其他平行調變階段之該等輸入匯流排接收，該輸入資料字語具有一預設輸入字語寬度；一輸出匯流排，用以輸出一輸出資料字語，平行於其它輸出資料字語，該其他輸出資料字語係由其他平行調變階段之該等輸出匯流排輸出，該輸出資料字語具有一預設輸出字語寬度；以及一處理電路，耦接至該輸入匯流排，以接收該輸入資料字語，該處理電路被耦接至該輸出匯流排，以提供該輸出資料字語，該處理電路進一步產生一誤差字語；以及一回授分配匯流排，將該等調變階段中之每一處理電路所產生之每一誤差字語分配至該複數個調變階段，以達成一特定量化雜訊頻譜分配。
    [15] 如申請專利範圍第14項所述之有形非暫態電腦可讀取媒體，其中該電路包含：一輸入處理器，耦接至該輸入匯流排，用以接收該輸入資料字語；以及一量化處理器，耦接至該輸入處理器及該輸出匯流排，該量化處理器提供該輸出資料字語至該輸出匯流排，並提供該誤差字語至該回授分配匯流排。
    [16] 如申請專利範圍第15項所述之有形非暫態電腦可讀取媒體，其中該回授分配匯流排被配置為用以傳遞每一調變階段產生之該誤差字語到至少一其餘調變階段之該輸入處理器，以達成該特定量化雜訊頻譜分配，該回授分配匯流排並且將接收一目前排序最新之一輸入字語之該調變階段所產生之該誤差字語傳遞至接收目前排序最舊之一輸入字語之該調變階段中之該輸入處理器。
    [17] 如申請專利範圍第16項所述之有形非暫態電腦可讀取媒體，其中該電路包含：一順向資料匯流排，將該輸入處理器連接至該量化處理器，具有數量等於該輸入字語寬度之複數個導線；其中該量化處理器將該順向資料匯流排中之一第一部分導線連接至該輸出匯流排，該第一部分導線之數量等於該輸出字語寬度，該量化處理器將該順向資料匯流排中之一第二部分導線連接至該回授分配匯流排，以將該誤差字語分配至該複數個調變階段。
    [18] 如申請專利範圍第17項所述之有形非暫態電腦可讀取媒體，其中該回授分配匯流排將每一處理電路產生之該誤差字語分配至不只一個其他調變階段中之該輸入處理器；該輸入處理器包含一加法器，將透過該回授分配匯流排傳來之該誤差字語和透過該輸入匯流排傳來之該輸入字語相加。
    [19] 如申請專利範圍第18項所述之有形非暫態電腦可讀取媒體，其中該電路包含：一乘法器，包含於至少一調變階段中之該輸入處理器，該乘法器具有一輸出連接至該至少一其餘調變階段中之該輸入處理器之該加法器。
    [20] 如申請專利範圍第19項所述之有形非暫態電腦可讀取媒體，其中該乘法器為可程式化的，且係根據一信號調整該量化雜訊之該頻譜分配。
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