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    本發明提供之積體電路的形成方法，包括提供具有高介電常數之介電層於其上的基板，與提供多晶矽閘極結構於高介電常數之介電層上。接著進行摻雜製程於緊鄰多晶矽閘極結構的基板上，再將多晶矽閘極結構移除並置換為金屬閘極結構。將層間介電層沉積於金屬閘極結構與摻雜後之基板上，再乾蝕刻以形成溝槽於層間介電層中且露出金屬閘極結構之上表面。在乾蝕刻製程後進行濕蝕刻製程，以形成底切緊鄰金屬閘極結構之上表面。接著將導電材料填入溝槽與底切。
    公开号:TW201312660A
    申请号:TW101128181
    申请日:2012-08-06
    公开日:2013-03-16
    发明作者:Harry Hak-Lay Chuang；Sheng-Chen Chung；Wei-Cheng Wu；Bao-Ru Young；Huan-Just Lin；Tsai-Chun Li
    申请人:Taiwan Semiconductor Mfg；
    IPC主号:H01L29-00
    专利说明:
    積體電路與其形成方法
    本發明係關於半導體元件的形成方法，且更特別關於其接點之底切結構。
    半導體製程持續進步與改良的領域之一為元件尺寸。舉例來說，金氧半場效電晶體(MOSFET)的閘極結構尺寸(如寬度)持續縮減，可增加元件密度並降低元件所需的驅動功率。另一進步與改良的領域為MOSFET元件採用高介電常數材料與金屬閘極。本發明提供上述MOSFET元件的改良製程。
    本發明一實施例提供一種積體電路的形成方法，包括：提供基板；形成金屬閘極結構於基板上；提供介電層於金屬閘極結構上；進行第一蝕刻製程，以形成溝槽於金屬閘極結構上的介電層中；進行第二蝕刻製程以形成底切於金屬閘極結構中，其中第二蝕刻製程係等向蝕刻製程，且底切緊鄰溝槽；以及將導電材料填入溝槽與底切，以接觸金屬閘極結構。
    本發明一實施例提供一種積體電路的形成方法，包括：提供基板，其具有高介電常數之介電層於其上；形成多晶矽閘極結構於該高介電常數之介電層上；進行掺雜製程於緊鄰多晶矽閘極結構之基板上；移除多晶矽閘極結構後，形成金屬閘極結構；提供層間介電層於金屬結構與掺雜後之基板上；進行乾蝕刻製程，以形成溝槽於層間介電層中且露出金屬閘極結構之上表面；在乾蝕刻製程後進行濕蝕刻製程，以形成底切緊鄰金屬閘極結構之上表面；以及將導電材料填入溝槽與底切。
    本發明一實施例提供一種積體電路，包括：半導體基板，包括源極區與汲極區；閘極介電層位於半導體基板上；金屬閘極結構位於半導體基板與閘極介電層上，且金屬閘極結構位於源極區與汲極區之間；層間介電層位於半導體基板上；第一接點與第二接點延伸穿過層間介電層，以分別鄰接源極區與汲極區；以及第三接點延伸穿過層間介電層，以鄰接金屬閘極結構之上表面，其中第三接點更延伸至金屬閘極結構的底切。
    可以理解的是，下述揭露的內容將提供多種實施例或實例以說明不同特徵。下述內容中，不同元件與組態的特定實施例僅用以簡化說明而非侷限本發明。本發明在不同圖示中採用相同符號標示不同實施例的類似元件，但上述重複的符號並不代表不同實施例中的元件具有相同的對應關係。此外，形成某一元件於另一元件上包含了兩元件為直接接觸，或者兩者間隔有其他元件這兩種情況。
    第1圖係本發明一實施例中，製作半導體元件的方法100。半導體元件包含n型場效電晶體(nFET)與p型場效電晶體(pFET)，兩者均具有金屬閘極堆疊電阻並以本發明的多種方式形成。第2-19圖係本發明一或多個實施例中，半導體元件200之製程剖視圖。下述之第1至19圖將用以搭配說明半導體元件200與其形成方法100。
    如第1及2圖所示，方法100之步驟102提供半導體基板201，以形成閘極於其上。半導體基板201包括矽。在其他實施例中，基板包括鍺、矽鍺合金、或其他合適的半導體材料。半導體基板亦包含其他掺雜區如n型井區與p型井區。半導體基板201包括隔離結構如淺溝槽隔離結構(STI)202形成於半導體基板中，以分隔nFET與pFET。形成淺溝槽隔離結構202的方法包括蝕刻基板以形成溝槽，接著將一或多個絕緣材料如氧化矽、氮化矽、或氮氧化矽填入溝槽。填入溝槽的材料可為多層結構，比如熱氧化襯墊層上填有氮化矽。在一實施例中，形成淺溝槽隔離結構202的製程依序如下：形成一氧化物墊層、以低壓氣相沉積法(LPCVD)形成氮化物層、以光阻及光罩圖案化STI開口、蝕刻基板以形成溝槽於基板中、視情況熱成長氧化物襯墊於溝槽中，以改善溝槽界面的附著性、以化學氣相沉積法將氧化物填入溝槽中、以化學機械研磨法回蝕刻、以及剝除氮化物以保留STI結構。半導體基板201亦含有多種n型井區與p型井區形成於多種主動區中。
    接著形成兩個相同的閘極堆疊204與206於半導體基板201上，分別位於淺溝槽隔離結構202兩側。在此實施例中，每一閘極堆疊204與206自半導體基板201上依序為氧化矽界面層、高介電常數之介電層、與蓋層214。在多種實施例中，氧化矽界面層之形成方法可為化學氧化法、熱氧化法、原子層沉積、或化學氣相沉積。高介電常數之介電層之形成方法可為化學氣相沉積法、原子層沉積法、電漿增強式化學氣相沉積法、或電漿增強式原子層沉積法。蓋層214的形成法可為化學氣相沉積法搭配矽烷前驅物或其他矽為主的前驅物。
    同樣在此實施例，接著形成多晶矽層216於氧化矽界面層/高介電常數之介電層/與蓋層214之堆疊結構上。在此實施例中，多晶矽層216不具掺雜物。多晶矽層216可被非晶矽取代，或進一步含有非晶矽。接著形成氧化物層218於多晶矽層216上，再形成氮化矽層220於氧化物層218上，以形成硬遮罩。可以理解的是，形成上述堆疊結構的製程如圖案化已熟知於本技術領域中具有通常知識者，在此不贅述。
    如第1及3圖所示，方法100之步驟103形成氮化矽封環230環繞閘極堆疊204與206。在此實施例中，可採用原子層沉積法形成厚度近似50Å的氮化矽封環230。此外，對半導體基板201進行掺雜，以形成源極/汲極結構(S/D)的鹵素之淡掺雜源極/汲極區(LDD)。藉由適當掺質，可形成nFET與pFET元件的源極/汲極區。
    如第1及4圖所示，方法100之步驟104形成主要側壁(MSW)。主要側壁所含的氧化物層232鄰接氮化矽封環230與半導體基板201上表面。在此實施例中，以原子層沉積法形成厚度約30Å的氧化物層232。主要側壁所含的氮化矽側壁234係形成於氧化物層232的外表面上。氮化矽側壁之最大厚度為約250Å。如第4圖所示，主要側壁鄰接閘極堆疊204與206之側壁，且未完全覆蓋半導體基板201。
    如第1及5圖所示，方法100之步驟105掺雜並活化源極/汲極區240。如前述之步驟103，在步驟104形成主要側壁前，已先形成淡掺雜源極/汲極區(LDD)於半導體基板201中。步驟105進行更濃的掺雜步驟。nFET之源極/汲極區240掺有p型掺質如硼或BF2，而pFET之源極/汲極區240掺有n型掺質如磷或砷。源極/汲極區240可直接形成於半導體基板201上、形成於p型井區結構中、形成於n型井區結構中、形成於雙重井區結構中、或採用隆起結構。在此實施例中，活化源極/汲極的方法可為約1150℃之雷射回火，或峰值約1010℃之快速熱回火。
    如第1及6圖所示，方法100之步驟106形成矽化鎳區242接觸源極/汲極區240。在此實施例中，在步驟105形成主要側壁後，沉積厚度約400 Å之Ni層於半導體基板201中。
    如第1及7圖所示，方法100之步驟107自兩個閘極堆疊移除主要側壁之部份氮化矽側壁234。在第7圖中，主要側壁仍保留部份氮化矽側壁244與氧化物層232。在此實施例中，移除部份氮化矽側壁234的方法為約120℃的磷酸濕蝕刻。此製程亦移除多晶矽層216上的硬遮罩(由氧化物層218與氮化矽層220所構成)。在此實施例中，由氧化物層218與氮化矽層220所構成的硬遮罩係由乾蝕刻製程移除。
    如第1及8圖所示，方法100之步驟108形成層間介電層(ILD)250於閘極堆疊204與206上。在此實施例中，先沉積具有拉伸應力的氮化矽接點蝕刻停止層252，其厚度約為200Å。接著以離子電漿沉積厚度約2000 Å的層間介電層250，其組成可為磷酸鹽矽酸鹽玻璃(PSG)。
    如第1及9圖所示，方法100之步驟109平坦化第8圖的結構上表面，以露出多晶矽層216。在此實施例中，平坦化步驟為化學機械研磨法。
    如第1及10圖所示，方法100之步驟110遮罩閘極堆疊204與206中的一者。在此實施例中，以圖案化光阻層260遮罩nFET的閘極堆疊204之多晶矽層216。在特定實施例中，先沉積厚度為20Å的氮化鈦硬遮罩層262於元件表面上，再沉積光阻層。接著圖案化光阻層，以遮罩nFET之閘極堆疊204。
    如第1及11圖所示，方法100之步驟111移除pFET之閘極堆疊206中的多晶矽層216。在此實施例中，自pFET之閘極堆疊206蝕刻移除多晶矽層216以形成溝槽，而第10圖中的圖案化光阻層260可遮罩nFET之閘極堆疊204中的多晶矽層免於被移除。之後將金屬閘極266填入上述溝槽。金屬閘極266可為一或多層。在此實施例中，可依序沉積金屬如下：氮化鉭、氮化鈦、氮化鉭、氮化鈦、與含有少量銅的鋁。沉積的金屬層將會覆蓋整個半導體元件200的表面，但超出多晶矽層216上表面的部份，將與圖案化光阻層260一同被化學機械研磨法移除。
    如第1、12、及13圖所示，方法100之步驟112將重複相同步驟於nFET之閘極堆疊204。在此實施例中，由於pFET之閘極結構206中的多晶矽已被移除製換，因此不需以圖案化光阻覆蓋pFET之閘極堆疊。蝕刻移除nFET之閘極堆疊204中的多晶矽層216，以形成溝槽。之後將金屬閘極268填入上述溝槽。金屬閘極268可為一或多層。在此實施例中，可依序沉積金屬如下：氮化鉭、鋁化鈦、氮化鈦、與含有少量銅的鋁。沉積的金屬層將會覆蓋整個半導體元件200的表面，但超出多晶矽層216上表面的部份，將被化學機械研磨法移除。如此一來，閘極堆疊結構204與206之閘極為金屬而非多晶矽。
    在此實施例中，形成薄膜286與288於金屬的閘極堆疊204與206之金屬閘極266與268上，如第13圖所示。薄膜286與288為超薄的氮氧化金屬薄膜，其厚度介於約1nm至約10nm之間，如美國申請案61/530,845所揭示(請見附件)。在其他實施例中，上述薄膜作為後續蝕刻製程之蝕刻停止層，見第16圖。
    如第1及14圖所示，方法100之步驟114形成層間介電層290於金屬的閘極堆疊204與206與薄膜286與288(未圖示)上。在此實施例中，層間介電層290係未掺雜之矽酸鹽玻璃(USG)，其厚度為約1450Å。在400℃下以矽烷、一氧化二氮、與氦氣之組合進行沉積，可形成未掺雜之矽酸鹽玻璃。層間介電層(USG)290可形成於層間介電層(PSG)250上，亦可移除層間介電層250，及/或形成額外的介電材料組合。
    如第1及15圖所示，方法100之步驟115形成光阻層於層間介電層290的上表面上。接著以微影製程或電子束製程圖案化光阻層，以形成圖案化光阻層292。圖案化光阻層292之開口對應後述之溝槽與接點。
    如第1及16圖所示，方法100之步驟116以圖案化光阻層292之開口為依據，進行第一蝕刻步驟294以移除開口露出之層間介電層290。在此實施例中，第一蝕刻步驟294採用含氟氣體如四氟化碳、二氟化碳、或六氟乙烷進行乾式的非等向電漿蝕刻。為了使第一蝕刻步驟294具有適當的蝕刻形狀與蝕刻選擇性，非等向的電漿蝕刻可分為多個蝕刻階段，比如主蝕刻、過蝕刻、及後蝕刻。第一蝕刻步驟294會形成具有垂直側壁的溝槽296與298，且上述溝槽296與298將停止於金屬閘極266與268及半導體基板201的上表面。在某些實施例中，可先形成一或多層的蝕刻停止層於半導體基板201上，以阻止或減緩蝕刻製程影響半導體基板201。
    如第1及17圖所示，方法100之步驟117進行第二蝕刻步驟300。在此實施例中，第二蝕刻步驟300採用對金屬閘極266與268具有蝕刻選擇性之濕式等向蝕刻。在室溫下，適用於氮化鉭、鋁化鈦、氮化鈦、及鋁之蝕刻液可為稀釋的氨水/雙氧水/水(APM)溶液。第二蝕刻步驟300會讓緊鄰金屬閘極266與268之溝槽298形成底切302。第二蝕刻步驟300會進一步與溝槽296與298作用，使其更形成漸縮輪廓，如第19圖所示。
    如第1及18圖所示，方法100之步驟118形成黏著層304至溝槽298與底切302上。在此實施例中，黏著層304包含鈦與氮化鈦的多層沉積結構。在其他實施例中，可再形成一或多層如阻障層。
    如第1及19圖所示，方法100之步驟119將導電材料填入溝槽296與298中。在此實施例中，接點材料如鎢可沉積於半導體元件200上。在其他實施例中，接點材料可為鈷。接著進行平坦化製程以移除層間介電層290上的接點材料，形成源極/汲極接點306與閘極接點308。之後可進行步驟120如後端製程(BEOL)。
    上述實施例具有多種優點，比如金屬閘極266與268及對應之閘極接點308之間具有的表面接觸較多。較多的表面接觸可降低金屬閘極與閘極接點之間的接點電阻。可以理解的是，其他實施例可能不具備相同優點。
    本發明並不限於含有場效電晶體(比如金氧半電晶體)之半導體結構，可進一步應用於其他含有金屬閘極堆疊的積體電路。舉例來說，半導體結構可含有動態隨機存取記憶體(DRAM)單元、影像檢測器、電容、及/或其他微電子元件(以下統稱微電子元件)。在另一實施例中，半導體結構包含鰭狀場效電晶體。本發明之實施例亦可應用於其他種類的電晶體，比如單閘極電晶體、雙閘極電晶體、或其他多閘極電晶體，並可應用於其他領域如太陽能電池、記憶單元、邏輯單元、或類似物。
    雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
    100‧‧‧方法
    102、103、104、105、106、107、108、109、110、111、112、114、115、116、117、118、119、120‧‧‧步驟
    200‧‧‧半導體元件
    201‧‧‧半導體基板
    202‧‧‧淺溝槽隔離結構
    204、206‧‧‧閘極堆疊
    214‧‧‧蓋層
    216‧‧‧多晶矽層
    218、232‧‧‧氧化物層
    220‧‧‧氮化矽層
    230‧‧‧氮化矽封環
    234、244‧‧‧氮化矽側壁
    240‧‧‧源極/汲極區
    250、290‧‧‧層間介電層
    252‧‧‧接點蝕刻停止層
    260、292‧‧‧圖案化光阻層
    262‧‧‧氮化鈦硬遮罩層
    266、268‧‧‧金屬閘極
    286、288‧‧‧薄膜
    294‧‧‧第一蝕刻步驟
    296、298‧‧‧溝槽
    300‧‧‧第二蝕刻步驟
    302‧‧‧底切
    304‧‧‧黏著層
    306‧‧‧源極/汲極接點
    308‧‧‧閘極接點
    第1圖係本發明一實施例中，具有金屬閘極堆疊之半導體元件的形成方法；以及第2至19圖係以第1圖的方法，形成包含金屬閘極堆疊之n型與p型金氧半場效電晶體(nFET與pFET)的半導體元件之製程剖視圖。
    200‧‧‧半導體元件
    266、268‧‧‧金屬閘極
    290‧‧‧層間介電層
    298‧‧‧溝槽
    302‧‧‧底切
    304‧‧‧黏著層
    权利要求:
    Claims (10)
    [1] 一種積體電路的形成方法，包括：提供一基板；形成一金屬閘極結構於該基板上；提供一介電層於該金屬閘極結構上；進行一第一蝕刻製程，以形成一溝槽於該金屬閘極結構上的該介電層中；進行一第二蝕刻製程以形成一底切於該金屬閘極結構中，其中該第二蝕刻製程係等向蝕刻製程，且該底切緊鄰該溝槽；以及將一導電材料填入該溝槽與該底切，以接觸該金屬閘極結構。
    [2] 如申請專利範圍第1項所述之積體電路的形成方法，更包括：形成一高介電常數之閘極介電層於該基板與該金屬閘極結構之間。
    [3] 如申請專利範圍第1項所述之積體電路的形成方法，其中該第一蝕刻製程包括乾蝕刻，且該第二蝕刻製程包括濕蝕刻。
    [4] 如申請專利範圍第3項所述之積體電路的形成方法，其中該金屬閘極結構之金屬材料包括一或多種下列物質：銅、鋁、與鈦，且該濕蝕刻對部份的該些金屬材料具有蝕刻選擇性。
    [5] 如申請專利範圍第1項所述之積體電路的形成方法，更包括：形成一源極/汲極區於該基板中；以及其中該第一蝕刻製程形成一額外溝槽於該介電層中，且該額外溝槽緊鄰該源極/汲極區。
    [6] 如申請專利範圍第1項所述之積體電路的形成方法，在將該導電材料填入該底切之步驟前，更包括沉積一黏著層於該底切中。
    [7] 一種積體電路的形成方法，包括：提供一基板，其具有一高介電常數之介電層於其上；形成一多晶矽閘極結構於該高介電常數之介電層上；進行一掺雜製程於緊鄰該多晶矽閘極結構之該基板上；移除該多晶矽閘極結構後，形成一金屬閘極結構；提供一層間介電層於該金屬結構與掺雜後之該基板上；進行一乾蝕刻製程，以形成一溝槽於該層間介電層中且露出該金屬閘極結構之上表面；在該乾蝕刻製程後進行一濕蝕刻製程，以形成一底切緊鄰該金屬閘極結構之上表面；以及將一導電材料填入該溝槽與該底切。
    [8] 如申請專利範圍第7項所述之積體電路的形成方法，在沉積該層間介電層之步驟前，更包括形成一薄膜於該金屬閘極結構上，且該薄膜包括氮氧化物。
    [9] 一種積體電路，包括：一半導體基板，包括一源極區與一汲極區；一閘極介電層位於該半導體基板上；一金屬閘極結構位於該半導體基板與該閘極介電層上，且該金屬閘極結構位於該源極區與該汲極區之間；一層間介電層位於該半導體基板上；一第一接點與一第二接點延伸穿過該層間介電層，以分別鄰接該源極區與該汲極區；以及一第三接點延伸穿過該層間介電層，以鄰接該金屬閘極結構之上表面，其中該第三接點更延伸至該金屬閘極結構的一底切。
    [10] 如申請專利範圍第9項所述之積體電路，其中該第一、第二、與第三接點包括鎢，且更包括一黏著層位於鎢與該層間介電層之間。
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    US20130069174A1|2013-03-21|
    CN103000572A|2013-03-27|
    KR20130029717A|2013-03-25|
    KR101388347B1|2014-04-22|
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    US8546227B2|2013-10-01|
    US20130328115A1|2013-12-12|
    CN103000572B|2016-01-27|
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    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    TWI570786B|2014-11-18|2017-02-11|台灣積體電路製造股份有限公司|半導體裝置與其形成方法|JP4511212B2|2004-02-20|2010-07-28|Ｏｋｉセミコンダクタ株式会社|半導体装置及びその製造方法|
    KR100753138B1|2006-09-29|2007-08-30|주식회사 하이닉스반도체|반도체 소자 제조방법|
    US8097500B2|2008-01-14|2012-01-17|International Business Machines Corporation|Method and apparatus for fabricating a high-performance band-edge complementary metal-oxide-semiconductor device|
    US8009477B2|2008-07-30|2011-08-30|Qimonda Ag|Integrated circuit and method of forming an integrated circuit|
    US8030718B2|2008-09-12|2011-10-04|Taiwan Semiconductor Manufacturing Company, Ltd.|Local charge and work function engineering on MOSFET|
    US9595477B2|2011-01-20|2017-03-14|Taiwan Semiconductor Manufacturing Company, Ltd.|Semiconductor device including an epitaxy region|
    JP2011176372A|2011-06-09|2011-09-08|Renesas Electronics Corp|半導体装置およびその製造方法|US9368603B2|2011-09-15|2016-06-14|Taiwan Semiconductor Manufacturing Company, Ltd.|Contact for high-k metal gate device|
    US9330939B2|2012-03-28|2016-05-03|Applied Materials, Inc.|Method of enabling seamless cobalt gap-fill|
    US9385069B2|2013-03-07|2016-07-05|Taiwan Semiconductor Manufacturing Company, Ltd.|Gate contact structure for FinFET|
    JP2014187132A|2013-03-22|2014-10-02|Toshiba Corp|半導体装置|
    US9466494B2|2014-11-18|2016-10-11|Taiwan Semiconductor Manufacturing Company, Ltd.|Selective growth for high-aspect ration metal fill|
    US9478626B2|2014-12-19|2016-10-25|Taiwan Semiconductor Manufacturing Co., Ltd.|Semiconductor device with an interconnect structure and method for forming the same|
    US10840105B2|2015-06-15|2020-11-17|Taiwan Semiconductor Manufacturing Co., Ltd.|Gate structure with insulating structure and method for manufacturing the same|
    CN105097473A|2015-09-28|2015-11-25|上海集成电路研发中心有限公司|一种双金属栅极的形成方法|
    US10867852B2|2015-12-15|2020-12-15|Taiwan Semiconductor Manufacturing Company, Ltd.|Semiconductor device and manufacturing method thereof|
    US9793407B2|2015-12-15|2017-10-17|Taiwan Semiconductor Manufacturing Co., Ltd.|Fin field effect transistor|
    CN107564850B|2016-07-01|2020-07-07|中芯国际集成电路制造有限公司|互连结构及其制造方法|
    CN109994421B|2017-12-29|2021-08-10|联华电子股份有限公司|形成接触洞的方法|
    US11158545B2|2018-09-25|2021-10-26|Taiwan Semiconductor Manufacturing Co., Ltd.|Methods of forming isolation features in metal gates|
    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    US201161535140P| true| 2011-09-15|2011-09-15||
    US13/289,112|US8546227B2|2011-09-15|2011-11-04|Contact for high-K metal gate device|
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