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    • 专利摘要:
    一種記憶裝置，與單級或多級相容。多個記憶層堆疊在此記憶裝置中。此記憶裝置接收位址訊號與晶片選擇訊號以回應於晶片識別訊號與用來確定單級或多級的模式訊號。這些記憶層按單級來操作，由位址訊號來存取，或者按多級來操作，由晶片選擇訊號來存取。
    公开号:TW201312579A
    申请号:TW101125951
    申请日:2012-07-19
    公开日:2013-03-16
    发明作者:Hoon Lee
    申请人:Samsung Electronics Co Ltd；
    IPC主号:H01L25-00
    专利说明:
    與單級和多級相容的半導體元件【相關專利申請案之交叉參考】
    本申請案主張2011年7月20日於韓國智慧財產局申請的韓國專利申請案第10-2011-0072076號的優先權，其揭露內容在此併入本文作為參考。
    本發明是有關於一種半導體記憶裝置，且特別是有關於一種有多個堆疊的(stacked)記憶層按單級(mono-rank)或多級(multi-ranks)來進行選擇性操作的記憶裝置。
    諸如動態隨機存取記憶體(dynamic random access memory,DRAM)等半導體記憶裝置被廣泛用作電腦(諸如(例如)伺服器)的主記憶體。主記憶體對記憶容量及速度的要求在不斷地提高以便支持高速的硬體與複雜的軟體。目前已開發了多種技術來獲取一種大量儲存記憶體(mass storage memory)。
    本發明提供一種有多個堆疊的記憶層根據模式訊號來按單級或多級進行選擇性操作的記憶裝置以及包含此記憶裝置的記憶體系統。依照一些實施例的一種記憶裝置包括第一記憶層以及堆疊在第一記憶層上的第二記憶層。第一記憶層與第二記憶層經配置以便接收至少一個位址訊號及/或至少一個晶片(chip)選擇訊號，且經配置以便按單級模式或雙級(dual-rank)模式來進行選擇性操作，以回應於至少一個位址訊號及/或至少一個晶片選擇訊號。
    在一些實施例中，第一記憶層與第二記憶層是同類型的記憶體晶片，且第一記憶層與第二記憶層均包括內部形成有記憶胞(memory cell)的核心電路單元以及圍繞著記憶胞而形成的周邊電路單元。
    一些實施例提出第一記憶層與第二記憶層是不同類型的記憶體晶片，且第一記憶層與第二記憶層均包括內部形成有記憶胞的核心電路單元以及圍繞著記憶胞而形成的周邊電路單元。在一些實施例中，第一記憶層更包括主電路區，其經配置以便與位於記憶裝置外部的至少一個裝置進行介面作用(interface)。
    一些實施例提出第一記憶層與第二記憶層均包括：緩衝單元，其經配置以便接收至少一個位址訊號及/或至少一個第一晶片選擇訊號以回應於晶片識別訊號；以及晶片選擇位址控制單元，其經配置以便根據至少一個位址訊號及/或至少一個晶片選擇訊號來判斷第一記憶層及/或第二記憶層之各別者是否被選定以回應於晶片識別訊號與模式訊號，且產生至少一個用來確定單級模式或雙級模式的晶片選擇位址控制訊號。在一些實施例中，至少一個晶片選擇訊號包括第一晶片選擇訊號與第二晶片選擇訊號，且第一記憶層的緩衝單元的用來接收至少一個位址訊號、第一晶片選擇訊號以及第二晶片選擇訊號的輸出訊號線利用矽通孔(through silicon vias,TSVs)來電性連接到被提供給第二記憶層之晶片選擇位址控制單元的至少一個位址訊號、第一晶片選擇訊號以及第二晶片選擇訊號的訊號線。
    一些實施例提出晶片選擇位址控制單元包括：第一邏輯單元，其經配置以便根據第一晶片選擇訊號、第二晶片選擇訊號以及晶片識別訊號來產生第一ME晶片選擇位址訊號；第一緩衝器，其經配置以便將第一ME晶片選擇位址訊號轉移到第一節點(node)以回應於模式訊號的互補訊號；第二緩衝器，其經配置以便輸入第一節點的訊號，且產生ME晶片選擇列位址控制訊號；以及第二邏輯單元，其經配置以便根據第一晶片選擇訊號、位址訊號以及晶片識別訊號來產生第一OTHER晶片選擇位址訊號。晶片選擇位址控制單元可更包括：第三緩衝器，其經配置以便將第一OTHER晶片選擇位址訊號轉移到第二節點以回應於模式訊號的互補訊號；第四緩衝器，其經配置以便輸入第二節點的訊號，且產生另一個晶片選擇列位址控制訊號；第三邏輯單元，其經配置以便根據第一晶片選擇訊號、第二晶片選擇訊號以及晶片識別訊號來產生第二ME晶片選擇位址訊號；第五緩衝器，其經配置以便將第二ME晶片選擇位址訊號轉移到第一節點以回應於模式訊號；第四邏輯單元，其經配置以便根據第一晶片選擇訊號、第二晶片選擇訊號以及晶片識別訊號來產生第二OTHER晶片選擇位址訊號；以及第六緩衝器，其經配置以便將第二OTHER晶片選擇位址訊號轉移到第二節點以回應於模式訊號。
    在一些實施例中，晶片選擇位址控制單元更包括：第七緩衝器，當電源施加在記憶裝置上時被致能(enabled)，且經配置以便轉移第二ME晶片選擇位址訊號；第八緩衝器，其經配置以便產生第七緩衝器的輸出作為ME晶片選擇行位址控制訊號；第九緩衝器，當電源施加在記憶裝置上時被致能，且經配置以便轉移第二OTHER晶片選擇位址訊號；以及第十緩衝器，其經配置以便產生第九緩衝器的輸出作為另一個晶片選擇行位址控制訊號。
    一些實施例提出多個記憶層堆疊在第二記憶層上，使得這些記憶層可被選定以便按單級模式或多級模式來操作。
    在一些實施例中，第一記憶層與第二記憶層經配置以便接收至少一個位址訊號及/或至少一個晶片選擇訊號以回應於晶片識別訊號與模式訊號。在一些實施例中，模式訊號是由第一記憶層中的包括多個熔線的熔線盒來提供。一些實施例提出模式訊號是由模式暫存器來提供。
    在一些實施例中，記憶裝置更包括介面層，其經配置以便接收至少一個位址訊號或至少一個晶片選擇訊號以回應於晶片識別訊號，且根據所收到的位址訊號或晶片選擇訊號來產生晶片選擇控制訊號以回應於模式訊號。
    本發明的一些實施例包括一種記憶裝置，其包括：第一資料輸入/輸出單元，其經配置以便將資料輸入到第一記憶層以及從第一記憶層輸出資料以回應於第一晶片識別訊號；第二資料輸入/輸出單元，其經配置以便將資料輸入到第二記憶層以及從第二記憶層輸出資料以回應於第二晶片識別訊號，第二記憶層堆疊在第一記憶層上；第一主資料輸入/輸出單元，其連接到介於第一組資料輸入/輸出墊(pads)之間的第一資料輸入/輸出單元；以及第二主資料輸入/輸出單元，其連接到介於第二組資料輸入/輸出墊之間的第二資料輸入/輸出單元。
    在一些實施例中，第一資料輸入/輸出單元、第一主資料輸入/輸出單元、第二主資料輸入/輸出單元配置在第一記憶層中，且第二資料輸入/輸出單元配置在第二記憶層中。一些實施例提出第二資料輸入/輸出單元與第二主資料輸入/輸出單元利用矽通孔來電性相連接。一些實施例包括介面層，第一主資料輸入/輸出單元與第二主資料輸入/輸出單元配置在此介面層中。在一些實施例中，第一資料輸入/輸出單元配置在第一記憶層中，且第二資料輸入/輸出單元配置在第二記憶層中。一些實施例提出第一資料輸入/輸出單元與第一主資料輸入/輸出單元利用第一矽通孔來電性相連接，且第二資料輸入/輸出單元與第二主資料輸入/輸出單元利用第二矽通孔來電性相連接。
    值得注意的是，本發明根據一個實施例來敍述的觀點可併入不同的實施例，儘管本文未對此實施例做具體敍述。也就是說，所有的實施例及/或任何實施例的結構特徵都能以任何方式及/或組合方式來進行合併。本發明的上述及其他目的及/或觀點將在本說明書中做詳細說明如下。
    提供所附圖式是為了更深入地瞭解本發明，所附圖式已併入本說明書，且構成本說明書的一部分。這些圖式繪示了本發明的一些實施例，且配合文字說明來闡明本發明的原理。
    下文將參照所附圖式來更全面地敍述本發明，其中本發明的實施例繪示於所附圖式中。然而，本發明不應理解為侷限於本文所列舉的實施例。確切地說，提供這些實施例是為了使揭露的內容更透徹更完整，且將本發明的範圍全面地傳達給本領域具有通常知識者。
    容易理解的是，雖然本文可能使用術語“第一”、“第二”等來敍述各元件，但這些術語不是對這些元件的限定。這些術語只是用來區別一個元件與另一個元件。因此，在不脫離本發明之範圍的前提下，下文所提到的第一元件也可稱為第二元件。另外，如本文所使用的單數形式“一”、“一種”以及“所述”也應包括複數形式，除非文中另行明確指出。還應當理解的是，如本文所使用的術語“包括”或“包含”是開放式術語，其包括一個或一個以上的指定元件、步驟及/或功能，但並不排除一個或一個以上的未提出的元件、步驟及/或功能。術語“及/或”包括一個或一個以上的相關列舉項的任意及全部組合。
    還應當理解的是，當提到一元件“連接”到另一元件時，此元件可直接連接到另一元件，也可能存在著介入元件。相反地，當提到一元件“直接連接”到另一元件時，則不存在介入元件。還應當理解的是，圖示元件的尺寸與相對方位並非按比例來繪示，在有些情形下，為了便於說明，它們會被放大。
    除非另行規定，否則本文所使用的全部術語(包括技術及科學術語)都與本發明所屬之領域具有通常技能者普遍瞭解的含義相同。更應當理解的是，諸如通用字典所定義的那些術語應理解為其含義與先前技術及本說明書中這些術語的含義相同，而不應理解得理想化或過於正式，除非本文有此明確規定。
    應當理解的是，上文的概述與下文的詳述都是舉例說明，且對所申請的發明進行額外的闡述。
    本發明的一些實施例中詳細注明了元件符號，其實例繪示於參考圖式中。在整個圖式中，文字部分與圖式中相同的元件符號代表相同或相似的元件。
    電腦(諸如伺服器)的一個記憶體晶片可能無法滿足主記憶體對記憶容量的需求。可使用在模組基板(substrate)上安裝有多個記憶體晶片的雙進線記憶體模組(dual inline memory module,DIMM)。若多個記憶體晶片是以水平方式配置在模組基板上，則要安裝在模組基板上的記憶體晶片的數量可能有限，這樣會限制記憶容量。因此，本文所闡述的是將多個記憶體晶片以立方體及/或三維方式堆疊且封裝(packaged)在模組基板上的安裝記憶裝置的方法。
    為了敍述記憶裝置的記憶容量，可介紹一下記憶體晶片的記憶庫(bank)和模組結構的模組級(rank)。可以動態隨機存取記憶體(dynamic random access memory,DRAM)晶片為例對記憶庫和模組級進行說明。
    動態隨機存取記憶體晶片的記憶磁心可包括多個記憶庫。記憶庫可定義為一組可存取的記憶胞(memory cells)。記憶庫通常可由位址(尤其是，記憶庫位址)來識別。
    對於包含一個或一個以上的動態隨機存取記憶體晶片的記憶體模組而言，模組級可定義為以共用方式而接收的指令和位址所對應的一組動態隨機存取記憶體晶片，這些指令和位址可同時被與該模組級有關的一個或一個以上的動態隨機存取記憶體晶片所接收。通常，模組級是利用提供給記憶體模組的晶片選擇訊號(chip select signal,CS)來識別。
    安裝在記憶體模組上的記憶體晶片可採用立方結構(3D)排列技術來堆疊記憶體晶片以回應於高整合度(integration)和高容量記憶體的請求。記憶體晶片3D排列法可按習知方式將一個記憶體晶片分成多個記憶體晶片。堆疊記憶體晶片可實現高容量記憶體。
    堆疊在一個動態隨機存取記憶體晶片中的多個記憶體晶片之每個記憶體晶片可以是具有相同構造且能夠獨立執行讀寫操作的普通動態隨機存取記憶體晶片。用來驅動動態隨機存取記憶體晶片的記憶體控制器可利用與堆疊在此動態隨機存取記憶體晶片中的多個記憶體晶片之每個記憶體晶片相對應的晶片選擇訊號來選擇性地存取記憶體晶片。在此情形下，堆疊在動態隨機存取記憶體晶片中的記憶體晶片可按多級來操作。
    在一些實施例中，記憶體控制器會將堆疊在動態隨機存取記憶體晶片中的多個記憶體晶片視為一個記憶體晶片，且選擇性地存取這些記憶體晶片。在此情形下，堆疊在動態隨機存取記憶體晶片中的多個記憶體晶片是按單級來操作，記憶體晶片是利用一個晶片選擇訊號來選定。
    根據記憶體控制器的選擇性請求，提供一種使堆疊在動態隨機存取記憶體晶片中的多個記憶體晶片與單級或多級相容的記憶裝置。
    圖1A與圖1B是依照本發明之一些實施例的一種與單級或雙級相容的記憶裝置10的橫剖面圖。
    請參照圖1A與圖1B，將第一記憶體晶片12與第二記憶體晶片14堆疊在印刷電路板(printed circuit board,PCB)11上來對記憶裝置10進行封裝。作為外接端子的焊錫球(solder balls)11s配置在印刷電路板11的後表面。這些焊錫球11s連接到位址訊號RA、CA、晶片選擇訊號CS0、CS1、時脈訊號CK、時脈致能(enable)訊號CKE、列位址選通訊號RAS、行位址選通訊號CAS、寫致能訊號WE、電源電壓VDD及/或接地訊號VSS，等等。這些指令與位址訊號可由記憶體控制器來提供，且可利用凸塊(bumps)12b來電性連接到第一記憶體晶片12。
    雖然記憶裝置10包括堆疊在一個半導體封裝中的兩個記憶體晶片12及14，但本發明並不限於此，也可將兩個或兩個以上的記憶體晶片堆疊在一起。
    第一記憶體晶片12與第二記憶體晶片14可包括內部形成有記憶胞的核心電路單元以及圍繞著記憶胞而形成周邊電路的周邊電路單元。
    堆疊在第二記憶體晶片14下方的第一記憶體晶片12可更包括電路區(以下稱之為“主電路區”)，其用來使記憶裝置10與外界進行介面作用。包含在第一記憶體晶片12中的核心電路單元與周邊電路單元執行讀/寫操作，以便與主電路區進行介面作用。包括此主電路區的第一記憶體晶片12可以是主晶片。
    堆疊在第一記憶體晶片12上方的第二記憶體晶片14可電性連接到第一記憶體晶片12的主電路區，且包含在其中的核心電路單元與周邊電路單元執行讀/寫操作。與作為主晶片的第一記憶體晶片12相連接的第二記憶體晶片14可稱為從屬晶片。
    記憶裝置10具有一種堆疊結構，在此結構中第一記憶體晶片12與第二記憶體晶片14是利用矽通孔12t、14t及微凸塊(micro bumps)14b來電性相連接。雖然在本實施例中記憶裝置10之堆疊結構是將第一記憶體晶片12與第二記憶體晶片14利用矽通孔12t、14t以及微凸塊14b來電性相連接，但本發明並不限於此，記憶裝置10也可呈另一種堆疊結構，在此結構中第一記憶體晶片12與第二記憶體晶片14是利用焊線(wire bonding)、內插器(interposer)及/或包括電線在內的卷帶等來電性相連接。
    此外，第一記憶體晶片12與第二記憶體晶片14可採用使用射頻(radio frequency,RF)及/或超聲(ultrasound)的輻射法、使用磁感應的感應耦合法及/或使用磁場共振的非輻射法來電性相連接。
    輻射法是利用天線(諸如單極(monopole)或平面倒F天線(planar inverted-F antenna,PIFA))以無線方式來傳送訊號。當隨時間而變化的電場及/或磁場相互作用時，便能發出電力。若兩個天線具有相同的頻率，則可根據入射波的偏振(polarization)特性來接收訊號。
    感應耦合法使用很多線圈，以便在一個方向上感應出強大的磁場，且在相似頻率下發生共振的線圈彼此非常接近時，會發生感應耦合。
    非輻射法採用漸逝波耦合(evanescent wave coupling)，使電子波在相同頻率下發生共振的兩種媒體之間移動並穿過短距離電子場。
    在圖1A中，記憶裝置10是按單級來操作，第一記憶體晶片12與第二記憶體晶片14由一個晶片選擇訊號(未繪示)來選定。第一記憶體晶片12與第二記憶體晶片14可由位址訊號/RA、RA來選擇性地存取。位址訊號/RA與位址訊號RA互補。第一記憶體晶片12是由位址訊號/RA來存取。第二記憶體晶片14是由位址訊號RA來存取。舉例而言，若第一記憶體晶片12與第二記憶體晶片14均具有4G位元記憶容量，則此記憶裝置10如同一個具有8G位元記憶容量的記憶體晶片一樣操作。
    在圖1B中，記憶裝置10按是雙級來操作，第一記憶體晶片12與第二記憶體晶片14由兩個晶片選擇訊號CS0與CS1來選定。第一記憶體晶片12與第二記憶體晶片14是由晶片選擇訊號CS0與CS1來選擇性地存取。第一記憶體晶片12是由晶片選擇訊號CS0來存取。第二記憶體晶片14是由晶片選擇訊號CS1來存取。舉例而言，若第一記憶體晶片12與第二記憶體晶片14均具有4G位元記憶容量，則記憶裝置10如同兩個具有4G位元記憶容量的記憶體晶片一樣操作。
    圖2是依照本發明之一些實施例的一種與單級或雙級相容的記憶裝置10的方塊圖。
    請參照圖2，記憶裝置10包括堆疊在一個封裝內的第一記憶體晶片12與第二記憶體晶片14。第一記憶體晶片12與第二記憶體晶片14堆疊在一個封裝內，故為了便於敍述，第一記憶體晶片12與第二記憶體晶片14分別稱為第一記憶層與第二記憶層。
    第一記憶層12包括緩衝單元21、晶片選擇位址控制單元22、指令解碼器23、位址解碼器24、記憶胞陣列(array)25以及資料輸入/輸出單元26。記憶胞陣列25可配置成包含記憶胞的核心電路單元。緩衝單元21、晶片選擇位址控制單元22、指令解碼器23、位址解碼器24以及資料輸入/輸出單元26可配置成圍繞著記憶胞陣列25的周邊電路單元。第二記憶層14可與第一記憶層12一樣進行配置。為了避免贅述，可對第一記憶層12的各元件進行具體敍述。
    第一記憶層12的緩衝單元21接收位址訊號RA、第一晶片選擇訊號CS0以及第二晶片選擇訊號CS1以回應於晶片識別訊號CID。晶片識別訊號CID識別出第一記憶層12。晶片識別訊號CID是由配置在第一記憶層12中的熔線盒(未繪示)來提供。此熔線盒包括多個熔線。晶片識別訊號CID是由包含在熔線盒中的選擇性熔斷的熔線的組合來設定。
    位址訊號RA、第一晶片選擇訊號CS0以及第二晶片選擇訊號CS1可由記憶體控制器來提供。位址訊號RA可以是對記憶胞陣列25的字元線(word lines)進行定址(addresses)的列位址訊號。具體而言，位址訊號RA可設定為對記憶胞陣列25的多個記憶庫A_BANK、B_BANK、C_BANK、D_BANK、E_BANK、F_BANK、G_BANK及H_BANK進行定址的位址訊號當中的最高有效位元(most significant bit,MSB)。記憶體控制器可提供行位址訊號CA來代替列位址訊號RA。行位址訊號CA是對記憶胞陣列25的位元線進行定址。第一晶片選擇訊號CS0可經設定以便選擇第一記憶層12。第二晶片選擇訊號CS1可經設定以便選擇第二記憶層14。
    緩衝單元21包括：第一緩衝器211，其接收位址訊號RA；第二緩衝器212，其接收第一晶片選擇訊號CS0；以及第三緩衝器213，其接收第二晶片選擇訊號CS1，以回應於晶片選擇訊號CID。緩衝單元21所接收的位址訊號RA、第一晶片選擇訊號CS0及第二晶片選擇訊號CS1被傳送到晶片選擇位址控制單元22。
    晶片選擇位址控制單元22判斷是與此晶片選擇位址控制單元22相對應的晶片還是其他晶片被選定以回應於晶片選擇訊號CID，且確定單級模式或雙級(多級)模式以回應於模式訊號FID。模式訊號FID可由配置在第一記憶層12中的熔線盒(未繪示)來提供。此熔線盒包括多個熔線。模式訊號FID是由包含在熔線盒中的選擇性熔斷的熔線的組合來設定。模式訊號FID也可根據儲存在模式暫存器MRS中的位元資訊來進行設定。
    晶片選擇位址控制單元22根據傳送到緩衝單元21的位址訊號RA、第一晶片選擇訊號CS0及第二晶片選擇訊號CS1來產生晶片選擇位址控制訊號CS_ME2ROW、CS_ME2COL、CS_OTHER2ROW及CS_OTHER2COL以回應於晶片選擇訊號CID與模式訊號FID。晶片選擇位址控制單元22產生ME晶片選擇列位址控制訊號CS_ME2ROW、OTHER晶片選擇列位址控制訊號CS_ME2COL、ME晶片選擇行位址控制訊號CS_OTHER2ROW以及OTHER晶片選擇行位址控制訊號CS_OTHER2COL。
    指令解碼器23根據從晶片選擇位址控制單元22輸出的晶片選擇位址控制訊號CS_ME2ROW、CS_ME2COL、CS_OTHER2ROW及CS_OTHER2COL以及指令訊號CMD來產生指令控制訊號。指令解碼器23可包括列指令解碼器與行指令解碼器。指令控制訊號被傳送到位址解碼器24。
    位址解碼器24包括對記憶胞進行定址的列解碼器與行解碼器，且位址解碼器24啟用用以選定記憶胞的字元線與位元線以回應於指令控制訊號與位址訊號ADDR。
    記憶胞陣列25可包括記憶庫A_BANK、B_BANK、C_BANK、D_BANK、E_BANK、F_BANK、G_BANK以及H_BANK。
    資料輸入/輸出單元26將寫資料與讀資料輸入到記憶胞陣列25以及從記憶胞陣列25輸出。寫資料被依序輸入到資料輸入/輸出墊(pad)DQ，被轉移到資料輸入/輸出單元26的輸入緩衝器與正反器(flipflop)，且被串列至並列(serial-to-parallel)轉換單元轉換為並列資料。此並列資料經由寫資料對準(alignment)單元而被轉移到資料輸入/輸出驅動單元/感測放大單元，其中寫資料對準單元對要對準的並列資料進行調整，使其在記憶胞陣列25中成一條線。資料從記憶胞陣列25被讀出，經由資料輸入/輸出驅動單元/感測放大單元而輸出為並列讀出資料，由讀資料對準單元(read dataalignment unit)或讀出先進先出(read first-in/first-out,FiFo)單元進行調整，經由並列至串列(parallel-to-serial)轉換單元而轉換為串列資料，且經由輸出緩衝器來依序輸出到資料輸入/輸出墊DQ。
    包含在第一記憶層12內的緩衝單元21、晶片選擇位址控制單元22、指令解碼器23、位址解碼器24、記憶胞陣列25以及資料輸入/輸出單元26可以相同方式配置在第二記憶層24中且在第二記憶層24中操作，不同的是，第二記憶層14的緩衝單元21b被停用(disabled)以回應於晶片識別訊號CID。
    第一記憶層12的緩衝單元21經由第一至第三緩衝器211、212及213來接收位址訊號RA、第一選擇訊號CS0以及第二晶片選擇訊號CS1，其中第一至第三緩衝器211、212及213被致能以回應於晶片選擇訊號CID。第一至第三緩衝器211、212及213將位址訊號RA、第一選擇訊號CS0及第二晶片選擇訊號CS1轉移到輸出訊號線211a、212a及213a。
    第一記憶層12的緩衝單元21的輸出訊號線211a、212a及213a可利用矽通孔211t、212t及213t來電性連接到第二記憶層14。緩衝單元21的用來接收位址訊號RA的輸出訊號線211a利用矽通孔211t來電性連接到第二記憶層14的訊號線211b。第二記憶層14的訊號線211b是提供給第二記憶層14之晶片選擇位址控制單元22b的位址訊號RA線。也就是說，經由第一記憶層12之第一緩衝器211而輸入的位址訊號RA利用矽通孔211t而被提供給第二記憶層14的晶片選擇位址控制單元22b。
    第二緩衝器212的用來接收第一晶片選擇訊號CS0的輸出訊號線212a電性連接到第二記憶層14的訊號線212b。第二記憶層14的訊號線212b是被提供給第二記憶層14之晶片選擇位址控制單元22b的第一晶片選擇訊號CS0。也就是說，經由第一記憶層12之第二緩衝器212而輸入的第一晶片選擇訊號CS0利用矽通孔212t而被提供給第二記憶層14的晶片選擇位址控制單元22b。
    第三緩衝器213的用來接收第二晶片選擇訊號CS1的輸出訊號線213a電性連接到第二記憶層14的訊號線213b。第二記憶層14的訊號線213b是被提供給第二記憶層14之晶片選擇位址控制單元22b的第二晶片選擇訊號CS1。也就是說，經由第一記憶層12之第三緩衝器213而輸入的第二晶片選擇訊號CS1利用矽通孔213t而被提供給第二記憶層14的晶片選擇位址控制單元22b。
    第一記憶層12的資料輸入/輸出單元26將寫資料與讀資料輸入到記憶胞陣列25以及從記憶胞陣列25輸出。同理，第二記憶層14的資料輸入/輸出單元26b將寫資料與讀資料輸入到第二記憶層14的記憶胞陣列以及從第二記憶層14的記憶胞陣列輸出。與第一記憶層12的資料輸入/輸出單元26相連接的資料輸入/輸出線27a電性連接到與第二記憶層14的資料輸入/輸出單元26b相連接的資料輸入/輸出線27b。
    圖3是圖2之晶片選擇位址控制單元22的電路圖。
    請參照圖3，晶片選擇位址控制單元22包括第一至第四組合邏輯單元310、320、330及340以及緩衝器311~313、321~323、331~334及341~344。第一至第四組合邏輯單元310、320、330及340判斷是第一至第四組合邏輯單元310、320、330及340的包含晶片選擇位址控制單元22的晶片還是其他晶片被選定以回應於晶片識別訊號CID。緩衝器311、321、334及344確定單級模式或雙級模式以回應於模式訊號FID。
    第一組合邏輯單元310產生第一ME晶片選擇位址訊號CS_ME_ROW以回應於第一晶片選擇訊號CS0、位址訊號RA及晶片選擇訊號CID的邏輯位準(logic levels)以及訊號躍遷時間(signal transition time)。第一ME晶片選擇位址訊號CS_ME_ROW經由緩衝器311而被轉移到第一節點N31以回應於互補模式訊號FIDB。第一節點N31的訊號經由緩衝器312及313而產生為ME晶片選擇列位址控制訊號CS_ME2ROW。互補模式訊號FIDB與模式訊號FID互補。
    在第一記憶層12中，第一ME晶片選擇位址訊號CS_ME_ROW可被啟用以回應於邏輯高位準的第一晶片選擇訊號CS0、邏輯低位準的位址訊號/RA以及邏輯高位準的晶片選擇訊號CID。因此，ME晶片選擇列位址控制訊號CS_ME2ROW意味著第一記憶層12被選定且由互補位址訊號/RA來存取。ME晶片選擇列位址控制訊號CS_ME2ROW被提供給指令解碼器23的列指令解碼器。
    第二組合邏輯單元320產生第一OTHER晶片選擇位址訊號CS_OTHER_ROW以回應於第一晶片選擇訊號CS0、位址訊號RA及晶片選擇訊號CID的邏輯位準以及訊號躍遷時間。第一OTHER晶片選擇位址訊號CS_OTHER_ROW經由緩衝器321而被轉移到第二節點N32以回應於互補模式訊號FIDB。第二節點N32的訊號經由緩衝器322及333而產生為OTHER晶片選擇列位址控制訊號CS_OTHER2ROW。
    在第一記憶層12中，第一OTHER晶片選擇位址訊號CS_OTHER_ROW可被啟用以回應於邏輯高位準的第一晶片選擇訊號CS0、邏輯高位準的位址訊號RA以及邏輯高位準的晶片選擇訊號CID。因此，OTHER晶片選擇列位址控制訊號CS_OTHER2ROW意味著第一記憶層12以外的記憶層被存取。舉例而言，OTHER晶片選擇列位址控制訊號CS_OTHER2ROW意味著第二記憶層14被選定且由位址訊號RA來存取。OTHER晶片選擇列位址控制訊號CS_OTHER2ROW被提供給指令解碼器23的列指令解碼器。
    第三組合邏輯單元330產生第二ME晶片選擇位址訊號CS_ME_COL以回應於第一晶片選擇訊號CS0、第二晶片選擇訊號CS1及晶片選擇訊號CID的邏輯位準以及訊號躍遷時間。第二ME晶片選擇位址訊號CS_ME_COL經由緩衝器334而被轉移到第一節點N31以回應於模式訊號FID。第一節點N31的訊號經由緩衝器312及313而產生為ME晶片選擇列位址控制訊號CS_ME2ROW。
    在第一記憶層12中，第二ME晶片選擇位址訊號CS_ME_COL可被啟用以回應於邏輯高位準的第一晶片選擇訊號CS0、邏輯低位準的第二晶片選擇訊號CS1以及邏輯高位準的晶片選擇訊號CID。因此，ME晶片選擇列位址控制訊號CS_ME2ROW意味著第一記憶層12被選定且由第二晶片選擇訊號CS1來存取。
    第二ME晶片選擇位址訊號CS_ME_COL經由緩衝器331而被轉移到緩衝器332，且經由緩衝器332及333而產生為ME晶片選擇行位址控制訊號CS_ME2COL，其中緩衝器331是在施加外部電源VEXT時被致能。ME晶片選擇行位址控制訊號CS_ME2COL被提供給指令解碼器23的行指令解碼器。
    第四組合邏輯單元340產生第二OTHER晶片選擇位址訊號CS_OTHER_COL以回應於第一晶片選擇訊號CS0、第二晶片選擇訊號CS1及晶片選擇訊號CID的邏輯位準以及訊號躍遷時間。第二OTHER晶片選擇位址訊號CS_OTHER_COL經由緩衝器344而被轉移到第二節點N32以回應於模式訊號FID。第二節點N32的訊號經由緩衝器322及333而產生為OTHER晶片選擇列位址控制訊號CS_OTHER2ROW。
    在第一記憶層12中，第二OTHER晶片選擇位址訊號CS_OTHER_COL可被啟用以回應於邏輯高位準的第一晶片選擇訊號CS0、邏輯高位準的第二晶片選擇訊號CS1以及邏輯高位準的晶片選擇訊號CID。因此，OTHER晶片選擇列位址控制訊號CS_OTHER2ROW意味著第一記憶層12以外的記憶層被存取。舉例而言，OTHER晶片選擇列位址控制訊號CS_OTHER2ROW意味著第二記憶層14被選定且由第二晶片選擇訊號CS1來存取。
    第二OTHER晶片選擇位址訊號CS_OTHER_COL經由緩衝器341而被轉移到緩衝器342，且經由緩衝器342與343而產生為OTHER晶片選擇行位址控制訊號CS_OTHER2COL，其中緩衝器341是在施加外部電源VEXT時被致能。OTHER晶片選擇行位址控制訊號CS_OTHER2COL被提供給指令解碼器23的行指令解碼器。
    當第一記憶層12與第二記憶層14以相同方式來配置時，為了判斷是晶片選擇位址控制單元22的晶片還是其他晶片被選定，晶片選擇位址控制單元22需具有不同的指令解碼器路徑。因此，晶片選擇位址控制單元22將ME晶片選擇列位址控制訊號CS_ME2ROW與OTHER晶片選擇列位址控制訊號CS_OTHER2ROW提供給指令解碼器23的列指令解碼器，且將ME晶片選擇行位址控制訊號CS_ME2COL與OTHER晶片選擇行位址控制訊號CS_OTHER2COL提供給指令解碼器23的行指令解碼器。
    當第一記憶層12被位址訊號RA與第一晶片選擇訊號CS0存取時，第一記憶層12的晶片選擇位址控制單元22啟用ME晶片選擇列位址控制訊號CS_ME2ROW與ME晶片選擇行位址控制訊號CS_ME2COL，且停用OTHER晶片選擇列位址控制訊號CS_OTHER2ROW與OTHER晶片選擇行位址控制訊號CS_OTHER2COL。此時，第二記憶層14的晶片選擇位址控制單元22b會停用ME晶片選擇列位址控制訊號CS_ME2ROW與ME晶片選擇行位址控制訊號CS_ME2COL，且啟用OTHER晶片選擇列位址控制訊號CS_OTHER2ROW與OTHER晶片選擇行位址控制訊號CS_OTHER2COL。
    當第二記憶層14被位址訊號RA與第一晶片選擇訊號CS0存取時，第二記憶層14的晶片選擇位址控制單元22b啟用ME晶片選擇列位址控制訊號CS_ME2ROW與ME晶片選擇行位址控制訊號CS_ME2COL，且停用OTHER晶片選擇列位址控制訊號CS_OTHER2ROW與OTHER晶片選擇行位址控制訊號CS_OTHER2COL。此時，第一記憶層12的晶片選擇位址控制單元22會停用ME晶片選擇列位址控制訊號CS_ME2ROW與ME晶片選擇行位址控制訊號CS_ME2COL，且啟用OTHER晶片選擇列位址控制訊號CS_OTHER2ROW與OTHER晶片選擇行位址控制訊號CS_OTHER2COL。
    圖4A至圖6B繪示為圖2之記憶裝置10的資料輸出結構。
    圖4A與圖4B分別是當記憶裝置10按單級來操作時此記憶裝置10的單通道結構的橫剖面圖與其時序圖。圖5A與圖5B分別是當記憶裝置10按雙級(多級)來操作時此記憶裝置10的單通道結構的橫剖面圖與其時序圖。圖6A與圖6B分別是當記憶裝置10按雙級(多級)來操作時此記憶裝置10的線程化(threaded)通道結構的橫剖面圖與其時序圖。在單通道結構中，資料經由單通道而輸出以回應於與記憶體控制器所提供的主動指令一同輸入的位址訊號。在線程化通道結構中，資料是根據記憶體控制器所提供的多條主動指令經由雙通道而輸出。
    請參照圖4A，第一記憶層12將資料輸出到資料輸入/輸出單元26以回應於與時脈訊號CLK和互補位址訊號/RA一同輸入的指令訊號CMDs。第一記憶層12的資料輸入/輸出單元26連接到資料輸入/輸出線27a。第二記憶層14將資料輸出到資料輸入/輸出單元26b以回應於與時脈訊號CLK和位址訊號RA一同輸入的指令訊號CMDs。第二記憶層14的資料輸入/輸出單元26b連接到資料輸入/輸出線27b。
    第一記憶層12的資料輸入/輸出線27a經由矽通孔27t而電性連接到第二記憶層14的資料輸入/輸出線27b。第一記憶層12與第二記憶層14的資料輸入/輸出線27a與27b可配置成(例如)8位元。第一記憶層12可更包括主資料輸入/輸出單元28，當第一記憶層12作為主晶片來操作時，其用來與記憶裝置10的外部進行介面作用。第一記憶層12的資料輸入/輸出線27a連接到主資料輸入/輸出單元28。主資料輸入/輸出單元28連接到資料輸入/輸出墊DQ[7：0]。
    被選定以回應於互補位址訊號/RA之啟用的第一記憶層12輸出8位元資料給資料輸入/輸出墊DQ[7：0]。被選定以回應於位址訊號RA之啟用的第二記憶層14輸出8位元資料給資料輸入/輸出墊DQ[7：0]。也就是說，記憶裝置10按單級來操作。
    圖4B是在具有單通道結構且如參照圖4A所述按單級來操作的記憶裝置10中輸入寫資料的時序圖。
    請參照圖4B，寫資料被輸入到資料輸入/輸出墊DQ[7：0]以回應於與時脈訊號CLK及位址訊號RA一同輸入的指令訊號CMDs。主動指令ACT與位址訊號RA連同依序輸入的時脈訊號CLK一起被接收。位址訊號RA可設定為對記憶裝置M1、M2、...、M8之每個記憶裝置的第一記憶層12或第二記憶層14的記憶胞陣列25(圖2)的記憶庫A_BANK、B_BANK、C_BANK、D_BANK、E_BANK、F_BANK、G_BANK及H_BANK進行定址的位址訊號當中的最高有效位元。若位址訊號RA的最高有效位元為邏輯低位準，則作為主晶片來操作的第一記憶層12被存取。若位址訊號RA的最高有效位元為邏輯高位準，則作為從屬晶片來操作的第二記憶層14被存取。
    在時脈訊號CLK的時序0處，藉由對第一記憶層12的記憶庫A A_BANK和主動指令ACT進行定址，可輸入最高有效位元為邏輯低位準的位址訊號RA。在時脈訊號CLK的時序4處，藉由對第二記憶層14的記憶庫B B_BANK和主動指令ACT進行定址，可輸入最高有效位元為邏輯高位準的位址訊號RA。在時脈訊號CLK的時序8處，藉由對第一記憶層12的記憶庫C C_BANK和主動指令ACT進行定址，可輸入最高有效位元為邏輯低位準的位址訊號RA。在時脈訊號CLK的時序12處，藉由對第二記憶層14的記憶庫D D_BANK和主動指令ACT進行定址，可輸入最高有效位元為邏輯高位準的位址訊號RA。
    此後，在時脈訊號CLK的時序20處，藉由對第一記憶層12的記憶庫E E_BANK和主動指令ACT進行定址，可輸入最高有效位元為邏輯低位準的位址訊號RA。在時脈訊號CLK的時序24處，藉由對第二記憶層14的記憶庫F F_BANK和主動指令ACT進行定址，可輸入最高有效位元為邏輯高位準的位址訊號RA。同理，主動指令ACT與位址訊號RA可連同依序輸入的時脈訊號CLK一起不斷被接收。
    輸入到資料輸入/輸出墊DQ[7：0]以回應於與時脈訊號CLK一同輸入的指令訊號CMDs和位址訊號RA的寫資料可在預定的時脈週期(例如，與時脈訊號CLK之時序10處的行主動指令COL相距7個時脈週期7*tCK)後依序被輸入。要寫入到第一記憶層12之記憶庫A A_BANK的8位元寫資料經由資料輸入/輸出墊DQ[7：0]而輸入。此後，要寫入到第二記憶層14之記憶庫B B_BANK的8位元寫資料、要寫入到第一記憶層12之記憶庫C C_BANK的8位元寫資料以及要寫入到第二記憶層14之記憶庫D D_BANK的8位元寫資料經由資料輸入/輸出墊DQ[7：0]而依序輸入。
    請參照圖4A與圖4B，要寫入到第一記憶層12之記憶庫A A_BANK且經由資料輸入/輸出墊DQ[7：0]而輸入的寫資料經由第一記憶層12的主資料輸入/輸出單元28、資料輸入/輸出單元27a以及資料輸入/輸出單元26而被寫入到第一記憶層12的記憶庫A A_BANK。
    要寫入到第二記憶層14之記憶庫B B_BANK且經由資料輸入/輸出墊DQ[7：0]而輸入的寫資料經由第一記憶層12的主資料輸入/輸出單元28、資料輸入/輸出單元27a、矽通孔27t、第二記憶層14的資料輸入/輸出線27b以及第二記憶層14的資料輸入/輸出單元26b而被寫入到第二記憶層14的記憶庫B B_BANK。
    要寫入到第一記憶層12之記憶庫C C_BANK且經由資料輸入/輸出墊DQ[7：0]而輸入的寫資料經由第一記憶層12的主資料輸入/輸出單元28、資料輸入/輸出單元27a以及資料輸入/輸出單元26而被寫入到第一記憶層12的記憶庫C C_BANK。
    要寫入到第二記憶層14之記憶庫D D_BANK且經由資料輸入/輸出墊DQ[7：0]而輸入的寫資料經由第一記憶層12的主資料輸入/輸出單元28、資料輸入/輸出單元27a、矽通孔27t、第二記憶層14的資料輸入/輸出線27b以及第二記憶層14的資料輸入/輸出單元26b而被寫入到第二記憶層14的記憶庫D D_BANK。
    與此同時，當記憶裝置10按單級來操作且具有單通道結構時，要寫入到第二記憶層14之記憶庫D D_BANK的寫資料經由資料輸入/輸出墊DQ[7：0]而輸入後，寫資料的帶寬會有損失。發生這種帶寬損失是由於有參數限定：“若在預定的時序規律tFAW內發出了四條主動指令，則記憶體控制器不會再發出額外的列主動指令”。
    資料輸入/輸出墊DQ[7：0]根據參數tFAW內的四條主動指令而收到寫資料後，記憶裝置10的資料輸入/輸出墊DQ[7：0]會處於閒置狀態，直到根據下一條主動指令而收到寫資料為止。資料輸入/輸出墊DQ[7：0]處於閒置狀態的區間(section)便是發生寫資料帶寬損失的區間。
    寫資料帶寬損失後，在時脈訊號CLK的時序20處，根據主動指令ACT，要寫入到第一記憶層12之記憶庫E E_BANK的8位元寫資料與要寫入到第二記憶層14之記憶庫F F_BANK的8位元寫資料經由資料輸入/輸出墊DQ[7：0]而依序被輸入。
    要寫入到第一記憶層12之記憶庫E E_BANK且經由資料輸入/輸出墊DQ[7：0]而輸入的寫資料經由第一記憶層12的主資料輸入/輸出單元2、資料輸入/輸出單元27a及資料輸入/輸出單元26而被寫入到第一記憶層12的記憶庫E E_BANK。要寫入到第二記憶層14之記憶庫F F_BANK且經由資料輸入/輸出墊DQ[7：0]而輸入的寫資料經由第一記憶層12的主資料輸入/輸出單元28、資料輸入/輸出單元27a、矽通孔27t、第二記憶層14的資料輸入/輸出線27b以及第二記憶層14的資料輸入/輸出單元26b而被寫入到第二記憶層14的記憶庫F F_BANK。
    圖5A與圖5B是當記憶裝置10按雙級(多級)來操作時此記憶裝置10的單通道結構的橫剖面圖與其時序圖。
    請參照圖5A，第一記憶層12輸出資料到資料輸入/輸出單元26以回應於與時脈訊號CLK及第一晶片選擇訊號CS0一同輸入的指令訊號CMDs。第一記憶層12的資料輸入/輸出單元26連接到資料輸入/輸出線27a。第二記憶層14輸出資料到資料輸入/輸出單元26b以回應於與時脈訊號CLK及第二晶片選擇訊號CS1一同輸入的指令訊號CMDs。第二記憶層14的資料輸入/輸出單元26b連接到資料輸入/輸出線27b。
    第一記憶層12的資料輸入/輸出線27a利用矽通孔27t來電性連接到第二記憶層14的資料輸入/輸出線27b。第一記憶層12與第二記憶層14的資料輸入/輸出線27a與27b可配置成(例如)8位元。第一記憶層12可更包括主資料輸入/輸出單元28，當第一記憶層12是作為主晶片來操作時，其用來與記憶裝置10的外部進行介面作用。第一記憶層12的資料輸入/輸出線27a連接到主資料輸入/輸出單元28。主資料輸入/輸出單元28連接到資料輸入/輸出墊DQ[7：0]。
    被選定以回應於第一晶片選擇訊號CS0之啟用的第一記憶層12輸出8位元資料到資料輸入/輸出墊DQ[7：0]。被選定以回應於第二晶片選擇訊號CS1之啟用的第二記憶層14輸出8位元資料到資料輸入/輸出墊DQ[7：0]。也就是說，記憶裝置10按雙級來操作。
    圖5B是在具有單通道結構且如參照圖5A所述按雙級來操作的記憶裝置10中輸入寫資料的時序圖。
    請參照圖5B，寫資料被輸入到資料輸入/輸出墊DQ[7：0]以回應於與時脈訊號CLK、第一晶片選擇訊號CS0及第二晶片選擇訊號CS1一同輸入的指令訊號CMDs。主動指令ACT與第一晶片選擇訊號CS0、第二晶片選擇訊號CS1連同依序輸入的時脈訊號CLK一起被接收。
    在時脈訊號CLK的時序0處，對第一記憶層12的記憶庫A A_BANK進行定址的位址訊號(未繪示)和邏輯高位準的第一晶片選擇訊號CS0連同主動指令ACT一起被輸入。在時脈訊號CLK的時序4處，對第二記憶層14的記憶庫B B_BANK進行定址的位址訊號(未繪示)和邏輯高位準的第二晶片選擇訊號CS1連同主動指令ACT一起被輸入。在時脈訊號CLK的時序8處，對第一記憶層12的記憶庫C C_BANK進行定址的位址訊號(未繪示)和邏輯高位準的第一晶片選擇訊號CS0連同主動指令ACT一起被輸入。在時脈訊號CLK的時序12處，對第二記憶層14的記憶庫D D_BANK進行定址的位址訊號(未繪示)和邏輯高位準的第二晶片選擇訊號CS1連同主動指令ACT一起被輸入。在時脈訊號CLK的時序16處，對第一記憶層12的記憶庫E E_BANK進行定址的位址訊號(未繪示)和邏輯高位準的第一晶片選擇訊號CS0連同主動指令ACT一起被輸入。在時脈訊號CLK的時序20處，對第二記憶層14的記憶庫F F_BANK進行定址的位址訊號(未繪示)和邏輯高位準的第二晶片選擇訊號CS1連同主動指令ACT一起被輸入。同理，主動指令ACT與第一晶片選擇訊號CS0或第二晶片選擇訊號CS1可連同依序輸入的時脈訊號CLK一起不斷被接收。
    根據與時脈訊號CLK一同輸入的主動指令ACT與第一晶片選擇訊號CS0或第二晶片選擇訊號CS1而輸入到資料輸入/輸出墊DQ[7：0]的寫資料可在預定的時脈週期(例如，與時脈訊號CLK之時序10處的行主動指令COL相距7個時脈週期7*tCK)後依序被輸入。也就是說，要寫入到第一記憶層12之記憶庫A A_BANK的8位元寫資料經由資料輸入/輸出墊DQ[7：0]而輸入。此後，要寫入到第二記憶層14之記憶庫B B_BANK的8位元寫資料、要寫入到第一記憶層12之記憶庫C C_BANK的8位元寫資料、要寫入到第二記憶層14之記憶庫D D_BANK的8位元寫資料、要寫入到第一記憶層12之記憶庫E E_BANK的8位元寫資料、要寫入到第二記憶層14之記憶庫F F_BANK的8位元寫資料可經由資料輸入/輸出墊DQ[7：0]而依序被輸入。
    請參照圖5A與圖5B，要寫入到第一記憶層12之記憶庫A A_BANK且經由資料輸入/輸出墊DQ[7：0]而輸入的寫資料經由第一記憶層12的主資料輸入/輸出單元28、資料輸入/輸出單元27a以及資料輸入/輸出單元26而被寫入到第一記憶層12的記憶庫A A_BANK。
    要寫入到第二記憶層14之記憶庫B B_BANK且經由資料輸入/輸出墊DQ[7：0]而輸入的寫資料經由第一記憶層12的主資料輸入/輸出單元28、資料輸入/輸出單元27a、矽通孔27t、第二記憶層14的資料輸入/輸出線27b以及第二記憶層14的資料輸入/輸出單元26b而被寫入到第二記憶層14的記憶庫B B_BANK。
    要寫入到第一記憶層12之記憶庫C C_BANK且經由資料輸入/輸出墊DQ[7：0]而輸入的寫資料經由第一記憶層12的主資料輸入/輸出單元28、資料輸入/輸出單元27a以及資料輸入/輸出單元26而被寫入到第一記憶層12的記憶庫C C_BANK。
    要寫入到第二記憶層14之記憶庫D D_BANK且經由資料輸入/輸出墊DQ[7：0]而輸入的寫資料經由第一記憶層12的主資料輸入/輸出單元28、資料輸入/輸出單元27a、矽通孔27t、第二記憶層14的資料輸入/輸出線27b以及第二記憶層14的資料輸入/輸出單元26b而被寫入到第二記憶層14的記憶庫D D_BANK。
    要寫入到第一記憶層12之記憶庫E E_BANK且經由資料輸入/輸出墊DQ[7：0]而輸入的寫資料經由第一記憶層12的主資料輸入/輸出單元28、資料輸入/輸出單元27a以及資料輸入/輸出單元26而被寫入到第一記憶層12的記憶庫E E_BANK。
    要寫入到第二記憶層14之記憶庫F F_BANK且經由資料輸入/輸出墊DQ[7：0]而輸入的寫資料經由第一記憶層12的主資料輸入/輸出單元28、資料輸入/輸出單元27a、矽通孔27t、第二記憶層14的資料輸入/輸出線27b以及第二記憶層14的資料輸入/輸出單元26b而被寫入到第二記憶層14的記憶庫F F_BANK。
    因此，與按單級來操作且具有單通道結構的記憶裝置10相比，按雙級來操作且具有單通道結構的記憶裝置10不具有不發生寫資料帶寬損失的區間。因此，寫資料帶寬會增強。
    與此同時，按雙級來操作且具有單通道結構的記憶裝置10的第一記憶層12與第二記憶層14可根據預定的突發長度(burst length)規律來傳送和接收讀寫資料。舉例而言，若突發長度設定為8，則傳送給資料輸入/輸出墊DQ[7：0]且被接收的資料轉移尺寸可設定為64位元。這意味著最小粒度每轉移資料尺寸(minimum granularity per transfer data size)T_G可以是64位元。需要較小的粒度每轉移的圖形系統可能要求粒度每轉移小於64位元。因此，可採用具有雙通道的線程化通道結構。
    圖6A與圖6B是當記憶裝置10按雙級來操作時此記憶裝置10的線程化通道結構的橫剖面圖與其時序圖。在此線程化通道結構中，一種方案是根據記憶體控制器所提供的多條主動指令經由雙通道來輸出資料。
    請參照圖6A，第一記憶層12輸出資料到資料輸入/輸出單元26以回應於與時脈訊號CLK及第一晶片選擇訊號CS0一同輸入的指令訊號CMDs。第一記憶層12的資料輸入/輸出單元26連接到資料輸入/輸出線27a。第二記憶層14輸出資料到資料輸入/輸出單元26b以回應於與時脈訊號CLK及第二晶片選擇訊號CS1一同輸入的指令訊號CMDs。第二記憶層14的資料輸入/輸出單元26b連接到資料輸入/輸出線27b。第二記憶層14的資料輸入/輸出線27b利用矽通孔27t來電性連接到第一記憶層12的第二資料輸入/輸出線27c。
    第一記憶層12可更包括第一主資料輸入/輸出單元28a與第二主資料輸入/輸出單元28b，當第一記憶層12作為主晶片來操作時，其用來與記憶裝置10的外部進行介面作用。第一記憶層12的資料輸入/輸出線27a連接到第一主資料輸入/輸出單元28a。第一主資料輸入/輸出單元28a連接到第一資料輸入/輸出墊DQ[3：0]。第一記憶層12的第二資料輸入/輸出線27c連接到第二主資料輸入/輸出單元28b。第二主資料輸入/輸出單元28b連接到第二資料輸入/輸出墊DQ[7：4]。
    被選定以回應於第一晶片選擇訊號CS0之啟用的第一記憶層12輸出4位元資料到第一資料輸入/輸出墊DQ[3：0]。被選定以回應於第二晶片選擇訊號CS1之啟用的第二記憶層14輸出4位元資料到第二資料輸入/輸出墊DQ[7：4]。也就是說，記憶裝置10包括雙通道，其包括通向第一資料輸入/輸出墊DQ[3：0]的第一路徑與通向第二資料輸入/輸出墊DQ[7：4]的第二路徑，且記憶裝置10按雙級來操作。
    圖6B是在具有線程化通道結構且如參照圖6A所述按雙級來操作的記憶裝置10中輸入寫資料的時序圖。
    請參照圖6B，寫資料被輸入到第一資料輸入/輸出墊DQ[3：0]與第二資料輸入/輸出墊DQ[7：4]以回應於與時脈訊號CLK及第一晶片選擇訊號CS0或第二晶片選擇訊號CS1一同輸入的指令訊號CMDs。主動指令ACT和第一晶片選擇訊號CS0、第二晶片選擇訊號CS1連同依序輸入的時脈訊號CLK一起被接收。
    在時脈訊號CLK的時序0處，對第一記憶層12之記憶庫A A_BANK進行定址的位址訊號(未繪示)和邏輯高位準的第一晶片選擇訊號CS0連同主動指令ACT一起被輸入。在時脈訊號CLK的時序1處，對第二記憶層14之記憶庫B B_BANK進行定址的位址訊號(未繪示)和邏輯高位準的第二晶片選擇訊號CS1連同主動指令ACT一起被輸入。在時脈訊號CLK的時序8處，對第一記憶層12之記憶庫C C_BANK進行定址的位址訊號(未繪示)和邏輯高位準的第一晶片選擇訊號CS0連同主動指令ACT一起被輸入。在時脈訊號CLK的時序9處，對第二記憶層14之記憶庫D D_BANK進行定址的位址訊號(未繪示)和邏輯高位準的第二晶片選擇訊號CS1連同主動指令ACT一起被輸入。在時脈訊號CLK的時序16處，對第一記憶層12之記憶庫E E_BANK進行定址的位址訊號(未繪示)和邏輯高位準的第一晶片選擇訊號CS0連同主動指令ACT一起被輸入。在時脈訊號CLK的時序17處，對第二記憶層14之記憶庫F F_BANK進行定址的位址訊號(未繪示)和邏輯高位準的第二晶片選擇訊號CS1連同主動指令ACT一起被輸入。同理，主動指令ACT與第一晶片選擇訊號CS0或第二晶片選擇訊號CS1可連同依序輸入的時脈訊號CLK一起不斷被接收。
    根據與時脈訊號CLK一同輸入的主動指令ACT及第一晶片選擇訊號CS0或第二晶片選擇訊號CS1而輸入到第一資料輸入/輸出墊DQ[3：0]的寫資料可在預定的時脈週期(例如，與時脈訊號CLK之時序10處的行主動指令COL相距7個時脈週期7*tCK)後依序被輸入。也就是說，要寫入到第一記憶層12之記憶庫A A_BANK的4位元寫資料在4個週期內經由第一資料輸入/輸出墊DQ[3：0]而輸入。此後，要寫入到第一記憶層12之記憶庫C C_BANK的4位元寫資料在4個週期內經由第一資料輸入/輸出墊DQ[3：0]而輸入。此後，要寫入到第一記憶層12之記憶庫E E_BANK的4位元寫資料在4個週期內經由第一資料輸入/輸出墊DQ[3：0]而輸入。
    要寫入到第二記憶層14之記憶庫B B_BANK的4位元寫資料在4個週期內經由第二資料輸入/輸出墊DQ[7：4]而輸入。此後，要寫入到第二記憶層14之記憶庫D D_BANK的4位元寫資料在4個週期內經由第二資料輸入/輸出墊DQ[7：4]而輸入。要寫入到第二記憶層14之記憶庫F F_BANK的4位元寫資料在4個週期內經由第二資料輸入/輸出墊DQ[7：4]而輸入。
    具有線程化通道結構且按雙級來操作的記憶裝置10可將最小粒度每轉移資料尺寸減小到32位元。因此，此記憶裝置10可適用于諸如要求粒度每轉移較小的圖形系統之類的系統。
    圖7是依照本發明之一些實施例的一種與單級或多級相容的記憶裝置70的方塊圖。
    請參照圖7，將多個記憶層72、74、76及78堆疊在印刷電路板71上來對記憶裝置70進行封裝。作為外接端子的焊錫球71s配置在印刷電路板71的後表面。這些焊錫球71s連接到位址訊號RA、CA、晶片選擇訊號CS0、CS1、時脈訊號CK、時脈致能訊號CKE、列位址選通訊號RAS、行位址選通訊號CAS、寫致能訊號WE、電源電壓VDD以及接地訊號VSS。這些指令與位址訊號可由記憶體控制器來提供，且可利用凸塊72b來電性連接到第一記憶體晶片72。
    雖然在本實施例中第一至第四記憶層72、74、76及78堆疊在一起，但本發明並不限於此，也可將n(n>4)個記憶層堆疊在一起。
    記憶裝置70呈一種堆疊結構，在此結構中第一至第四記憶層72、74、76及78利用矽通孔710t、711t、712t、713t、714t及715t以及微凸塊(未繪示)來相互連接。
    雖然在本實施例中記憶裝置70之堆疊結構是將第一至第四記憶層72、74、76及78利用矽通孔710t、711t、712t、713t、714t及715t以及微凸塊來相互連接，但本發明並不限於此，記憶裝置70也可呈另一種堆疊結構，在此結構中第一至第四記憶層72、74、76及78是利用焊線、內插器及/或包括電線在內的卷帶來相互連接。
    此外，第一至第四記憶層72、74、76及78是採用使用射頻或超聲的輻射法、使用磁感應的感應耦合法或使用磁場共振的非輻射法來相互連接。
    第一至第四記憶層72、74、76及78的元件可與參照圖2所述的第一記憶層12的元件相同。也就是說，第一至第四記憶層72、74、76及78可包括緩衝單元71、晶片選擇位址控制單元22、指令解碼器23、位址解碼器24、記憶胞陣列25以及資料輸入/輸出單元26。然而，根據堆疊的記憶層的數量，緩衝單元71可具有不同的配置。除緩衝單元71外，其他元件不再贅述。
    第一記憶層72的緩衝單元71接收2位元位址訊號RA[1：0]與4位元晶片選擇訊號CS[3：0]以回應於晶片識別訊號CID。晶片識別訊號CID識別出第一記憶層72。晶片識別訊號CID是由配置在第一記憶層72中的熔線盒(未繪示)來提供。此熔線盒包括多個熔線。晶片識別訊號CID是由包含在熔線盒中的選擇性熔斷的熔線的組合來設定。
    位址訊號RA[1：0]與晶片選擇訊號CS[3：0]可由記憶體控制器來提供。位址訊號RA[1：0]可以是對記憶胞陣列25的字元線進行定址的列位址訊號。位址訊號RA[1：0]可設定為對記憶胞陣列25的記憶庫A_BANK、B_BANK、C_BANK、D_BANK、E_BANK、F_BANK、G_BANK及H_BANK進行定址的位址訊號當中的2位元最高有效位元。記憶體控制器可提供行位址訊號CA[1：0]來代替位址訊號RA[1：0]。行位址訊號CA[1：0]是對記憶胞陣列25的位元線進行定址。第一晶片選擇訊號CS0可選定第一記憶層72。第二晶片選擇訊號CS1可選定第二記憶層74。第三晶片選擇訊號CS2可選定第三記憶層76。第四晶片選擇訊號CS3可選定第四記憶層78。
    緩衝單元71包括：第一緩衝器710，其接收第一位址訊號RA0；第二緩衝器711，其接收第二位址訊號RA1；第三緩衝器712，其接收第一晶片選擇訊號CS0；第四緩衝器713，其接收第二晶片選擇訊號CS1；第五緩衝器714，其接收第三晶片選擇訊號CS2；以及第六緩衝器715，其接收第四晶片選擇訊號CS3，以回應於晶片選擇訊號CID。位址訊號RA[1：0]與晶片選擇訊號CS[3：0]被傳送給晶片選擇位址控制單元22。
    第一記憶層72的第一至第六緩衝器710至715將位址訊號RA[1：0]與晶片選擇訊號CS[3：0]傳送給輸出訊號線710a至715a。第一記憶層72的緩衝單元71的輸出訊號線710a至715a利用矽通孔710t至715t來電性連接到第二至第四記憶層74、76及78。
    第一記憶層72的資料輸入/輸出單元26將寫資料與讀資料輸入到記憶胞陣列25或從記憶胞陣列25輸出。同理，第二至第四記憶層74、76及78的資料輸入/輸出單元將寫資料與讀資料輸入到對應的記憶胞陣列或從對應的記憶胞陣列輸出。
    與第一記憶層72的資料輸入/輸出單元26相連接的資料輸入/輸出線72a利用矽通孔72t來電性連接到與第二至第四記憶層74、76及78的資料輸入/輸出單元相連接的資料輸入/輸出線。
    藉由對緩衝單元71所接收的位址訊號RA[1：0]與晶片選擇訊號CS[3：0]進行組合，記憶裝置70的第一至第四記憶層72、74、76及78可按單級或多級來操作。
    圖8A至圖8E是圖7所示之與單級Rank0或多級Rank0至Rank3相容的記憶裝置70的橫剖面圖。
    請參照圖8A，記憶裝置70是按單級Rank0來操作，第一至第四記憶層72、74、76及78由一個晶片選擇訊號CS0來選定。第一至第四記憶層72、74、76及78均由2位元位址訊號RA[1：0]的組合來選定。第一記憶層72是由位址訊號RA[1：0]的“00”位元訊號來存取，第二記憶層74是由位址訊號RA[1：0]的“01”位元訊號來存取，第三記憶層76是由位址訊號RA[1：0]的“10”位元訊號來存取，以及第四記憶層78是由位址訊號RA[1：0]的“11”位元訊號來存取。
    請參照圖8B，記憶裝置70是按單級Rank0來操作，第一至第四記憶層72、74、76及78由一個晶片選擇訊號CS0來選定。第一至第四記憶層72、74、76及78均被四個記憶庫群組82、84、86及88分割，而這四個記憶庫群組82、84、86及88由2位元行位址訊號CA[1：0]的組合來選定。第一記憶庫群組82是由行位址訊號CA[1：0]的“00”位元訊號來存取，第二記憶庫群組84是由行位址訊號CA[1：0]的“01”位元訊號來存取，第三記憶庫群組86是由行位址訊號CA[1：0]的“10”位元訊號來存取，以及第四記憶庫群組88是由行位址訊號CA[1：0]的“11”位元訊號來存取。
    請參照圖8C，記憶裝置70是按多級Rank0至Rank3來操作，第一至第四記憶層72、74、76及78分別由四個晶片選擇訊號CS[3：0]來選定。第一記憶層72按Rank0級來操作，第一記憶層72是由第一晶片選擇訊號CS0來存取。第二記憶層74按Rank1級來操作，第二記憶層74是由第二晶片選擇訊號CS1來存取。第三記憶層76按Rank2級來操作，第三記憶層76是由第三晶片選擇訊號CS2來存取。第四記憶層78按Rank3級來操作，第四記憶層78是由第四晶片選擇訊號CS3來存取。
    請參照圖8D，記憶裝置70呈一種複雜的記憶體結構，在此結構中第一至第四記憶層72、74、76及78是按單級Rank0和多級Rank0、Rank1及Rank2來操作。第一記憶層72與第二記憶層74按單級(即，Rank0級)來操作，第一記憶層72與第二記憶層74是由第一晶片選擇訊號CS0來選定，且由1位元列位址訊號RA來進行選擇性存取。第三記憶層76按Rank1級來操作，第三記憶層76是由第二晶片選擇訊號CS1來存取。第四記憶層78按Rank2級來操作，第四記憶層78是由第三晶片選擇訊號CS2來存取。第一與第二記憶層72及74、第三記憶層76以及第四記憶層78按多級Rank0、Rank1及Rank2來操作。
    請參照圖8E，記憶裝置70呈另一種複雜的記憶體結構，在此結構中第一至第四記憶層72、74、76及78按單級Rank0或多級Rank0與Rank1來操作。第一至第三記憶層72、74及76按單級(即，Rank0級)來操作，第一至第三記憶層72、74及76是由第一晶片選擇訊號CS0來選定，且由2位元列位址訊號RA[1：0]來進行選擇性存取。第四記憶層78按Rank1級來操作，第四記憶層78是由第二晶片選擇訊號CS1來存取。第一至第三記憶層72、74及76以及第四記憶層78按多級Rank0與Rank1來操作。
    圖9A與圖9B是依照本發明之其他實施例的一種與單級或雙級相容的記憶裝置90的橫剖面圖。
    請參照圖9A，將介面晶片93、第一記憶體晶片92以及第二記憶體晶片94堆疊在印刷電路板91上來對記憶裝置90進行封裝。作為外接端子的焊錫球91s配置在印刷電路板91的後表面。這些焊錫球91s連接到位址訊號RA、CA、晶片選擇訊號CS0、CS1、時脈訊號CK、時脈致能訊號CKE、列位址選通訊號RAS、行位址選通訊號CAS、寫致能訊號WE、電源電壓VDD以及接地訊號VSS。這些指令與位址訊號可由記憶體控制器來提供，且可利用凸塊93b來電性連接到介面晶片93。
    雖然記憶裝置90包括兩個堆疊在介面晶片93上的記憶體晶片92與94，但本發明並不限於此，也可將兩個或兩個以上的記憶體晶片堆疊在一起。
    介面晶片93包括主電路區，其用來與記憶裝置90的外部進行介面作用。第一記憶體晶片92與第二記憶體晶片94可包括內部形成有記憶胞的核心電路單元。第一記憶體晶片92與第二記憶體晶片94可更包括周邊電路單元，其圍繞著記憶體單元而形成周邊電路。若第一記憶體晶片92與第二記憶體晶片94包括核心電路單元，則介面晶片93可更包括周邊電路單元。
    第一記憶體晶片92與第二記憶體晶片94電性連接到介面晶片93的主電路區，以便包含在其中的核心電路單元與周邊電路單元執行讀/寫操作。或者，第一記憶體晶片92與第二記憶體晶片94電性連接到介面晶片93的主電路區與周邊電路單元，以便包含在其中的核心電路單元執行讀/寫操作。
    記憶裝置90呈一種堆疊結構，在此結構中介面晶片93、第一記憶體晶片92以及第二記憶體晶片94利用矽通孔92t及94t以及微凸塊92b及94b來電性相連接。雖然在本實施例中記憶裝置90之堆疊結構是將介面晶片93、第一記憶體晶片92以及第二記憶體晶片94利用矽通孔92t及94t以及微凸塊92b及94b來電性相連接，但是本發明並不限於此，記憶裝置90也可呈另一種堆疊結構，在此結構中介面晶片93、第一記憶體晶片92以及第二記憶體晶片94是利用焊線、內插器及/或包含電線在內的巷帶來電性相連接。
    此外，介面晶片93、第一記憶體晶片92以及第二記憶體晶片94可採用使用射頻或超聲的輻射法、使用磁感應的感應耦合法或使用磁場共振的非輻射法來電性相連接。
    在圖9A中，記憶裝置90可按單級來操作，第一記憶體晶片92與第二記憶體晶片94由一個晶片選擇訊號(未繪示)來選定。第一記憶體晶片92與第二記憶體晶片94是由位址訊號/RA、RA來進行選擇性存取。晶片選擇訊號(未繪示)與位址訊號/RA、RA是由介面晶片93來提供。第一記憶體晶片92是由位址訊號/RA來存取。第二記憶體晶片94是由位址訊號RA來存取。
    在圖9B中，記憶裝置90可按雙級來操作，第一記憶體晶片92與第二記憶體晶片94由兩個晶片選擇訊號CS0與CS1來選定。第一記憶體晶片92與第二記憶體晶片94是由晶片選擇訊號CS0與CS1來進行選擇性存取。第一記憶體晶片92是由晶片選擇訊號CS0來存取。第二記憶體晶片94是由晶片選擇訊號CS1來存取。
    圖10是參照圖9所述的與單級或雙級相容的記憶裝置90的方塊圖。
    請參照圖10，記憶裝置90包括堆疊在一個封裝中的介面晶片93、第一記憶體晶片92以及第二記憶體晶片94。介面晶片93、第一記憶體晶片92以及第二記憶體晶片94堆疊在一個封裝中，故為了便於敍述，介面晶片93稱為介面層，第一記憶體晶片92與第二記憶體晶片94分別稱為第一記憶層與第二記憶層。
    介面層93包括緩衝單元931、晶片選擇多工器單元935以及主資料輸入/輸出單元939。介面層93可連接到由記憶體控制器所提供的指令與位址訊號。
    緩衝單元931接收位址訊號RA、第一晶片選擇訊號CS0以及第二晶片選擇訊號CS1以回應於晶片識別訊號CID。晶片識別訊號CID識別出第一記憶體晶片92或第二記憶體晶片94。晶片識別訊號CID是由配置在介面層92中的熔線盒(未繪示)來提供。此熔線盒包括多個熔線。晶片識別訊號CID是由包含在熔線盒中的選擇性熔斷的熔線的組合來設定。
    位址訊號RA、第一晶片選擇訊號CS0以及第二晶片選擇訊號CS1可由記憶體控制器來提供。位址訊號RA可以是對第一記憶體晶片92與第二記憶體晶片94的記憶胞陣列25的字元線進行定址的列位址訊號。具體而言，位址訊號RA可設定為對記憶胞陣列25的多個記憶庫進行定址的位址訊號當中的最高有效位元。記憶體控制器也提供行位址訊號CA來代替列位址訊號RA。行位址訊號CA是對記憶胞陣列25的位元線進行定址。第一晶片選擇訊號CS0可選定第一記憶層92。第二晶片選擇訊號CS1可選定第二記憶層94。
    緩衝單元931包括：第一緩衝器932，其接收位址訊號RA；第二緩衝器933，其接收第一晶片選擇訊號CS0；以及第三緩衝器934，其接收第二晶片選擇訊號CS1。緩衝單元931所接收的位址訊號RA、第一晶片選擇訊號CS0以及第二晶片選擇訊號CS1被傳送給晶片選擇多工器單元935。
    晶片選擇多工器單元935根據從緩衝單元931傳送過來的位址訊號RA、第一晶片選擇訊號CS0以及第二晶片選擇訊號CS1來產生第一晶片選擇控制訊號CD0D與第二晶片選擇控制訊號CS1_ADDR以回應於模式訊號FID，其用以確定單級模式或雙級模式。模式訊號FID可由配置在介面層93中的熔線盒(未繪示)來提供。此熔線盒包括多個熔線。模式訊號FID是由包含在熔線盒中的選擇性熔斷的熔線的組合來設定。模式訊號FID也可根據儲存在介面層93之模式暫存器MRS中的位元資訊來設定。
    晶片選擇多工器單元935的第一晶片選擇控制訊號CS0D被輸出到第一訊號線935a，且其第二晶片選擇控制訊號CS1_ADDR被輸出到第二訊號線935b。第一訊號線935a與第二訊號線935b利用矽通孔935t與936t來連接到第一記憶體晶片92與第二記憶體晶片94的晶片選擇匹配單元922。
    主資料輸入/輸出單元939是用來與記憶裝置90的外部進行介面作用的資料輸入/輸出單元。主資料輸入/輸出單元939連接到資料輸入/輸出墊DQ[7：0]。
    第一記憶層92包括晶片選擇匹配單元922、位址解碼器924、記憶胞陣列925以及資料輸入/輸出單元926。第二記憶層94可採用與第一記憶層92相同的配置。
    第一記憶層92的晶片選擇匹配單元922利用矽通孔935t與936t來接收第一晶片選擇控制訊號CS0D與第二晶片選擇控制訊號CS1_ADDR。晶片選擇匹配單元922接收利用第一矽通孔935t而連接起來的訊號線922a中的第一晶片選擇控制訊號CS0D以及利用第二矽通孔936t而連接起來的訊號線922b中的第二晶片選擇控制訊號CS1_ADDR。
    晶片選擇匹配單元922產生ME晶片選擇訊號CS_ME以回應於晶片選擇訊號CID、第一晶片選擇控制訊號CS0D以及第二晶片選擇控制訊號CS1_ADDR。
    位址解碼器924包括對記憶胞進行定址的列解碼器與行解碼器，且啟用字元線與位元線來選定記憶胞以回應於ME晶片選擇訊號CS_ME與位址訊號ADDR。記憶胞陣列925可包括多個記憶庫。
    資料輸入/輸出單元926將寫資料與讀資料輸入到記憶胞陣列925以及從記憶胞陣列925輸出。寫資料被依序輸入到資料輸入/輸出墊DQ，被轉移到資料輸入/輸出單元926的輸入緩衝器和正反器，且被串列至並列轉換單元轉換成並列資料。此並列資料經由寫資料對準單元而被轉移到資料輸入/輸出驅動單元/感測放大單元，其中寫資料對準單元對要對準的並列資料進行調整，使其在記憶胞陣列925中成一條線。資料從記憶胞陣列925被讀出，經由資料輸入/輸出驅動單元/感測放大單元而輸出為並列讀資料，由讀資料對準單元或先進先出單元進行調整，經由並列至串列轉換單元而轉換成串列資料，且經由輸出緩衝器而依序輸出到資料輸入/輸出線927。
    第一記憶層92包括晶片選擇匹配單元922、位址解碼器924、記憶胞陣列925以及資料輸入/輸出單元926。第二記憶層94可採用與第一記憶層92相同的配置。
    第二記憶層94的晶片選擇匹配單元942利用矽通孔935t與936t來接收第一晶片選擇控制訊號CS0D與第二晶片選擇控制訊號CS1_ADDR。晶片選擇匹配單元942接收利用第一矽通孔935t而連接起來的訊號線922c中的第一晶片選擇控制訊號CS0D以及利用第二矽通孔936t而連接起來的訊號線922d中的第二晶片選擇控制訊號CS1_ADDR。晶片選擇匹配單元942產生ME晶片選擇訊號CS_ME以回應於晶片選擇訊號CID、第一晶片選擇控制訊號CS0D以及第二晶片選擇控制訊號CS1_ADDR。
    第二記憶層94的資料輸入/輸出單元926b將寫資料與讀資料輸入到第二記憶層94的記憶胞陣列以及從第二記憶層94的記憶胞陣列輸出。與第一記憶層92的資料輸入/輸出單元926相連接的資料輸入/輸出線927經由矽通孔927t而電性連接到與第二記憶層94的資料輸入/輸出單元926b相連接的資料輸入/輸出線927b以及與介面層93的主資料輸入/輸出單元939相連接的資料輸入/輸出線927a。
    圖11是圖10之晶片選擇多工器單元935的電路圖。
    請參照圖11，晶片選擇多工器單元935根據從緩衝單元931(圖10)轉移過來的位址訊號RA、第一晶片選擇訊號CS0以及第二晶片選擇訊號CS1來產生第一晶片選擇控制訊號CS0D與第二晶片選擇控制訊號CS1_ADDR，以回應於互補模式訊號FIDB與模式訊號FID。
    晶片選擇多工器單元935包括：第一緩衝器111，其輸入位址訊號RA，且輸出第二晶片選擇控制訊號CS1_ADDR以回應於互補模式訊號FIDB；第二緩衝器112，其輸入位址訊號RA，且輸出第二晶片選擇控制訊號CS1_ADDR以回應於模式訊號FID；以及第三緩衝器113，其輸入第一晶片選擇訊號CS0，且輸出第一晶片選擇控制訊號CS0D。
    當互補模式訊號FIDB被啟用時，晶片選擇多工器單元935根據位址訊號RA來產生第二晶片選擇控制訊號CS1_ADDR。當模式訊號FID被啟用時，晶片選擇多工器單元935根據第二晶片選擇訊號CS1來產生第二晶片選擇控制訊號CS1_ADDR。晶片選擇多工器單元935將第一晶片選擇控制訊號CS0D與第二晶片選擇控制訊號CS1_ADDR轉移到第一記憶體晶片92與第二記憶體晶片94的晶片選擇匹配單元922。
    圖12是圖10之晶片選擇匹配單元922的電路圖。
    請參照圖12，晶片選擇匹配單元922產生ME晶片選擇訊號CS_ME以回應於晶片選擇訊號CID、第一晶片選擇控制訊號CS0D以及第二晶片選擇控制訊號CS1_ADDR。晶片選擇匹配單元922包括：第一NAND閘(gate)121，其輸入晶片選擇訊號CID與第一晶片選擇控制訊號CS0D；第二NAND閘122，其輸入晶片選擇訊號CID與第二晶片選擇控制訊號CS1_ADDR；以及第三NAND閘123，其輸入第一NAND閘121的輸出與第二NAND閘122的輸出，且輸出ME晶片選擇訊號CS_ME。晶片選擇訊號CID是用來識別第一記憶體晶片92或第二記憶體晶片94。ME晶片選擇訊號CS_ME是用來判斷是ME記憶層還是其他記憶層被選定。
    當識別出第一記憶體晶片92的晶片選擇訊號CID被啟用時，第一記憶體晶片92的晶片選擇匹配單元922啟用ME晶片選擇訊號CS_ME。此時，第二記憶體晶片94的晶片選擇匹配單元922會停用ME晶片選擇訊號CS_ME。
    當識別出第二記憶體晶片94的晶片選擇訊號CID被啟用時，第二記憶體晶片94的晶片選擇匹配單元922啟用ME晶片選擇訊號CS_ME。此時，第一記憶體晶片92的晶片選擇匹配單元922會停用ME晶片選擇訊號CS_ME。
    圖13至圖15是圖10之記憶裝置90的資料輸出結構的橫剖面圖。
    圖13繪示為記憶裝置90按單級來操作時的單通道結構。圖14繪示為記憶裝置90按雙級來操作時的單通道結構。圖15繪示為記憶裝置90按雙級來操作時的線程化通道結構。在單通道結構中，資料經由單通道而輸出以回應於與記憶體控制器所提供的主動指令一同輸入的位址訊號。在線程化通道結構中，資料是根據記憶體控制器所提供的多條主動指令經由雙通道而輸出。
    請參照圖13，第一記憶體晶片92與第二記憶體晶片94將資料輸出到資料輸入/輸出單元926與926b以回應於實際上是由介面層93提供的第一晶片選擇控制訊號CS0D與第二晶片選擇控制訊號CS1_ADDR。如圖11之晶片選擇多工器單元935中所述，第一晶片選擇控制訊號CS0D與第二晶片選擇控制訊號CS1_ADDR可由介面層93根據第一晶片選擇訊號CS0與位址訊號RA來提供。從概念的角度來敍述，第一記憶體晶片92與第二記憶體晶片94將資料輸出到資料輸入/輸出單元926與926b以回應於第一晶片選擇訊號CS0與位址訊號RA。
    第一記憶體晶片92將資料輸出到資料輸入/輸出單元926以回應於互補位址訊號/RA。第一記憶體晶片92的資料輸入/輸出單元926連接到資料輸入/輸出線927。第二記憶體晶片94將資料輸出到資料輸入/輸出單元926b以回應於位址訊號RA。第二記憶體晶片94的資料輸入/輸出單元926b連接到資料輸入/輸出線927b。
    第一記憶體晶片92的資料輸入/輸出線927利用矽通孔927t來電性連接到第二記憶層94的資料輸入/輸出線927b以及與介面層93的主資料輸入/輸出單元939相連接的資料輸入/輸出線927a。第一記憶層92與第二記憶層94的資料輸入/輸出線927a與927b可配置成(例如)8位元。
    被選定以回應於互補位址訊號/RA之啟用的第一記憶層92輸出8位元資料給資料輸入/輸出墊DQ[7：0]。被選定以回應於位址訊號RA之啟用的第二記憶層94輸出8位元資料給資料輸入/輸出墊DQ[7：0]。也就是說，記憶裝置90按單級來操作。
    記憶裝置90按單級來操作時此記憶裝置90的操作時序圖與參照圖4B的描述相同。
    圖14繪示為記憶裝置90按雙級來操作時的單通道結構。
    請參照圖14，第一記憶體晶片92與第二記憶體晶片94將資料輸出到資料輸入/輸出單元926與926b以回應於實際上是由介面層93提供的第一晶片選擇控制訊號CS0D與第二晶片選擇控制訊號CS1_ADDR。如圖11之晶片選擇多工器單元935中所述，第一晶片選擇控制訊號CS0D與第二晶片選擇控制訊號CS1_ADDR可由介面層93根據第一晶片選擇訊號CS0與第二晶片選擇訊號CS1來提供。從概念的角度來敍述，第一記憶體晶片92與第二記憶體晶片94將資料輸出到資料輸入/輸出單元926與926b以回應於第一晶片選擇訊號CS0與第二晶片選擇訊號CS1。
    第一記憶體晶片92將資料輸出到資料輸入/輸出單元926以回應於第一晶片選擇訊號CS0。第一記憶體晶片92的資料輸入/輸出單元926連接到資料輸入/輸出線927。第二記憶體晶片94將資料輸出到資料輸入/輸出單元926b以回應於第二晶片選擇訊號CS1。第二記憶體晶片94的資料輸入/輸出單元926b連接到資料輸入/輸出線927b。
    第一記憶體晶片92的資料輸入/輸出線927利用矽通孔927t來電性連接到第二記憶層94的資料輸入/輸出線927b以及與介面層93的主資料輸入/輸出單元939相連接的資料輸入/輸出線927a。第一記憶層92與第二記憶層94的資料輸入/輸出線927a與927b可配置成(例如)8位元。
    被選定以回應於第一晶片選擇訊號CS0之啟用的第一記憶層92輸出8位元資料給資料輸入/輸出墊DQ[7：0]。被選定以回應於第二晶片選擇訊號CS1之啟用的第二記憶層94輸出8位元資料給資料輸入/輸出墊DQ[7：0]。也就是說，記憶裝置90按雙級來操作。
    記憶裝置90按雙級來操作時此記憶裝置90的操作時序圖與參照圖5B的描述相同。
    圖15繪示為記憶裝置90按雙級來操作時的線程化通道結構。
    請參照圖15，介面層93包括第一與第二主資料輸入/輸出單元939a與939b，其用來與記憶裝置90的外部進行介面作用。第一主資料輸入/輸出單元939a連接到第一資料輸入/輸出墊DQ[3：0]。第二主資料輸入/輸出單元939b連接到第二資料輸入/輸出墊DQ[7：4]。
    第一記憶體晶片92將資料輸出到資料輸入/輸出單元926以回應於第一晶片選擇訊號CS0。第一記憶體晶片92的資料輸入/輸出單元926連接到資料輸入/輸出線927。第二記憶體晶片94將資料輸出到資料輸入/輸出單元926b以回應於第二晶片選擇訊號CS1。第二記憶體晶片94的資料輸入/輸出單元926b連接到資料輸入/輸出線927b。
    第一記憶體晶片92的資料輸入/輸出線927經由矽通孔928t來電性連接到與介面層93的第一主資料輸入/輸出單元939a相連接的資料輸入/輸出線930a。第二記憶體晶片94的資料輸入/輸出線927b經由矽通孔929t來電性連接到與介面層93的第二主資料輸入/輸出單元939b相連接的資料輸入/輸出線930b。
    被選定以回應於第一晶片選擇訊號CS0之啟用的第一記憶層92輸出4位元資料給第一資料輸入/輸出墊DQ[3：0]。被選定以回應於第二晶片選擇訊號CS1之啟用的第二記憶層94輸出4位元資料給第二資料輸入/輸出墊DQ[7：4]。也就是說，記憶裝置90包括雙通道，其包括通向第一資料輸入/輸出墊DQ[3：0]的第一路徑與通向第二資料輸入/輸出墊DQ[7：4]的第二路徑，且記憶裝置90按雙級來操作。
    記憶裝置90按雙級來操作時此記憶裝置90的操作時序圖與參照圖6B的描述相同。
    圖16是依照本發明之其他實施例的一種與單級或多級相容的記憶裝置160的方塊圖。
    請參照圖16，將介面層163與多個記憶層162、164、...、166及168堆疊在印刷電路板161上來對記憶裝置160進行封裝。作為外接端子的焊錫球161s配置在印刷電路板161的後表面。這些焊錫球161s連接到位址訊號RA[k-1：0]、CA[k-1：0]、晶片選擇訊號CS[n-1：0]、時脈訊號CK、時脈致能訊號CKE、列位址選通訊號RAS、行位址選通訊號CAS、寫致能訊號WE、電源電壓VDD以及接地訊號VSS。這些指令與位址訊號可由記憶體控制器來提供，且可利用凸塊163b來電性連接到介面層163。
    在本實施例中可將n個(n為自然數)記憶層162、164、...、166及168堆疊在一起。記憶裝置160呈一種堆疊結構，在此結構中介面層163與n個記憶層162、164、...、166及168利用矽通孔163t與微凸塊(未繪示)來相互連接。
    雖然在本實施例中記憶裝置160之堆疊結構是利用矽通孔163t與微凸塊來將介面層163與n個記憶層162、164、...、166及168相互連接，但是本發明並不限於此，記憶裝置160也可呈另一種堆疊結構，在此結構中介面層163與n個記憶層162、164、...、166及168是利用焊線、內插器或包含電線在內的卷帶來相互連接。此外，介面層163與n個記憶層162、164、...、166及168是採用使用射頻或超聲的輻射法、使用磁感應的感應耦合法或使用磁場共振的非輻射法來相互連接。
    介面層163包括緩衝單元1631、晶片選擇多工器單元1635以及主資料輸入/輸出單元1639。介面層163可連接到由記憶體控制器來提供的指令與位址訊號。
    根據堆疊的記憶層的數量，緩衝單元1631可具有不同的配置。緩衝單元1631接收位址訊號RA[k-1：0]或位址訊號CA[k-1：0]以及晶片選擇訊號CS[n-1：0]以回應於晶片識別訊號CID。晶片識別訊號CID識別出n個記憶層162、164、...、166及168之一。晶片識別訊號CID是由配置在介面層163中的熔線盒(未繪示)來提供。此熔線盒包括多個熔線。晶片識別訊號CID是由包含在此熔線盒中的選擇性熔斷的熔線的組合來設定。
    位址訊號RA[k-1：0]或位址訊號CA[k-1：0]以及晶片選擇訊號CS[n-1：0]可由記憶體控制器來提供。位址訊號RA[k-1：0]可以是對記憶胞陣列925的字元線進行定址的列位址訊號。具體而言，位址訊號RA[k-1：0]可設定為對記憶胞陣列925的多個記憶庫進行定址的位址訊號當中的k位元最高有效位元。記憶體控制器可提供行位址訊號CA[k-1：0]來代替列位址訊號RA[k-1：0]。行位址訊號CA[k-1：0]是對記憶胞陣列925的位元線進行定址。晶片選擇訊號CS[n-1：0]之每個晶片選擇訊號可設定為用以選定n個記憶層162、164、...、166及168之每個記憶層的訊號。
    緩衝單元1631包括：第一緩衝器1632，其接收位址訊號RA[k-1：0]；以及第二緩衝器1633，其接收晶片選擇訊號CS[n-1：0]，以回應於晶片選擇訊號CID。位址訊號RA[k-1：0]與晶片選擇訊號CS[n-1：0]被傳送給晶片選擇多工器單元1635。
    晶片選擇多工器單元1635根據從緩衝單元1631轉移過來的位址訊號RA[k-1：0]與晶片選擇訊號CS[n-1：0]來產生多個晶片選擇控制訊號CS0D、CS1_ADDR、...、CSn-1_ADDR以回應於多個模式訊號FID[k-1：0]，其用來確定單級模式或多級模式。模式訊號FID[k-1：0]可由配置在介面層163中的熔線盒(未繪示)來提供。此熔線盒包括多個熔線。模式訊號FID[k-1：0]是由包含在熔線盒中的選擇性熔斷的熔線的組合來設定。模式訊號FID[k-1：0]也可根據儲存在存儲單元(諸如模式暫存器MRS)中的位元資訊來設定。
    晶片選擇多工器單元1635的晶片選擇控制訊號CS0D、CS1_ADDR、...、CSn-1_ADDR確定n個記憶層162、164、...、166及168是按單級還是按多級來操作。晶片選擇控制訊號CS0D、CS1_ADDR、...、CSn-1_ADDR利用矽通孔163t來電性連接到n個記憶層162、164、...、166及168之每個記憶層的晶片選擇匹配單元922。
    主資料輸入/輸出單元1639是用來與記憶裝置160的外部進行介面作用。主資料輸入/輸出單元1639連接到資料輸入/輸出墊DQ[7：0]。主資料輸入/輸出單元1639利用矽通孔164t來電性連接到n個記憶層162、164、...、166及168之每個記憶層的資料輸入/輸出單元926。
    n個記憶層162、164、...、166及168的元件可與參照圖10所述的第一記憶層92的元件相同。也就是說，n個記憶層162、164、...、166及168可包括晶片選擇匹配單元922、位址解碼器924、記憶胞陣列925以及資料輸入/輸出單元926。
    根據介面層163的緩衝單元1631所接收的位址訊號RA[k-1：0]與晶片選擇訊號CS[n-1：0]的組合，記憶裝置160的n個記憶層162、164、...、166及168可按單級或多級來操作。
    圖17A至圖17E是圖16所示之與單級Rank0或多級Rank0至Rank(n-3)相容的記憶裝置160的橫剖面圖。
    請參照圖17A，記憶裝置160是按單級Rank0來操作，n個記憶層162、164、...、166及168由一個晶片選擇訊號CS0來選定。n個記憶層162、164、...、166及168之每個記憶層是根據k(k為自然數)位元位址訊號RA[k-1：0]的組合RA#0~RA#n-1來選定。
    請參照圖17B，記憶裝置160是按單級Rank0來操作，n個記憶層162、164、...、166及168由一個晶片選擇訊號CS0來選定。n個記憶層162、164、...、166及168之每個記憶層是根據2位元行位址訊號CA[1：0]的組合來選定。n個記憶層162、164、...、166及168之每個記憶層被記憶庫群組172、174、176及178分割，而這些記憶庫群組172、174、176及178是根據2位元行位址訊號CA[1：0]的組合來選定。第一記憶庫群組172是由行位址訊號CA[1：0]的“00”位元訊號來存取，第二記憶庫群組174是由行位址訊號CA[1：0]的“01”位元訊號來存取，第三記憶庫群組176是由行位址訊號CA[1：0]的“10”位元訊號來存取，以及第四記憶庫群組178是由行位址訊號CA[1：0]的“11”位元訊號來存取。
    請參照圖17C，記憶裝置160是按多級Rank0、Rank1、...、Rankn-2、Rankn-1來操作，n個記憶層162、164、...、166及168分別由n個晶片選擇訊號CS[n-1：0]來選定。第一記憶層162是按Rank0級來操作，第一記憶層162由第一晶片選擇訊號CS0來存取。第二記憶層164是按Rank1級來操作，第二記憶層164由第二晶片選擇訊號CS1來存取。第n-2記憶層166是按Rankn-2級來操作，第n-2記憶層166由晶片選擇訊號CSn-2來存取。第n-1記憶層168是按Rankn-1級來操作，第n-2記憶層168由晶片選擇訊號CSn-1來存取。
    請參照圖17D，記憶裝置160呈一種複雜的記憶體結構，在此結構中n個記憶層162、164、...、166及168是按單級Rank0與多級Rank0至Rankn-3來操作。第一記憶層162與第二記憶層164是按單級(即，Rank0級)來操作，第一記憶層162與第二記憶層164由第一晶片選擇訊號CS0來選定，且由1位元列位址訊號RA來進行選擇性存取。其他的記憶層166與168是按多級Rankn-3與Rankn-2來操作，記憶層166與168由對應的晶片選擇訊號來選定。第n-2記憶層166是按Rankn-3級來操作，第n-2記憶層166由晶片選擇訊號CSn-3來存取。第n-1記憶層168是按Rankn-2級來操作，第n-2記憶層168由晶片選擇訊號CSn-2來存取。n個記憶層162、164、...、166及168是按多級Rank0、...、Rankn-3及Rankn-2來操作。
    請參照圖17E，記憶裝置160呈另一種複雜的記憶體結構，在此結構中第一至第n-2記憶層162、164、...、166是按單級(即，Rank0級)來操作，第一至第n-2記憶層162、164、...、166由第一晶片選擇訊號CS0來選定，且根據i位元列位址訊號RA[i-1：0]的組合RA#0~RA#n-2來進行選擇性存取。第n-1記憶層168是按Rank1級來操作，第n-1記憶層168由第二晶片選擇訊號CS1來存取。n個記憶層162、164、...、166及168是按多級Rank0與Rank1來操作。
    圖18A與圖18B繪示為依照本發明之一實施例的一種包括記憶裝置10的記憶體系統180。
    請參照圖18A，記憶體系統180包括記憶裝置10以及用來控制記憶裝置10的記憶體控制器182。記憶裝置10與參照圖2所述的按單級或雙級來進行選擇性操作的記憶裝置10相同。記憶體系統180可使用圖10所示之按單級或雙級來進行選擇性操作的記憶裝置90來代替圖2之記憶裝置10。記憶體系統180可使用圖7所示之與單級或多級相容的記憶裝置70或圖16所示之與單級或多級相容的記憶裝置160來代替圖2之記憶裝置10。
    雖然在本實施例中是將一個記憶裝置10連接到記憶體控制器182，但是也可將多個記憶裝置10連接到記憶體控制器182。
    記憶體控制器182可將多個指令訊號提供給記憶裝置10，如晶片選擇訊號CS0、CS1、時脈訊號CK、時脈致能訊號CKE、列位址選通訊號RAS、行位址選通訊號CAS、寫致能訊號WE、位址訊號RA、CA以及資料DQ。
    當記憶裝置10被請求按單級來操作時，記憶體控制器182將第一晶片選擇訊號CS0與位址訊號RA提供給記憶裝置10。記憶體控制器182的第一晶片選擇訊號CS0經由焊錫球或凸塊183以及第一連接構件184來連接到提供給記憶裝置10之第一記憶層12之緩衝單元21的第一晶片選擇訊號CS0。記憶體控制器182的位址訊號RA經由焊錫球或凸塊185以及第二連接構件186來連接到提供給記憶裝置10之第一記憶層12之緩衝單元21的位址訊號RA。記憶體控制器182的資料DQ經由焊錫球或凸塊187以及第三連接構件188而被提供給與記憶裝置10之第一記憶層12之資料輸入/輸出單元相連接的資料輸入/輸出墊DQ[7：0]。
    記憶裝置10的第一連接構件184與第二連接構件186可使用矽通孔、焊線、內插器或包含電線在內的卷帶、使用射頻或超聲的輻射法、使用磁感應的感應耦合法或使用磁場共振的非輻射法。
    因此，記憶裝置10是按單級來操作，其根據第一晶片選擇訊號CS0來選定，且第一記憶層12與第二記憶層14是由位址訊號RA來進行選擇性存取。
    請參照圖18B，記憶體控制器182經由匯流排線(bus line)將指令訊號提供給包括記憶裝置10的記憶體模組189，其中指令訊號包括第一晶片選擇訊號CS0及第二晶片選擇訊號CS1、位址訊號RA以及資料DQ。記憶體控制器182的資料DQ經由匯流排線而連接到記憶裝置10。此時，記憶體控制器182的第二晶片選擇訊號CS1不連接到記憶裝置10。
    圖19A與圖19B繪示為依照本發明之其他實施例的一種包括記憶裝置10的記憶體系統190。
    請參照圖19A，記憶體系統190包括記憶裝置10以及用來控制此記憶裝置10的記憶體控制器192。記憶裝置10與參照圖2所述的按單級或雙級來進行選擇性操作的記憶裝置10相同。記憶體系統190可使用圖10所示之按單級或雙級來進行選擇性操作的記憶裝置90來代替圖2之記憶裝置10。記憶體系統190可使用圖7所示之與單級或多級相容的記憶裝置70或圖16所示之與單級或多級相容的記憶裝置160來代替圖2之記憶裝置10。
    雖然在本實施例中是將一個記憶裝置10連接到記憶體控制器192，但是也可將多個記憶裝置10連接到記憶體控制器192。
    記憶體控制器192可將多個指令訊號提供給記憶裝置10，如晶片選擇訊號CS0、CS1、時脈訊號CK、時脈致能訊號CKE、列位址選通訊號RAS、行位址選通訊號CAS、寫致能訊號WE、位址訊號RA、CA以及資料DQ。
    當記憶裝置10被請求按雙級來操作時，記憶體控制器192將第一晶片選擇訊號CS0與第二晶片選擇訊號CS1提供給記憶裝置10。記憶體控制器192的第一晶片選擇訊號CS0經由焊錫球或凸塊193以及第一連接構件194來連接到提供給記憶裝置10之第一記憶層12之緩衝單元21的第一晶片選擇訊號CS0。記憶體控制器192的第二晶片選擇訊號CS1經由焊錫球或凸塊195以及第二連接構件196來連接到提供給記憶裝置10之第一記憶層12之緩衝單元21的第二晶片選擇訊號CS1。記憶體控制器192的資料DQ經由焊錫球或凸塊197以及第三連接構件198而被提供給與記憶裝置10之第一記憶層12之資料輸入/輸出單元相連接的資料輸入/輸出墊DQ[7：0]。
    記憶裝置10的第一連接構件194與第二連接構件196可使用矽通孔、焊線、內插器及/或包含電線在內的卷帶、使用射頻或超聲的輻射法、使用磁感應的感應耦合法及/或使用磁場共振的非輻射法。
    因此，記憶裝置10是按雙級來操作，其根據第一晶片選擇訊號CS0與第二晶片選擇訊號CS1兩者來選定，且第一記憶層12與第二記憶層14是由第一晶片選擇訊號CS0與第二晶片選擇訊號CS1來進行選擇性存取。
    請參照圖19B，記憶體控制器192經由匯流排線將指令訊號提供給包括記憶裝置10的記憶體模組199，其中指令訊號包括第一晶片選擇訊號CS0及第二晶片選擇訊號CS1、位址訊號RA以及資料DQ。記憶體控制器192的第一晶片選擇訊號CS0與第二晶片選擇訊號CS1經由匯流排線而連接到記憶裝置10。記憶體控制器192的資料DQ經由匯流排線而連接到記憶裝置10。與此同時，記憶體控制器182的位址訊號RA不連接到記憶裝置10。
    圖20是依照本發明之一些實施例的一種普通線程化記憶體模組200的圖式。
    請參照圖20，多個記憶裝置201~208安裝在此線程化記憶體模組200中。舉例而言，線程化記憶體模組200包括這8個記憶裝置201~208。記憶裝置201~208之每個記憶裝置都連接到包含DQ匯流排DQ[7：0]的一束DQ線(或DQ巷道(lanes))。指令及位址匯流排C/A為記憶裝置201~208所共用。第一晶片選擇訊號CS0被提供給記憶裝置201~208，且第二晶片選擇訊號CS1連接到記憶裝置201~208。
    在線程化記憶體模組200中，被第一晶片選擇訊號CS0選定的記憶裝置201~204經由DQ匯流排DQ[7：0]來輸入及輸出資料，且被第二晶片選擇訊號CS1選定的記憶裝置205~208經由DQ匯流排DQ[7：0]來輸入及輸出資料。
    圖21是依照本發明之一些實施例的一種包括多個記憶裝置10a~10d的記憶體模組210的圖式。
    請參照圖21，多個記憶裝置10a~10d安裝在記憶體模組210中。記憶裝置10a~10d之每個記憶裝置都與參照圖2所述的按單級或雙級來進行選擇性操作的記憶裝置10相同。記憶裝置10a~10d可均包括圖6A之線程化通道結構。記憶體模組210可使用圖10所示之按單級或雙級來進行選擇性操作的記憶裝置90來代替圖2之記憶裝置10。記憶體模組210可使用圖7所示之與單級或多級相容的記憶裝置70或圖16所示之與單級或多級相容的記憶裝置160來代替圖2之記憶裝置10。
    記憶體模組210包括(例如)這四個記憶裝置10a~10d。記憶裝置10a~10d之每個記憶裝置都包括第一記憶層12a~12d與第二記憶層14a~14d。第一記憶層12a~12d連接到第一DQ匯流排DQ[3：0]，且第二記憶層14a~14d連接到第二DQ匯流排DQ[7：4]。第一晶片選擇訊號CS0與第二晶片選擇訊號CS1被提供給記憶裝置10a~10d。
    在記憶體模組210中，被第一晶片選擇訊號CS0選定的第一記憶層12a~12d經由第一DQ匯流排DQ[3：0]來輸入及輸出資料，且被第二晶片選擇訊號CS1選定的第二記憶層14a~14d經由第二DQ匯流排DQ[7：4]來輸入及輸出資料。記憶體模組210的功能可與圖20之線程化記憶體模組200的功能相同，且使最小粒度每轉移資料尺寸減小到32位元。因此，記憶體模組21可適用於需要較小的粒度每轉移的系統，如圖形系統。
    圖22是依照本發明之一些實施例的普通雙級記憶體模組220a與220b的圖式。
    請參照圖22，多個記憶裝置221a~228a安裝在第一記憶體模組220a中。多個記憶裝置221b~228b安裝在第二記憶體模組220b中。舉例而言，第一記憶體模組220a與第二記憶體模組220b包括8個記憶裝置221a~228a與221b~228b。
    第一記憶體模組220a之記憶裝置221a~228a之每個記憶裝置都連接到DQ匯流排DQ[7：：0]。第二記憶體模組220b之記憶裝置221b~228b之每個記憶裝置都連接到DQ匯流排DQ[7：0]。指令與位址匯流排C/A為第一記憶體模組220a與第二記憶體模組220b的記憶裝置221a~228a與221b~228b所共用。第一晶片選擇訊號CS0被提供給第一記憶體模組220a的記憶裝置221a~228a，且第二晶片選擇訊號CS1連接到第二記憶體模組220b的記憶裝置221b~228b。
    被第一晶片選擇訊號CS0選定的第一記憶體模組220a之記憶裝置221a~228a之每個記憶裝置經由DQ匯流排DQ[7：0]來輸入及輸出資料，且被第二晶片選擇訊號CS1選定的第二記憶體模組220b之記憶裝置221b~228b之每個記憶裝置經由DQ匯流排DQ[7：0]來輸入及輸出資料。
    圖23是依照本發明之一些實施例的一種包括多個記憶裝置10a~10h的記憶體模組230的圖式。
    請參照圖23，多個記憶裝置10a~10h安裝在記憶體模組230中。記憶裝置10a~10h之每個記憶裝置都與參照圖2所述的按單級或雙級來進行選擇性操作的記憶裝置10相同。記憶裝置10a~10h可均包括圖5A之線程化通道結構。記憶體模組230可使用圖10所示之按單級或雙級來進行選擇性操作的記憶裝置90來代替圖2之記憶裝置10。記憶體模組230可使用圖7所示之與單級或多級相容的記憶裝置70或圖16所示之與單級或多級相容的記憶裝置160來代替圖2之記憶裝置10。
    記憶體模組230包括(例如)這8個記憶裝置10a~10h。記憶裝置10a~10h均包括第一記憶層12a~12h與第二記憶層14a~14h。第一記憶層12a~12h連接到DQ匯流排DQ[7：0]，且第二記憶層14a~14h連接到DQ匯流排DQ[7：0]。第一晶片選擇訊號CS0與第二晶片選擇訊號CS1被提供給記憶裝置10a~10h。
    在記憶體模組230中，被第一晶片選擇訊號CS0選定的第一記憶層12a~12h經由DQ匯流排DQ[7：0]來輸入及輸出資料，且被第二晶片選擇訊號CS1選定的第二記憶層14a~14h經由DQ匯流排DQ[7：0]來輸入及輸出資料。記憶體模組230的功能可與圖22之雙級記憶體模組200的功能相同，且使最小粒度每轉移資料尺寸減小為32位元。因此，記憶體模組23具有增強的資料帶寬，而不存在資料帶寬損失區間。
    雖然本發明已以實施例具體揭露如上，但容易理解的是，在不脫離後附之申請專利範圍所界定的精神和範圍的前提下，當可做各種形態與細節上的更動。
    10、10a~10h、70、90、160、201~208、221a~228a、221b~228b‧‧‧記憶裝置
    11、71、91、161、1612‧‧‧印刷電路板
    11s、71s、91s、161s‧‧‧焊錫球
    12、12a~12h、14、14a~14h、72、74、76、78、92、94、162、164、...、166、168‧‧‧記憶體晶片/記憶層
    12b、72b、93b、163b‧‧‧凸塊
    12t、14t、27t、72t、92t、94t、163t、164t、211t、212t、213t、710t~715t、935t、936t、927t、928t、929t‧‧‧矽通孔
    14b、92b、94b‧‧‧微凸塊
    21、21b、71、931、1631‧‧‧緩衝單元
    22、22b‧‧‧晶片選擇位址控制單元
    23‧‧‧指令解碼器
    24、924‧‧‧位址解碼器
    25、925‧‧‧記憶胞陣列
    26、26b、926、926b‧‧‧資料輸入/輸出單元
    27a、27b、27c、72a、927、927a、927b、930a、930b‧‧‧資料輸入/輸出線
    28、28a、28b、939、939a、939b、1639‧‧‧主資料輸入/輸出單元
    82、84、86、88、172、174、176、178‧‧‧記憶庫群組
    93、163‧‧‧介面晶片/介面層
    111、112、113、211、212、213、311~313、321~323、331~334、341~344、710~715、932、933、934、1632、1633‧‧‧緩衝器
    121、122、123‧‧‧NAND閘
    180、190‧‧‧記憶體系統
    182、192‧‧‧記憶體控制器
    183、185、187、193、195、197‧‧‧焊錫球或凸塊
    184、186、188、194、196、198‧‧‧連接構件
    189、199、200、210、220a、220b、230‧‧‧記憶體模組
    211a、212a、213a、710a~715a‧‧‧輸出訊號線
    211b、212b、213b、922a~922d、935a、935b‧‧‧訊號線
    310、320、330、340‧‧‧組合邏輯單元
    922‧‧‧晶片選擇匹配單元
    935、1635‧‧‧晶片選擇多工器單元
    ACT‧‧‧主動指令
    CID‧‧‧晶片識別訊號
    CLK‧‧‧時脈訊號
    CMD‧‧‧指令訊號
    CS0~CS3、CS[n-1：0]‧‧‧晶片選擇訊號
    CS_ME2ROW、CS_ME2COL、CS_OTHER2ROW、CS_OTHER2COL‧‧‧晶片選擇位址控制訊號
    CS_ME_ROW、CS_ME_COL‧‧‧ME晶片選擇位址訊號
    CS_OTHER_ROW、CS_OTHER_COL‧‧‧OTHER晶片選擇位址訊號
    CS_ME‧‧‧ME晶片選擇訊號
    CS0D、CS1_ADDR~CSn-1_ADDR‧‧‧晶片選擇控制訊號
    C/A‧‧‧指令及位址匯流排
    DQ、DQ[7：0]、DQ[7：4]、DQ[3：0]‧‧‧資料輸入/輸出墊
    FID、FID[k-1：0]‧‧‧模式訊號
    FIDB‧‧‧互補模式訊號
    N31、N32‧‧‧節點
    RA、/RA、CA、ADDR、RA[1：0]、RA[k-1：0]、CA[1：0]、CA[k-1：0]‧‧‧位址訊號
    VEXT‧‧‧外部電源
    圖1A與圖1B是依照本發明之一些實施例的一種與單級或雙級相容的記憶裝置的橫剖面圖。
    圖2是依照本發明之一些實施例的一種與單級或雙級相容的記憶裝置的方塊圖。
    圖3是圖2之晶片選擇位址控制單元的電路圖。
    圖4A至圖6B繪示為圖2之記憶裝置的資料輸出結構。
    圖7是依照本發明之一些實施例的一種與單級或多級相容的記憶裝置的方塊圖。
    圖8A至圖8E是圖7所示之與單級或多級相容的記憶裝置的橫剖面圖。
    圖9A與圖9B是依照本發明之一些實施例的一種與單級或雙級相容的記憶裝置的橫剖面圖。
    圖10是參照圖9所述的與單級或雙級相容的記憶裝置的方塊圖。
    圖11是圖10之晶片選擇多工器單元的電路圖。
    圖12是圖10之晶片選擇匹配單元的電路圖。
    圖13至圖15是圖10之記憶裝置的資料輸出結構的橫剖面圖。
    圖16是依照本發明之一些實施例的一種與單級或多級相容的記憶裝置的方塊圖。
    圖17A至圖17E是圖16所示之與單級或多級相容的記憶裝置的橫剖面圖。
    圖18A與圖18B繪示為依照本發明之一些實施例的一種包括記憶裝置的記憶體系統。
    圖19A與圖19B繪示為依照本發明之一些實施例的一種包括記憶裝置的記憶體系統。
    圖20是依照本發明之一些實施例的一種普通線程化記憶體模組的圖式。
    圖21是依照本發明之一些實施例的一種包括多個記憶裝置的記憶體模組的圖式。
    圖22是依照本發明之一些實施例的普通雙級記憶體模組的圖式。
    圖23是依照本發明之一些實施例的一種包括多個記憶裝置的記憶體模組的圖式。
    10‧‧‧記憶裝置
    12、14‧‧‧記憶體晶片/記憶層
    21、21b‧‧‧緩衝單元
    22、22b‧‧‧晶片選擇位址控制單元
    23‧‧‧指令解碼器
    24‧‧‧位址解碼器
    25‧‧‧記憶胞陣列
    26、26b‧‧‧資料輸入/輸出單元
    27a、27b‧‧‧資料輸入/輸出線
    27t、211t、212t、213t‧‧‧矽通孔
    211、212、213‧‧‧緩衝器
    211a、212a、213a‧‧‧輸出訊號線
    211b、212b、213b‧‧‧訊號線
    CS_ME2ROW、CS_ME2COL、CS_OTHER2ROW、CS_OTHER2COL‧‧‧晶片選擇位址控制訊號
    CID‧‧‧晶片識別訊號
    CMD‧‧‧指令訊號
    CS0、CS1‧‧‧晶片選擇訊號
    DQ‧‧‧資料輸入/輸出墊
    FID‧‧‧模式訊號
    RA、CA、ADDR‧‧‧位址訊號
    权利要求:
    Claims (10)
    [1] 一種記憶裝置，包括：第一記憶層；以及第二記憶層，其堆疊在所述第一記憶層上，其中所述第一記憶層與所述第二記憶層經配置以便接收至少一個位址訊號及/或至少一個晶片選擇訊號，以及其中所述第一記憶層與所述第二記憶層經配置以便按單級模式或雙級模式來進行選擇性操作，以回應於所述至少一個位址訊號及/或所述至少一個晶片選擇訊號。
    [2] 如申請專利範圍第1項所述之記憶裝置，其中所述第一記憶層與所述第二記憶層是不同類型的記憶體晶片，其中所述第一記憶層與所述第二記憶層均包括：核心電路單元，其內部形成有記憶胞；以及周邊電路單元，其圍繞著所述記憶胞而形成，其中所述第一記憶層更包括主電路區，其經配置以便與位於所述記憶裝置外部的至少一個裝置進行介面作用。
    [3] 如申請專利範圍第1項所述之記憶裝置，其中所述第一記憶層與所述第二記憶層均包括：緩衝單元，其經配置以便接收所述至少一個位址訊號及/或所述至少一個第一晶片選擇訊號以回應於晶片識別訊號；以及晶片選擇位址控制單元，其經配置以便根據所述至少一個位址訊號及/或所述至少一個晶片選擇訊號來確定所述第一記憶層及/或所述第二記憶層之各別者是否被選定以回應於所述晶片識別訊號與模式訊號，且產生至少一個晶片選擇位址控制訊號，其用來確定所述單級模式或所述雙級模式。
    [4] 如申請專利範圍第3項所述之記憶裝置，其中所述至少一個晶片選擇訊號包括第一晶片選擇訊號與第二晶片選擇訊號，以及其中所述第一記憶層的所述緩衝單元的用來接收所述至少一個位址訊號、所述第一晶片選擇訊號以及所述第二晶片選擇訊號的輸出訊號線利用矽通孔來電性連接到被提供給所述第二記憶層之所述晶片選擇位址控制單元的所述至少一個位址訊號、所述第一晶片選擇訊號以及所述第二晶片選擇訊號的訊號線。
    [5] 如申請專利範圍第3項所述之記憶裝置，其中所述晶片選擇位址控制單元包括：第一邏輯單元，其經配置以便根據所述第一晶片選擇訊號、所述第二晶片選擇訊號以及所述晶片識別訊號來產生第一ME晶片選擇位址訊號；第一緩衝器，其經配置以便將所述第一ME晶片選擇位址訊號轉移到第一節點以回應於所述模式訊號的互補訊號；第二緩衝器，其經配置以便輸入所述第一節點的訊號，且產生ME晶片選擇列位址控制訊號；第二邏輯單元，其經配置以便根據所述第一晶片選擇訊號、所述位址訊號以及所述晶片識別訊號來產生第一OTHER晶片選擇位址訊號；第三緩衝器，其經配置以便將所述第一OTHER晶片選擇位址訊號轉移到第二節點以回應於所述模式訊號的所述互補訊號；第四緩衝器，其經配置以便輸入所述第二節點的訊號，且產生另一個晶片選擇列位址控制訊號；第三邏輯單元，其經配置以便根據所述第一晶片選擇訊號、所述第二晶片選擇訊號以及所述晶片識別訊號來產生第二ME晶片選擇位址訊號；第五緩衝器，其經配置以便將所述第二ME晶片選擇位址訊號轉移到所述第一節點以回應於所述模式訊號；第四邏輯單元，其經配置以便根據所述第一晶片選擇訊號、所述第二晶片選擇訊號以及所述晶片識別訊號來產生第二OTHER晶片選擇位址訊號；以及第六緩衝器，其經配置以便將所述第二OTHER晶片選擇位址訊號轉移到所述第二節點以回應於所述模式訊號。
    [6] 如申請專利範圍第5項所述之記憶裝置，其中所述晶片選擇位址控制單元更包括：第七緩衝器，當電源施加在所述記憶裝置上時被致能，且經配置以便轉移所述第二ME晶片選擇位址訊號；第八緩衝器，其經配置以便使所述第七緩衝器的輸出產生為ME晶片選擇行位址控制訊號；第九緩衝器，當電源施加在所述記憶裝置上時被致能，且經配置以便轉移所述第二OTHER晶片選擇位址訊號；以及第十緩衝器，其經配置以便使所述第九緩衝器的輸出產生為另一個晶片選擇行位址控制訊號。
    [7] 一種記憶裝置，包括：第一資料輸入/輸出單元，其經配置以便將資料輸入到第一記憶層以及從第一記憶層輸出以回應於第一晶片識別訊號；第二資料輸入/輸出單元，其經配置以便將資料輸入到第二記憶層以及從第二記憶層輸出以回應於第二晶片識別訊號，所述第二記憶層堆疊在所述第一記憶層上；第一主資料輸入/輸出單元，其連接到介於第一組資料輸入/輸出墊之間的所述第一資料輸入/輸出單元；以及第二主資料輸入/輸出單元，其連接到介於第二組資料輸入/輸出墊之間的所述第二資料輸入/輸出單元。
    [8] 如申請專利範圍第7項所述之記憶裝置，其中所述第一資料輸入/輸出單元、所述第一主資料輸入/輸出單元以及所述第二主資料輸入/輸出單元配置在所述第一記憶層中，且所述第二資料輸入/輸出單元配置在所述第二記憶層中。
    [9] 如申請專利範圍第8項所述之記憶裝置，其中所述第二資料輸入/輸出單元與所述第二主資料輸入/輸出單元利用矽通孔來電性相連接。
    [10] 如申請專利範圍第7項所述之記憶裝置，更包括介面層，所述第一主資料輸入/輸出單元與所述第二主資料輸入/輸出單元配置在所述介面層內，其中所述第一資料輸入/輸出單元配置在所述第一記憶層中，以及其中所述第二資料輸入/輸出單元配置在所述第二記憶層中。
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    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
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