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    • 专利摘要:
    本發明呈現用於在一記憶體陣列中偵測損壞字線之技術及對應電路。一項實例考量一「字線間」比較，其中比較不同字線之程式化迴圈計數以便判定一字線是否可係有缺陷的。舉例而言，比較沿一字線WLn之記憶體胞所需程式化脈衝之數目與前一字線所需之數目，諸如WLn或WL(n-1)，以查看其是否超過此較早值一臨限值。若該字線相對於該較早字元線需要額外數目個脈衝來完成程式化，則將該字線視為有缺陷。
    公开号:TW201312576A
    申请号:TW101116060
    申请日:2012-05-04
    公开日:2013-03-16
    发明作者:Mrinal Kochar；Jianmin Huang；Jun Wan
    申请人:Sandisk Technologies Inc；
    IPC主号:G11C29-00
    专利说明:
    記憶體陣列中損壞字線之偵測
    本發明一般而言係關於半導體記憶體電路(諸如，電子可抹除可程式化唯讀記憶體(EEPROM)及快閃EEPROM)，且特定而言係關於此等記憶體電路中缺陷字線之偵測。
    最近，具有非揮發性電荷儲存能力之固態記憶體(尤其係呈封裝為小外觀尺寸卡之EEPROM及快閃EEPROM形式之固態記憶體)已成為各種行動及手持裝置(特別係資訊用具及消費者電子產品)中之儲存選擇。不同於亦係固態記憶體之RAM(隨機存取記憶體)，快閃記憶體係非揮發性且甚至在關斷電源之後亦保留其所儲存資料。儘管成本較高，但快閃記憶體正愈來愈多地用於大容量儲存應用中。基於旋轉磁性媒體之習用大容量儲存裝置(諸如，硬碟機及軟磁碟)不適合用於行動及手持環境。此乃因磁碟機往往笨重，易於發生機械故障，且具有高延時及高電力要求。此等不期望之屬性使得基於磁碟之儲存裝置在大多數行動及可攜式應用中不切實際。另一方面，嵌入式快閃記憶體及呈一可抽換卡形式之快閃記憶體兩者皆可理想地適於行動及手持環境中，此乃因其小大小、低電力消耗、高速度及高可靠性特徵。
    EEPROM及電子可程式化唯讀記憶體(EPROM)係非揮發性記憶體，其可抹除且使新資料寫入或「程式化」至其記憶體胞中。兩者皆在一場效應電晶體結構中利用一浮動(未連接之)導電閘極，該浮動導電閘極定位於一半導體基板中源極區域與汲極區域之間的一通道區域上方。然後在該浮動閘極上方提供一控制閘極。電晶體之臨限電壓特性受該浮動閘極上所保留之電荷量控制。亦即，對於浮動閘極上之一既定電荷位準，存在必須在該電晶體「接通」以准許其源極區域與汲極區域之間的導電之前施加至該控制閘極之一對應電壓(臨限值)。
    浮動閘極可保持一電荷範圍，且因此可被程式化至一臨限電壓窗內之任一臨限電壓位準。該臨限電壓窗之大小由裝置之最小臨限位準及最大臨限位準限定，而裝置之最小臨限位準及最大臨限位準又對應於可被程式化至該浮動閘極上之電荷之範圍。臨限值窗通常取決於記憶體裝置之特性、操作條件及歷史。原則上，該窗內每一相異可解析臨限電壓位準範圍皆可用於指定該記憶體胞之一確定記憶體狀態。當將臨限電壓分割成兩個相異區域時，每一記憶體胞將能夠儲存一個資料位元。類似地，當將臨限電壓窗分割成兩個以上相異區域時，每一記憶體胞將能夠儲存一個以上資料位元。
    在通常兩狀態EEPROM記憶體胞中，建立至少一個電流損壞點位準以便將導電窗分割成兩個區域。當藉由施加預定固定電壓來讀取一記憶體胞時，藉由與該損壞點位準(或參考電流IREF)比較而將該記憶體胞之源極/汲極電流解析成一記憶體狀態。若所讀取之電流高於該損壞點位準之電流，則判定該記憶體胞處於一種邏輯狀態(例如，一「0」狀態)中。另一方面，若該電流小於損壞點位準之電流，則判定該記憶體胞處於另一邏輯狀態(例如，一「1」狀態)中。因此，此一個兩狀態記憶體胞儲存一個數位資訊位元。時常提供可在外部程式化之一參考電流源作為一記憶體系統之一部分來產生損壞點位準電流。
    為增加記憶體容量，隨著半導體技術狀態之進步，正製作具有愈來愈高密度之快閃EEPROM裝置。另一種用於增加儲存容量之方法係使每一記憶體胞儲存兩個以上狀態。
    對於一多狀態或多階之EEPROM記憶體胞而言，藉由一個以上損壞點將導電窗分割成兩個以上區域，以使得每一記憶體胞能夠儲存一個以上資料位元。因此，一既定EEPROM陣列可儲存之資訊隨每一記憶體胞可儲存之狀態之數目而增加。美國專利第5,172,338號中已闡述了具有多狀態或多階記憶體胞之EEPROM或快閃EEPROM。
    充當一記憶體胞之電晶體通常藉由兩種機制中之一者程式化至一「經程式化」狀態。在「熱電子注入」中，施加至汲極之一高電壓使電子加速跨越基板通道區域。同時，施加至控制閘極之一高電壓拉動熱電子穿過一薄閘極電介質至浮動閘極上。在「隧穿注入」中，相對於該基板將一高電壓施加至該控制閘極。以此方式，將電子自該基板拉至介入浮動閘極。
    可藉由若干種機制來抹除記憶體裝置。對於EPROM而言，藉由藉助紫外線輻射自浮動閘極移除電荷來大塊抹除該記憶體。對於EEPROM而言，可藉由相對於控制閘極將一高電壓施加至基板以便誘發浮動閘極中之電子隧穿穿過一薄氧化物到達基板通道區域(亦即，傅勒-諾德翰隧穿)來電子抹除一記憶體胞。通常，可逐位元組地抹除EEPROM。對於快閃EEPROM而言，可同時全部或一次一或多個區塊地來電子抹除記憶體，其中一區塊可由512個或更多個記憶體位元組組成。
    記憶體裝置通常包括可安裝於一卡上之一或多個記憶體晶片。每一記憶體晶片包括由周邊電路(諸如，解碼器以及抹除、寫入及讀取電路)支援之一記憶體胞陣列。更精密之記憶體裝置與執行智慧及較高階記憶體操作及介接之一外部記憶體控制器一起操作。
    現今存在諸多種商業上成功之非揮發性固態記憶體裝置供使用。此等記憶體裝置可係快閃EEPROM或可採用其他類型之非揮發性記憶體胞。在美國專利第5,070,032號、第5,095,344號、第5,315,541號、第5,343,063號及第5,661,053號、第5,313,421號及第6,222,762號中給出快閃記憶體及系統以及其製造方法之實例。特定而言，美國專利第5,570,315號、第5,903,495號、第6,046,935號中闡述具有NAND串結構之快閃記憶體裝置。此外，非揮發性記憶體裝置亦由具有用於儲存電荷之一介電層之記憶體胞製成。使用一介電層替代較早所闡述導電浮動閘極元件。利用介電儲存元件之此等記憶體裝置已由Eitan等人於「NROM：A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell」(IEEE Electron Device Letters，第21卷，第11號，2000年11月，第543至545頁)中闡述。一ONO介電層延伸跨越源極擴散區與汲極擴散區之間的通道。一個資料位元之電荷係局部化於介電層中毗鄰於汲極之處，且另一資料位元之電荷係局部化於介電層中毗鄰於源極之處。舉例而言，美國專利第5,768,192號及第6,011,725號揭示一種具有夾在兩個二氧化矽層之間的一陷獲電介質之非揮發性記憶體胞。藉由單獨讀取電介質內空間上分離之電荷儲存區域之二元狀態來實施多狀態資料儲存。
    在此等記憶體系統中時常發生缺陷，該等缺陷既作為製造製程之一部分又在該裝置之操作壽命期間。由於字線洩漏(至另一字線或至基板)及損壞字線兩者，此等缺陷之源中之一者係此等記憶體陣列之字線。此等字線相關問題通常隨著裝置大小按比例縮減而變得愈來愈嚴重。某些字線至字線洩漏在裝置新生時並不表現出來，而僅在若干個程式化-抹除循環之應力之後造成一故障。此洩漏將致使有故障字線無法進行程式化且將毀壞對應資料。一損壞字線將具有一高電阻性連接，因此損壞處之遠端上之記憶體胞將在程式化及驗證操作期間經歷一電壓降。因此，針對損壞字線之臨限電壓分佈將展示不可分辨之狀態。因此，若未被偵測出來，則此兩類缺陷可對記憶體操作有害。
    根據一第一組態樣，針對具有包含各自包含沿字線形成之複數個記憶體胞之複數個抹除區塊之一陣列之一非揮發性記憶體電路，呈現一種包含判定一字線是否有缺陷之一處理程序之操作方法。該處理程序包含對來自一第一抹除區塊之沿一第一字線之第一複數個記憶體胞執行第一寫入操作，其中該第一寫入操作包含一系列交替程式化脈衝與驗證操作，沿該第一字線之該第一複數個記憶體胞在通過驗證時個別地鎖定以免於進一步程式化脈衝。判定該第一寫入操作中用於沿該第一字線之該第一複數個記憶體胞之該等記憶體胞隨著被寫入而通過驗證之程式化脈衝之數目。隨後對來自該第一抹除區塊之沿一第二字線之第一複數個記憶體胞執行一第二寫入操作，該第二寫入操作包含一系列交替程式化脈衝與驗證操作，沿該第二字線之該第一複數個記憶體胞在通過驗證時個別地鎖定以免於進一步程式化脈衝。判定該第二寫入操作中用於沿該第二字線之該第一複數個記憶體胞之該等記憶體胞隨著被寫入而通過驗證之程式化脈衝之該數目。判定該第二寫入操作中程式化脈衝之該數目相對於該第一寫入操作中程式化脈衝之該數目是否超過一臨限值，且回應於該第二寫入操作中程式化脈衝之該數目相對於該第一寫入操作中程式化脈衝之該數目超過該臨限值，該將第二字線判定為有缺陷。
    本發明之各種態樣、優點、特徵及實施例包含於以下對本發明之例示性實例之說明中，應連同隨附圖式一起閱讀該說明。本文中所提及之所有專利、專利申請案、論文、其他公開案、文獻及諸如此類皆出於各種目的據此以全文引用方式併入本文中。若在所併入之公開案、文獻或諸如此類中任一者與本申請案之間存在術語之定義或使用之任何不一致或衝突，則應以本申請案之定義或使用為準。 記憶體系統
    圖1至圖11圖解說明其中可實施本發明之各種態樣之例示性記憶體系統。
    圖1示意性地圖解說明其中可實施本發明之一非揮發性記憶體晶片之功能性區塊。記憶體晶片100包含：一個二維記憶體胞陣列200、控制電路210及諸如解碼器、讀取/寫入電路及多工器之周邊電路。
    記憶體陣列200可由字線經由列解碼器230(分成230A、230B)且由位元線經由行解碼器260(分成260A、260B)來定址(亦參見圖4及圖5)。讀取/寫入電路270(分成270A、270B)允許並行讀取或程式化一記憶體胞頁。一資料I/O匯流排231耦合至讀取/寫入電路270。
    在一較佳實施例中，一頁係由共用同一字線之一鄰接列記憶體胞構成。在另一實施例中，其中將一列記憶體胞分割成多個頁，提供區塊多工器250(分成250A及250B)以將讀取/寫入電路270多工至個別頁。舉例而言，將分別由奇數及偶數行記憶體胞形成之兩個頁多工至該等讀取/寫入電路。
    圖1圖解說明一較佳配置，其中以一對稱方式在記憶體陣列200之相對側上實施由各種周邊電路對該陣列進行之存取以使得每一側上之存取線及電路之密度減半。因此，列解碼器分成列解碼器230A及230B，且行解碼器分成行解碼器260A及260B。在其中一列記憶體胞被分割成多個頁之實施例中，頁多工器250分成頁多工器250A及250B。類似地，將讀取/寫入電路270分成自陣列200之底部連接至位元線之讀取/寫入電路270A及自陣列200之頂部連接至位元線之讀取/寫入電路270B。以此方式，讀取/寫入模組之密度及因此感測模組380之密度實質上減半。
    控制電路110係一晶片上控制器，其與讀取/寫入電路270協作以對記憶體陣列200執行記憶體操作。控制電路110通常包含一狀態機112及其他電路，諸如，一晶片上位址解碼器及一電力控制模組(未明確展示)。狀態機112提供對記憶體操作之晶片級控制。該控制電路經由一外部記憶體控制器與一主機通信。
    記憶體陣列200通常組織為配置成列及行且可由字線及位元線定址之一個二維記憶體胞陣列。該陣列可根據一NOR類型或一NAND類型架構而形成。
    圖2示意性地圖解說明一非揮發性記憶體胞。記憶體胞10可由具有一電荷儲存單元20(諸如，一浮動閘極或一介電層)之一場效應電晶體實施。記憶體胞10亦包含：一源極14、一汲極16及一控制閘極30。
    現今存在諸多種商業上成功的非揮發性固態記憶體裝置供使用。此等記憶體裝置可採用不同類型之記憶體胞，每一類型皆具有一或多個電荷儲存元件。
    典型非揮發性記憶體胞包含EEPROM及快閃EEPROM。在美國專利第5,595,924號中給出EEPROM記憶體胞及其製造方法之實例。在美國專利第5,070,032號、第5,095,344號、第5,315,541號、第5,343,063號、第5,661,053號、第5,313,421號及第6,222,762號中給出快閃EEPROM記憶體胞、其在記憶體系統中之使用及其製造方法之實例。特定而言，在美國專利第5,570,315號、第5,903,495號、第6,046,935號中闡述具有NAND記憶體胞結構之記憶體裝置之實例。此外，已由Eitan等人於「NROM：A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell」(IEEE Electron Device Letters，第21卷，第11號，2000年11月，第543頁至545頁)且在美國專利第5,768,192號及第6,011,725號中闡述利用介電儲存元件之記憶體裝置之實例。
    實際上，通常藉由在將一參考電壓施加至控制閘極時感測跨越一記憶體胞之源極電極及汲極電極之傳導電流來讀取該記憶體胞之記憶體狀態。因此，對於一記憶體胞之浮動閘極上之每一既定電荷，皆可偵測相對於一固定參考控制閘極電壓之一對應傳導電流。類似地，可程式化至浮動閘極上之電荷之範圍界定一對應臨限電壓窗或一對應傳導電流窗。
    另一選擇係，替代偵測一經分割電流窗中之傳導電流，可在控制閘極處為接受測試之一既定記憶體狀態設定臨限電壓且偵測該傳導電流低於還是高於一臨限電流。在一項實施方案中，相對於一臨限電流偵測傳導電流係藉由檢查傳導電流透過位元線之電容放電之速率來完成。
    圖3圖解說明針對浮動閘極可在任一時間選擇性地儲存之四種不同電荷Q1至Q4源極-汲極電流ID與控制閘極電壓VCG之間的關係。四條ID對VCG實曲線表示可在一記憶體胞之一浮動閘極上程式化之四種可能電荷位準，其分別對應於四種可能記憶體狀態。作為一實例，一記憶體胞群集之臨限電壓窗可介於0.5 V至3.5 V範圍內。可藉由以每個0.5 V之間隔將該臨限值窗分割成五個區域來分界分別表示一個經抹除狀態及六個經程式化狀態之七個可能記憶體狀態「0」、「1」、「2」、「3」、「4」、「5」、「6」。舉例而言，若如所展示使用2 μA之一參考電流IREF，則可將經程式化而具有Q1之記憶體胞視為處於一記憶狀態「1」中，此乃因其曲線與IREF相交於由VCG=0.5 V與1.0 V分界之臨限值窗之區域中。類似地，Q4處於一記憶狀態「5」中。
    如自以上說明可看到，使一記憶體胞儲存的狀態越多，其臨限值窗劃分得越精細。舉例而言，一記憶體裝置可具有具有介於-1.5 V至5 V範圍內之一臨限值窗之若干記憶體胞。此提供6.5 V之一最大寬度。若該記憶體胞欲儲存16個狀態，則每一狀態可在臨限值窗中佔據自200 mV至300 mV。此將需要更高的程式化及讀取操作精確度，以便能夠達成所需之解析度。
    圖4圖解說明一NOR記憶體胞陣列之一實例。在記憶體陣列200中，每一列記憶體胞皆由其源極14及汲極16以一菊鏈方式連接。此設計有時稱為一虛擬接地設計。一列中之記憶體胞10使其控制閘極30連接至一字線，諸如，字線42。一行中之記憶體胞使其源極及汲極分別連接至選定位元線，諸如，位元線34及36。
    圖5A示意性地圖解說明組織成一NAND串之一串記憶體胞。一NAND串50由一系列由其源極及汲極以菊鏈方式連接之記憶體電晶體M1、M2、...Mn(例如，n=4、8、16或更高)組成。一對選擇電晶體S1、S2分別經由該NAND串之源極端子54及汲極端子56控制記憶體電晶體鏈至外部的連接。在一記憶體陣列中，當接通源極選擇電晶體S1時，該源極端子耦合至一源極線(參見圖5B)。類似地，當接通汲極選擇電晶體S2時，該NAND串之汲極端子耦合至記憶體陣列之一位元線。該鏈中之每一記憶體電晶體10充當一記憶體胞。其具有一電荷儲存元件20以儲存一既定電荷量以便表示一既定記憶體狀態。每一記憶體電晶體之一控制閘極30皆允許對讀取及寫入操作進行控制。如在圖5B中將看到，一列NAND串之對應記憶體電晶體之控制閘極30全部連接至同一字線。類似地，選擇電晶體S1、S2中之每一者之一控制閘極32分別經由其源極端子54及汲極端子56提供對該NAND串之控制存取。同樣地，一列NAND串之對應選擇電晶體之控制閘極32全部連接至同一選擇線。
    當在程式化期間讀取或驗證一NAND串內之一經定址記憶體電晶體10時，給其控制閘極30供應一適當電壓。同時，藉由在其控制閘極上施加充足電壓而完全接通NAND串50中之剩餘未經定址之記憶體電晶體。以此方式，自個別記憶體電晶體之源極至該NAND串之源極端子54有效地創建一導電路徑，且同樣地自個別記憶體電晶體之汲極至該記憶體胞之汲極端子56創建一導電路徑。美國專利第5,570,315、5,903,495及6,046,935號中闡述了具有此等NAND串結構之記憶體裝置。
    圖5B圖解說明由(諸如)圖5A中所展示之NAND串50構成之一NAND記憶體胞陣列200之一實例。沿每一行NAND串，將一位元線(諸如，位元線36)耦合至每一NAND串之汲極端子56。沿每一排NAND串，將一源極線(諸如，源極線34)耦合至每一NAND串之源極端子54。此外，將沿一排NAND串中之一列記憶體胞之控制閘極連接至一字線，諸如，字線42。將沿一排NAND串中之一列選擇電晶體之控制閘極連接至一選擇線，諸如，選擇線44。可藉由一排NAND串之字線及選擇線上之適當電壓來定址該排NAND串中之一整列記憶體胞。在正讀取一NAND串內之一記憶體電晶體時，該串中之剩餘記憶體電晶體經由其相關聯字線劇烈接通，以使得流動穿過該串之電流本質上取決於正被讀取之記憶體胞中所儲存之電荷之位準。 感測電路及技術
    圖6圖解說明圖1中所展示之含有一排跨越一記憶體胞陣列之p個感測模組之讀取/寫入電路270A及270B。並行操作之整排p個感測模組480允許並行讀取或程式化沿一列之含p個記憶體胞10之一區塊(或頁)。本質上，感測模組1將感測記憶體胞1中之一電流I1，感測模組2將感測記憶體胞2中之一電流I2，...，感測模組p將感測記憶體胞p中之一電流Ip，等等。流出源極線34至一聚合節點CLSRC中且自彼處至接地之該頁之總記憶體胞電流i TOT 將係該p個記憶體胞中所有電流之一總和。在習用記憶體架構中，具有一共同字線之一列記憶體胞形成兩個或兩個以上頁，其中並行讀取及程式化一頁中之該等記憶體胞。在一列具有兩個頁之情形下，藉由偶數位元線存取一個頁，且藉由奇數位元線存取另一頁。一感測電路頁在任一時間耦合至偶數位元線或耦合至奇數位元線。在彼情形下，提供頁多工器250A及250B以分別將讀取/寫入電路270A及270B多工至個別頁。
    在當前生產之基於56 nm技術之晶片中，p>64000，且在43 nm 32十億位元×4晶片中，p>150000。在較佳實施例中，區塊係一連串整列記憶體胞。此係所謂的「所有位元線」架構，其中頁係由分別耦合至鄰接位元線之一列鄰接記憶體胞構成。在另一實施例中，該區塊係該列中之一記憶體胞子組。舉例而言，該記憶體胞子組可係整列之一半或整列之四分之一。該記憶體胞子組可係一連串鄰接記憶體胞，或每隔一個記憶體胞一個或每隔預定數目個記憶體胞一個。每一感測模組經由一位元線耦合至一記憶體胞且包含用於感測一記憶體胞之傳導電流之一感測放大器。一般而言，若讀取/寫入電路分佈於該記憶體陣列之相對側上，則該排p個感測模組將分佈於兩組讀取/寫入電路270A及270B之間。
    圖7示意性地圖解說明圖6中所展示之感測模組之一較佳組織。將含有p個感測模組之讀取/寫入電路270A及270B分組成一排讀取/寫入堆疊400。
    圖8更詳細地圖解說明圖7中所展示之讀取/寫入堆疊。每一讀取/寫入堆疊400在含k個位元線之一群組上並行操作。若一頁具有p=r＊k個位元線，則將存在r個讀取/寫入堆疊400-1、...、400-r。本質上，該架構使得含k個感測模組之每一堆疊皆由一共同處理器500伺服以便節約空間。共同處理器500基於位於感測模組480處及位於資料鎖存器430處之鎖存器中之電流值且基於來自狀態機112之控制來計算待儲存於彼等鎖存器中之經更新資料。已在2006年6月29日之美國專利申請公開案第US-2006-0140007-A1號中揭示了對該共同處理器之詳細說明，該專利申請公開案之整個揭示內容以引用方式併入本文中。
    並行操作之整排經分割之讀取/寫入堆疊400允許並行讀取或程式化沿一列之含p個記憶體胞之一區塊(或頁)。因此，針對整列記憶體胞將存在p個讀取/寫入模組。由於每一堆疊伺服於k個記憶體胞，因此該排中讀取/寫入堆疊之總數目依據r=p/k給出。舉例而言，若r係該排中堆疊之數目，則p=r＊k。一個例示性記憶體陣列可具有p=150000，k=8，且因此r=18750。
    本質上，每一讀取/寫入堆疊(諸如，400-1)含有並行伺服於一段k個記憶體胞之一感測模組(480-1至480-k)堆疊。頁控制器410經由線411將控制及時序信號提供至讀取/寫入電路370。頁控制器自身經由線311取決於記憶體控制器310。每一讀取/寫入堆疊400當中之通信係藉由一互連堆疊匯流排431實現，且由頁控制器410控制。控制線411將控制及時脈信號自頁控制器410提供至讀取/寫入堆疊400-1之組件。
    在該較佳配置中，該堆疊匯流排分割成：一SA匯流排422，其用於共同處理器500與感測模組480堆疊之間的通信；及一D匯流排423，其用於該處理器與資料鎖存器430堆疊之間的通信。
    資料鎖存器430堆疊由資料鎖存器430-1至430-k組成，每一資料鎖存器用於與該堆疊相關聯之每一記憶體胞。I/O模組440使得該等資料鎖存器能夠經由一I/O匯流排231與外部交換資料。
    共同處理器亦包含用於輸出指示記憶體操作之一狀態(諸如，一錯誤狀況)之一狀態信號之一輸出507。該狀態信號用於驅動以一「線或」組態綁縛至一旗標匯流排509之一n電晶體550之閘極。該旗標匯流排較佳地由控制器310預充電且將在由讀取/寫入堆疊中之任一者確證一狀態信號時被下拉。 多狀態記憶體分割之實例
    已與圖3一起闡述了其中記憶體胞各自儲存多個資料位元之一非揮發性記憶體。一特定實例係由一場效應電晶體陣列形成之一記憶體，每一場效應電晶體具有處於其通道區域與其控制閘極之間的一電荷儲存層。該電荷儲存層或單元可儲存一範圍之電荷，從而針對每一場效應電晶體產生一臨限電壓範圍。可能臨限電壓範圍橫跨一臨限值窗。當將該臨限值窗分割成多個臨限電壓子範圍或區帶時，每一可解析區帶用於表示一記憶體胞之一不同記憶體狀態。多個記憶體狀態可由一或多個二進制位元編碼。舉例而言，分割成四個區帶之一記憶體胞可支援可被編碼為2位元資料之四個狀態。類似地，分割成八個區帶之一記憶體胞可支援可被編碼為3位元資料之八個記憶體狀態，等等。
    圖9(0)至圖9(2)圖解說明程式化一4狀態記憶體胞群集之一實例。圖9(0)圖解說明可程式化至分別表示記憶體狀態「0」、「1」、「2」及「3」之四個相異臨限電壓分佈中之記憶體胞群集。圖9(1)圖解說明一經抹除記憶體之「經抹除」臨限電壓之初始分佈。圖9(2)圖解說明已程式化諸多記憶體胞之後的記憶體之一實例。本質上，一記憶體胞最初具有一「經抹除」臨限電壓且程式化將使其移動至一較高值，至由V1、V2及V3分界之三個區帶中之一者中。以此方式，每一記憶體胞可被程式化至三個經程式化狀態「1」、「2」及「3」中之一者或保持未經程式化而處於「經抹除」狀態中。隨著記憶體程式化程度提高，如圖9(1)中所展示之該「經抹除」狀態之初始分佈將變得較窄且該經抹除狀態係由「0」狀態表示。
    具有一下部位元及一上部位元之一2位元碼可用於表示該四個記憶體狀態中之每一者。舉例而言，「0」、「1」、「2」及「3」狀態分別由「11」、「01」、「00」及「10」表示。可藉由以「全序列」模式進行感測而自該記憶體讀取該2位元資料，在該「全序列」模式中，藉由分別在三個子遍次中相對於讀取分界臨限值V1、V2及V3來一起感測該兩個位元。
    圖10(0)至圖10(2)圖解說明程式化一8狀態記憶體胞群集之一實例。圖10(0)圖解說明可程式化至分別表示記憶體狀態「0」至「7」之八個相異臨限電壓分佈中之記憶體胞群集。圖10(1)圖解說明一經抹除記憶體之「經抹除」臨限電壓之初始分佈。圖10(2)圖解說明已程式化諸多記憶體胞之後的記憶體之一實例。本質上，一記憶體胞最初具有一「經抹除」臨限電壓且程式化將使其移動至一較高值，至由V1至V7分界之三個區帶中之一者中。以此方式，每一記憶體胞可被程式化至七個經程式化狀態「1」至「7」中之一者或保持未經程式化而處於「經抹除」狀態中。隨著記憶體程式化程度提高，如圖10(1)中所展示之該「經抹除」狀態之初始分佈將變得較窄且該經抹除狀態係由「0」狀態表示。
    具有一下部位元及一上部位元之一3位元碼可用於表示該四個記憶體狀態中之每一者。舉例而言，「0」、「1」、「2」、「3」、「4」、「5」、「6」及「7」狀態分別由「111」、「011」、「001」、「101」、「100」、「000」、「010」及「110」表示。可藉由以「全序列」模式進行感測而自該記憶體讀取該3位元資料，在該「全序列」模式中，藉由分別在七個子遍次中相對於讀取分界臨限值V1至V7來一起感測該三個位元。 頁或字線程式化及驗證
    一種程式化一頁之方法係全序列程式化。該頁之所有記憶體胞最初皆處於一經抹除狀態中。因此，將該頁之所有記憶體胞自經抹除狀態朝向其目標狀態並行程式化。具有「1」狀態作為一目標狀態之彼等記憶體胞一旦其已被程式化至該「1」狀態則將被禁止進行進一步程式化，而具有目標狀態「2」或更高之其他記憶體胞將經受進一步程式化。最終，具有「2」作為一目標狀態之記憶體胞亦將被鎖定以免於進一步程式化。類似地，藉助漸進式程式化脈衝，達到且鎖定具有目標狀態「3」至「7」之記憶體胞。
    由於一驗證發生在一程式化脈衝之後且每一驗證可係相對於若干個驗證位準，因此已實施了各種「智慧」驗證方案以減小驗證操作之總數目。舉例而言，由於逐脈衝程式化朝向愈來愈高的臨限位準逐步程式化記憶體胞群集，因此相對於一較高驗證位準之驗證直至某一脈衝才需要開始。Gongwer等人的於2007年7月10日發佈且讓給與本申請案相同之受讓人之美國專利第7,243,275號「SMART驗證FOR多狀態MEMORIES」中揭示具有智慧驗證之一程式化技術之一實例。US 7,243,275之整個揭示內容以引用方式併入本文中。
    圖11圖解說明用於將一4狀態記憶體胞程式化至一目標記憶體狀態之一習用技術。程式化電路通常將一系列程式化脈衝施加至一選定字線。以此方式，可一起程式化其控制閘極耦合至該字線之一頁記憶體胞。所使用之程式化脈衝列可具有增加之週期或振幅以便抵消程式化至記憶體胞之電荷儲存單元中之累積電子。將一程式化電壓VPGM施加至接受程式化之一頁之字線。程式化電壓VPGM係呈自一初始電壓位準VPGM0開始之一階梯狀波形形式之一系列程式化電壓脈衝。接受程式化之該頁之每一記憶體胞經受此系列程式化電壓脈衝，其中在每一脈衝處嘗試將增量電荷添加至該記憶體胞之電荷儲存元件。在程式化脈衝中間，回讀該記憶體胞以判定其臨限電壓。該回讀處理程序可涉及一或多個感測操作。當已驗證該記憶體胞之臨限電壓歸屬於對應於目標狀態之臨限電壓區帶內時，該記憶體胞之程式化停止。每當該頁之一記憶體胞已被程式化至其目標狀態時，就禁止對其程式化，而其他記憶體胞繼續經受程式化直至該頁之所有記憶體胞已被程式化驗證為止。 缺陷字線
    接下來的章節將考量用於識別缺陷字線之技術。如在背景技術中所論述，字線缺陷可包含洩漏字線及損壞字線兩者。下文考量此兩者，其中首先論述字線洩漏。 字線洩漏偵測
    在先前技術配置下，字線洩漏之偵測通常可僅在針對記憶體晶片之測試時間藉由將高電壓位準直接施加至一裝置之接針且然後量測該等接針處之電流/電壓位準來進行。此需要使用測試器裝置且無法在記憶體晶片組裝為一裝置之一部分之後進行。此意指無法在裝置燒機之後再檢查該等字線。此處所呈現之技術允許偵測字線洩漏之一晶片上方法。
    如將在以下段落中論述，所呈現之技術允許當一字線具有於內部施加之一高電壓時偵測該字線上之洩漏。在一例示性實施例中，使用一電容分壓器將高電壓降轉換至低電壓降，可比較該低電壓降與一參考電壓以判定由於洩漏所致之電壓降。下一章節將呈現一相關晶片上自校準方法，該相關晶片上自校準方法可幫助確保此技術用於偵測洩漏限制之準確性。對於此兩個過程而言，其可在裝置狀態機之控制下，此屬於一內建自測試以節約一外部測試裝置之花費。以此方式，可在無需複雜測試設備且可在晶片已封裝之後現場執行之一晶片上自動過程中進行洩漏判定。
    首先，對此處所涉及問題之某些論述可能有用。存在將記憶體裝置減小至更小標度之一持續效應。隨著該技術按比例縮減至20 nm及10 nm記憶體胞，舉例而言，字線之間的距離因此係20 nm或10 nm。容限變得更苛刻且該裝置更易於有缺陷，該等缺陷可致使字線至基板洩漏或至毗鄰字線短路。已發現，洩漏與由於生長之缺陷而無法循環之晶粒相關且可偵測之洩漏貌似發生於實際程式化狀態故障之前。
    用於偵測字線洩漏之先前方法將把一高電壓強加於該字線上且自一測試接針墊量測電流洩漏。(美國專利第5,428,621號中論述先前洩漏偵測之某些實例)。由於洩漏測試需要一極準確電流源，因此此測試模式可僅由一習用測試器進行。由於產品想要將大部分測試操作遷移至一便宜測試器上，因此一新測試流程將有用於能夠實施偵測字線洩漏之晶片上方法。此章節呈現一種自動地且在快閃記憶體內部並以可藉助各種偏壓及多個應力拓撲進行之一方式達成字線洩漏測試之方法。該方法亦可在晶片被封裝之後在現場進行且進一步允許系統偵測不同洩漏位準。
    對於一典型裝置而言，該字線洩漏在諸如10伏特至20伏特之高電壓應力下可係大約100 nA。在高電壓下偵測此一小電流之困難係由於當前NAND架構。此可藉助圖12得以圖解說明。一記憶體電路之平面可具有大約數千個區塊，該等區塊中之一者展示於610處且每一區塊可具有數打字線，該等字線中之三者明確展示為WLn-1 615、WLn 613及WLn+1 611。通常在程式化及讀取操作期間將該高電壓施加於選定字線(諸如，WLn 613)上。該NAND架構亦需要具有字線電壓驅動器之最少面積損失。該驅動器通常自該字線陣列之一個端連接至該等字線。若該架構允許自兩端連接至字線，則可藉由自一端發送一已知電流且自另一端偵測同一電流來偵測字線洩漏或斷線。
    高電壓VPGM係由一幫浦(下文關於圖13所論述)產生且供應至第一解碼CGN區塊601(此處表示為一開關)。CGN區塊601係根據每一全域控制閘極(CG)線之操作模式來供應各種(通常3至5種不同類型)電壓之一區塊。明確展示了該等CG線中之三者(621、623、625)，該三者對應於所展示之字線。該等CG線(與每一區塊中字線之數目一樣多)將路由至記憶體陣列之列(區塊)解碼器。如省略號所指示，除了僅所展示之區塊610之外，該等CG線亦伸展至該陣列之其他區塊，以使得此等CG線通常隨頂部金屬層路由且伸展穿過所有平面之所有列解碼器。在一項較佳實施例中，藉助一區域幫浦來解碼每一區塊。當選定該區塊時，一邏輯信號將使得該區域幫浦能夠將一高通過電壓transferG施加於該列解碼器中之通過電晶體之閘極(此處針對三個所展示字線由631、633及635表示)上。對應全域CG上之高電壓將傳送至選定區塊之字線。此處展示僅連接字線WLn 613以接收VPGM，其中將兩個鄰接字線(611、615)接地(或更一般而言係低電壓位準)，從而對應於下文所論述之字線至字線洩漏測試型樣。
    在該字線洩漏測試期間，根據待偵測之缺陷，該等字線可具有不同偏壓拓撲。在偵測字線至基板短路之情形中，可將所有字線偏置至相同位準之高電壓，其中該基板接地。在偵測字線至相鄰字線短路之情形中，將以高電壓(VPGM)及0伏特交替偏置該區塊中之字線，如圖12中所展示。最不利的寄生電容將來自後一情形。
    圖12亦展示所涉及之寄生電容之某些例示性估計值。在一64字線架構中自高電壓幫浦至CGN(至多工區塊的高電壓)，貢獻額大概地係5 pF。在CGN區塊內部，負載將係4 pF。自CGN區塊路由至該記憶體陣列邊緣處之列解碼器的每一全域頂部金屬係4 pF。一個平面之接面電容係1 pF。每一區域字線具有2 pF。
    在交替偏壓組態中，在總共64個字線(其中32個字線被偏置至一高電壓而另外32個字線被偏置至0 V，諸如圖12中所展示)之情形下，總字線電容係2×32=64 pF。總全域CG線將係5×32=160 pF。為了偵測高電壓供應節點VPGM上之洩漏，則該總電容將係64+160+4+5=233 pF。
    若該系統使用100 nA之洩漏來放電233 pF之大電容且使高電壓降1伏特，則此將需要等待2.3毫秒。在偵測完偶數字線上之洩漏之後，將用另一2.3毫秒來測試奇數字線。總洩漏測試時間係約5毫秒。
    為了減小偵測時間，該偵測所需之電壓降可減小至100 mV，其中對應偵測時間減小至約500微秒。此可用於現場偵測操作。在一組較佳實施例中，此可在每一抹除操作之前執行。舉例而言，可包含該偵測作為抹除操作序列之一部分或可回應於控制器所發出之一指令在該抹除之前進行該偵測。若一區塊失敗，則該控制器可將其自可用區塊集區移除。
    放電及測試時間將取決於CG路由之寄生電容。由於此，一組較佳實施例具有構建於記憶體晶片內之一晶片上校準機構以使得可將精確洩漏準則用於偵測且可根據晶片架構、字線電壓應力拓撲、平面數目及任何其他影響因素自動調整測試時間。在下一章節中進一步論述此校準系統。
    一正常高電壓幫浦通常由一電阻器分壓器調節，諸如圖13中所展示。高電壓VPGM將由透過開關SW1 649連接至接地(或更一般而言係低電壓位準)之電阻器645及647劃分，且放大器643之比較點電壓將係通常約1.2伏特之參考電壓vref。該電阻器鏈通常將具有10 uA位準之一洩漏電流。差動放大器或比較器643將用於輸出將用以控制幫浦時脈之一數位電壓flag_pump。當該幫浦抽送至目標位準時，flag_pump將係低的以關斷幫浦時脈。當該高電壓降至某一位準之下時，flag_pump信號將升高以啟用幫浦時脈且接通該幫浦以供應高電壓。
    舉例而言，可在Pan及Samaddar之「Charge Pump Circuit Design」(McGraw-Hill,2006)或多倫多大學電氣及電腦工程系，Pylarinos及Rogers之「Charge Pumps：An Overview」(可在網頁www.eecg.toronto.edu/~kphang/ece1371/chargepumps.pdf上獲取)中找到關於電荷幫浦之更多細節。可在以下專利中找到關於各種其他電荷幫浦態樣及設計之進一步資訊：美國專利第5,436,587；6,370,075；6,556,465；6,760,262；6,922,096；7,030,683；7,554,311；7,368,979；及7,135,910號；美國專利公開案第2009-0153230-A1；2009-0153232-A1；及2009-0058506-A1號；及於2005年12月6日提出申請之申請案第11/295,906號；於2005年12月16日提出申請之第11/303,387號；於2007年8月28日提出申請之第11/845,939號；於2008年6月24日提出申請之第12/144,808號；於2008年6月9日提出申請之第12/135,948號；於2008年6月25日提出申請之第12/146,243號；於2008年12月17日提出申請之第12/337,050號；於2009年7月21日提出申請之第12/506,998號；於2009年9月30日提出申請之第12/570,646號；及於2009年12月17日提出申請之第12/640,820號。特定而言，7,554,311闡述亦在一分壓器中採用電容用於調節之一調節方案。
    可使用類似於圖12之一偵測原理來偵測大寄生高電壓節點上之電壓改變。由於該洩漏係大約100 nA，因此須使用將高電壓劃分成低電壓之一種新方法。一比較器通常構建有一低電壓供應以用於節約Icc電流。一電容分壓器具有無洩漏電流之優勢。
    一電容分壓器之困難在於須準確設定偵測點處之初始電壓。如圖14中所展示，除調節器643之一組差動放大器或比較器外，亦添加一組新差動放大器或比較器653以用於字線洩漏偵測。比較電壓verf1可由一數位轉類比轉換器電壓電路651設定，可根據裝置來設定該數位轉類比轉換器電壓電路之輸入。(在一替代實施例中，亦可將此設定為校準過程之一部分)。將使用一開關電晶體SW2 659來將比較節點初始化於調節位準之同一電壓位準處。電容器C1 655及C2 657係電容分壓器。可使用一比率1：1。偵測點電壓Vmid將具有一差量，其中△V output 係由於洩漏所致之高電壓降。
    為了能夠偵測高電壓改變100 mV，若C1=C2，則將在比較器點處展示50 mV改變。該比較器之參考電壓將向下移動50 mV。若該比較器亦具有準確性問題，則該比較器將限制最小可偵測電壓降。該晶片上校準亦可校正該比較器之某些偏移及錯誤。
    字線洩漏偵測係一3步驟偵測過程，如圖15中所展示，在該圖中字線上之位準展示於705處。在一預充電階段中，在幫浦接通(其中調節器設定至目標位準SW1=vdd)之情形下將字線預充電至高電壓位準。應使用足夠時間來給整個字線充電。位於遠離字線驅動器側處之字線之遠側可花費一較長時間來充電(如虛線707所展示)。亦可在兩個階段中抽送該高電壓：首先藉助另一較強幫浦抽送至一中間電壓，然後使用該高電壓幫浦來將該字線充電至一較高位準。在該預充電時間期間，亦藉由接通SW2來初始化偵測點Vmid。
    在將字線完全充電至目標位準之後，該幫浦將與電阻器調節器(SW1=0)一起關斷(浮動)。亦關斷SW2，從而在中間節點上陷獲一電壓。
    在某一放電時間之後(可用一參數來設定一計時器)，將由比較器653量測該電壓降。該放電時間將取決於該總寄生電容及目標偵測洩漏電流。(對於更準確的洩漏偵測而言，將在下一章節中引入一自校準電路)。將比較中間點電壓與vref1以產生信號Pass或Fail(P/F)。vref1電壓係自一類比電壓產生器651產生，作為一實例，該類比電壓產生器可遞送具有50 mV解析度之介於0 V至1.2 V之間的一電壓。
    當偵測到字線洩漏時，通常將整個區塊標記為將不使用之一壞區塊。可視需要將任何有效資料傳送至另一區塊，但如上文所述，在一組較佳實施例中將洩漏偵測過程作為一抹除過程之一部分來執行。在其他情形中，舉例而言，當記憶體具有一NOR架構時，可標出單個缺陷字線。 偵測時間之晶片上自校準
    字線洩漏偵測時間取決於寄生電容，該寄生電容可具有取決於架構、偏壓拓撲及平面數目之大變化。因此，較佳的係具有一種用一已知洩漏電流校準放電時間之方法。在此章節中闡述一種晶片上自校準演算法。一種在無需添加附加元件之情形下完成此之方便方法係在該調節器中利用一已知電流來校準偵測時間。
    雖然圖16展示與圖14中相同之元件，但如圖16中所展示，電阻器分壓器係用於在校準過程期間放電高電壓，如電流路徑Idis 673所展示。此等元件再次較佳地實施為記憶體晶片上之周邊電路且在該校準過程中所測試之路徑應匹配實際上用於偵測洩漏之路徑。在晶片上自校準期間，應使用一好區塊來判定不存在任何字線洩漏之一區塊之特性。可由該好區塊之程式化特性或根據其他另一些好區塊檢查來判定該好區塊。舉例而言，可程式化並回讀對應於最高狀態之資料以查看其是否正確。當在一新生晶粒上進行該校準時，字線洩漏時常將尚未開始表現出來且一好區塊之定位通常容易。該校準類似於真實洩漏測試且可在3個階段中執行，如圖17中所展示。
    一第一階段藉由接通用於選定區塊之高電壓幫浦、CGN電壓選擇電路及列解碼器而將測試區塊之字線預充電至目標電壓位準型樣。該高電壓係由電阻器分壓器及比較器調節以啟用幫浦時脈。在此步驟中，SW1及SW2兩者皆接通，如分別在801及803處所展示。該等字線充電，如分別對應於圖15之705及707之805及807處所展示。
    放電階段將不同於圖15中所圖解說明之正常字線洩漏測試。在該放電階段期間，該電阻器分壓器將保持接通，其中SW1=Vdd。但幫浦停用並使其浮動且SW2=0以將中間節點與電阻器分壓器隔離。將透過電阻器鏈放電高電壓VPGM，其中沿路徑673具有一放電電流Idis之大約10 μA之一固定洩漏電流。
    當差動放大器653之輸出P/F 809在與一選定vref1值比較之後反轉時，放大器輸出Pass/Fail將回饋以關斷SW1。一計時器可自放電階段之開始而開始計數時間直至比較器自pass反轉P/F至失敗為止。
    基於偵測洩漏偵測準則及此與電阻器洩漏之比率，可將該計時器乘以2的倍數(諸如，128)以設定計時器計數器以用於偵測目標洩漏電流。舉例而言，若電阻器洩漏10 μA，則計時器乘以128將得出偵測電流78 nA。(雖然亦可使用其他倍數，但2的倍數易於實施，此乃因乘以2之一簡單方法係執行二進制數位至較高位元之一移位)。
    僅需要在晶粒分類測試期間針對一既定電壓拓撲進行該校準一次。然後可將計時器數位固定並儲存於(舉例而言)一ROM熔絲區塊中。在通電讀取期間，將把計時器數位讀出至暫存器且控制字線洩漏測試。對於一不同應力拓撲而言，需要一新校準，此乃因改變了寄生電容。在每一校準之後，可獲取一對應計時器參數並將其保存於ROM快閃記憶體中。
    可在製造測試期間使用字線洩漏或一旦裝置出廠即將其用於現場測試。微控制器將發出在使用者應用中進行字線洩漏測試之命令。進行洩漏測試之一方便時間係在抹除操作之前，此乃因在洩漏測試期間引發之程式化干擾可由隨後抹除操作消除。
    可在於2010年7月9日提出申請之美國專利申請案第12/833,146號及於2011年1月28日提出申請之美國專利申請案第13/016,732號中找到關於措辭偵測字線洩漏之更多細節，包含進一步實施例。 損壞字線之偵測
    此章節著眼於損壞字線之偵測。隨著裝置大小降低，除了洩漏字線可能增加之外，損壞字線之發生亦可能變得更常見。一損壞字線跨越損壞處將具有一高電阻性連接，因此該字線之遠端上(在不同於該字線驅動器之該損壞處之另一側上)之記憶體胞將在程式化及驗證操作兩者期間經歷一電壓降。此將導致具有一較低振幅之程式化脈衝，以使得將較小程度地程式化記憶體胞；但由於驗證位準亦下降，因此仍可驗證此等接受程式化之記憶體胞。因此，針對損壞字線之臨限電壓分佈將展示兩個高峰，一個高峰對應於該損壞處之一個側上之記憶體胞且另一高峰對應於該損壞處之另一側上之記憶體胞。此章節中所闡述之方法可用於識別損壞字線故障及恢復該損壞字線之資料。
    存在可藉以偵測損壞字線故障之各種方法。一種方法係使用一智慧驗證方案，諸如美國專利公開案第US-2010-0091573-A1號及第US-2010-0091568-A1號中所述。在此配置中，當某一數目個位元通過每一字線上之下部頁程式化操作時記錄程式化電壓位準。然後將此所記錄程式化電壓位準用作用於同一字線之上部頁之一開始程式化電壓。在此方案之情形下，針對每一字線之程式化迴圈之數目係大致一致，因此總程式化迴圈數目之任一變化可用作對一損壞字線之一指示。然而，由於一損壞字線中之程式化迴圈數目可不顯著高於典型情形，因此使用總程式化迴圈計數來判斷此故障可造成錯誤警報。
    偵測此類故障之另一種方法係「禁區」讀取，其中執行一讀取來判定某些記憶體胞是否具有在分配至資料狀態之範圍之間的區域中之一臨限電壓。(舉例而言，參見美國專利第7,012,835；7,616,484；或7,716,538號。)在此種方案中，在程式化操作完成之後，可在兩個不同位準處感測一特定狀態且可彼此比較該兩個感測操作之結果。然後可進行一掃描操作以檢查兩個讀取之間隙之間的位元數目，該等位元在一個感測操作中被感測為不導電，但在另一感測操作中被感測為導電。此解決方案伴有效能損失，此乃因每一單個程式化操作將後續接著兩個讀取操作及一掃描操作。
    識別損壞字線之又另一種方法係在晶粒分類期間篩選出故障。在此方法中，程式化且然後回讀一整個區塊。(舉例而言，當以多頁格式儲存資料時，可程式化且讀取每一字線之下部頁兩次)。藉助一正常讀取點來進行一個讀取且藉助一上升讀取點來進行另一讀取，此類似於在上一段落中所闡述之一禁區讀取。然後使用一測試模式命令序列來比較該兩個感測操作之結果。然而，當症狀時常直至該裝置已操作一段時間才顯示出來時，此僅將挑選出在測試時表現出來之字線斷線。而且，當字線已展現出斷線時，其可不在每一程式化循環時顯現出此，因此可在一單個測試操作中錯過。
    進一步考量該問題，損壞字線故障之症狀係具有兩個高峰之一分佈。圖18針對一64字線實例逐字線地展示一記憶體之一區塊之臨限值分佈。在901、903及905處展示三個狀態之分佈。如所展示，此等分佈形成三個良好界定並分離之高峰，舉例而言，其中最高的兩個狀態係由923與925之間的區域分離。然而，對於一損壞字線而言，損壞處距字線驅動器之遠側上之彼等記憶體胞將移位至較低臨限值，如911、913及915處所展示。
    一雙峰分佈背後之原因在於位於字線驅動器之遠端處之字線之部分將展示電壓降。因此，位於該字線之遠端處之記憶體胞將程式化得較慢且在一較低電壓處通過驗證。由於該故障將不造成一程式化狀態故障，因此一典型程式化故障機制不可偵測出該故障。程式化一損壞字線將展示某一程式化迴圈變化，但字線-字線及區塊-區塊變化使得難以基於程式化迴圈計數判斷故障，如可關於圖19所圖解說明。圖19展示每一字線用以(在此實例中)將下部頁程式化至一64字線區塊中之脈衝-驗證反覆之數目或迴圈計數。如彼處所展示，該迴圈計數在不同字線上方波動數個計數。此等變化可反映出由於設計細節所致之波動，該等設計細節係諸如其是一邊緣字線還是一中心字線，或該字線已經歷了多少個抹除-程式化循環以及過程變化。在WL50之情形中，迴圈計數顯著高於其他波動，此指示可能係一損壞字線之情形，但將使用進一步測試來確認其事實上是損壞還是此僅係一錯誤警報。
    此處所呈現之技術使得藉由比較位於損壞點之兩個不同側上之記憶體胞的程式化迴圈計數來偵測損壞字線故障成為可能。程式化沿字線之該等記憶體胞並判定隨著程式化至目標狀態(諸如，寫入所有該等記憶體胞以具有一經程式化之下部頁)驗證此等記憶體胞之不同群組或子組之記憶體胞花費多長時間。具有位於一損壞處距字線驅動器之遠側上之記憶體胞的一群組將比其所有記憶體胞皆位於該驅動器與該損壞處之間的一群組花費較長時間來程式化。由於通常使用一交替脈衝-驗證演算法來程式化記憶體胞，因此這可藉由保持追蹤不同群組所需之脈衝數目或迴圈計數或僅僅是所需數目之差來進行。可針對沿字線之所有記憶體胞或其某一部分(諸如，針對單獨程式化奇數位元線及偶數位元線之系統)來進行該程式化。在例示性實施例中，比較其迴圈計數作之記憶體胞子組係該字線之一端之片段及該字線之另一端處之片段之鄰接記憶體胞子組。更一般而言，雖然可使用該等記憶體胞之其他子組，但藉由著眼於來自該字線之兩端之片段，應在無須對群組之迴圈計數進行多個比較之情形下捕捉到任一損壞；且著眼於該字線之片段通常在該例示性架構中比在該等群組係由該等記憶體胞之非鄰接子組、重疊子組或此等情形之某一組合形成之情形下可更容易實施。為了能夠針對不同片段有意義地比較該等迴圈計數，應(例如)以一多頁格式用隨機資料來程式化其記憶體胞。該字線之兩端之間的迴圈計數比較將消除字線至字線或區塊至區塊變化。同一字線上之記憶體胞將遵循類似程式化特性。
    記憶體裝置時常已包含一掃描以在程式化時檢查失敗記憶體位元。例示性實施例將損壞字線偵測併入至此一例程中，此可具有數個優勢。一個優勢在於此等掃描可已保持追蹤記憶體胞或片段之迴圈計數作為其演算法之一部分。而且，由於允許在該裝置已處於操作中之後多次執行損壞字線檢查，因此可挑選出僅在裝置測試之後表現出來或在每一測試時不可偵測之斷線。
    在一例示性演算法中，將損壞字線偵測併入至在最後幾個程式化迴圈期間進行且逐片段地計數失敗位元之一失敗位元偵測中，該等字線被細分成多個片段。在上文所呈現之例示性記憶體實施例中，可將該等片段中之每一者取為對應於如圖7中所展示之讀取/寫入堆疊中之一或數個毗鄰讀取/寫入堆疊。當此掃描持續時，可監測該字線之該等端上之第一實體片段及最後一個實體片段之掃描結果。當針對此等兩個片段端中之任一者之失敗位元計數進入一固定(在此實例中)準則之下時，將一信號鎖存為高以標記一個片段之通過。
    然後當此等片段中之第一者通過該掃描時可觸發一上數計數器(up-counter)。當該兩個片段中之較慢者通過掃描操作時，然後停止該計數器。在程式化例程結束時，將比較該上數計數器之輸出與固定準則。若該計數高於該準則，則可將一信號鎖存為高以指示已偵測到一損壞字線。可在狀態機(112，圖8)上實施該上數計數器。由於該上數計數器可僅計數說明一個片段何時通過其寫入準則之程式化外觀，因此該晶片上狀態機將通常能夠保持計數程式化迴圈，因此這為其添加要維持之一額外計數。
    若偵測到一損壞字線，則應將其程式化狀態設定為失敗且應終止對應經快取資料。控制器然後可在下一頁資料已經載入於資料鎖存器中之情形下將其雙態切換出。亦可將下一頁資料程式化至一不同位置替代將該資料雙態切換出至控制器。然後可藉由發出將觸發藉助經移位之讀取電壓位準之讀取操作之一命令序列來恢復失敗資料頁及任何對應下部頁之資料。(美國專利第7,345,928號中闡述資料恢復及對應鎖存器結構之態樣)。
    該過程可由圖20之圖式圖解說明，圖20展示此方案中所涉及之信號中之某些信號之波形。在此圖式中，OPC係程式化迴圈計數，其對應於脈衝-驗證序列中之反覆。OPC_DIFF係用於計數該程式化迴圈差之上數計數器。SEG1_COMP係用以指示片段中之第一者之通過點之鎖存信號。LASTSEG_COM係用以指示最後一個片段之通過點之鎖存信號。圖20挑選出在時間t0時已完成n-1個迴圈之後之程式化過程。
    最初，SEG1_COMP、LASTSEG_COM及BROKEN_WL信號全部為低且上數計數器初始化至0。在t1時(對應於迴圈計數n)，端片段中之一第一者(此處視為第一片段)到達其通過點且SEG1_COMP上升且上數計數器開始，如OPC_DIFF所展示。OPC_DIFF隨迴圈計數繼續遞增直至該等端片段中之另一片段(此處視為最後一個片段)在t4時(對應於迴圈計數n+3)通過為止。然後信號BROKEN_WL在OPC_DIFF>F_OPC_DIFF時上升。
    在實施上文所闡述方案中可涉及之一個複雜性係當該架構使用在陣列之兩側上皆置放驅動器之雙側式字線驅動器(諸如將在圖1之列解碼器230A及230B中)時之情形。此可由圖21A及圖21B所圖解說明。在圖21A中，字線WL 901A使驅動器905A在左側，最靠近第一片段。沿字線901A之最後一個片段在不同於驅動器905A之損壞903A之另一側上且因此將經歷下降之電壓位準且比第一片段慢。在圖21B中，字線驅動器905B在右側且最靠近沿字線901B之最後一個片段。在此情形中，該第一片段將在損壞處903B之遠側上，接收下降之電壓且該第一片段將比該最後一個片段慢。在此一配置下，無法假定該最後一個片段將最後通過，此乃因其可最靠近該驅動器。
    針對其中記憶體陣列包含若干個冗餘行(用於替換缺陷行)之情形進一步考量將損壞字線偵測併入至一失敗位元掃描例程中，該若干個冗餘行置放於該陣列之左側以便其全部存在於最後一個片段中。(舉例而言，美國專利第7,170,802號中更詳細地闡述此一配置)。針對此一電路實施一失敗位元掃描之一種方法係以下列次序掃描該等片段：第N個片段(最後一個片段)至第一片段至第二片段...第(N-1)個片段。首先檢查第N個片段係由於此將給出一指示：可將來自其他片段中之缺陷行之資料重新映射至可用備用行之數目。在一正常分段式位元掃描(諸如，美國專利第7,440,319號中所闡述且可充當此論述可構建於其上之一基本實施例之一正常分段式位元掃描)中，若一個片段未能通過該準則，則將不掃描剩下的片段以節約時間。若片段N失敗，則電路不繼續進行掃描第一片段。該過程然後移動穿過其他片段，其中針對此等其他片段之準則將較佳地不僅考量此片段中失敗位元之數目且亦考量最後一個片段中失敗位元之數目從而計數替換行之故障。在一例示性實施例中，在雙側式字線驅動器之情形下，掃描電路應經修改以使得即使最後一個片段失敗其亦繼續掃描該第一片段。此係展示於圖22中。在此例示性實施例下，包含分段式位元掃描作為一正常程式化演算法之一部分。可將損壞字線偵測方案整合至類似於針對無偵測之分段式位元掃描之狀態機之一狀態機中。在此配置中，當最後一個片段失敗時，不終止該分段式位元掃描，此乃因亦應檢查第一片段以查看其在哪一程式化迴圈時通過了程式化。在美國專利第7,440,319號之配置下，若任一片段未完成程式化，則將其計數為整個資料頁未完成且一個片段一失敗即終止。類似地，當併入損壞字線偵測時，該例示性實施例將經過最後一個片段且不管該最後一個片段失敗還是通過皆繼續至第一片段。
    除了剛剛關於圖22所闡述之改變之外，失敗位元掃描例程亦經修改以包含損壞字線偵測過程。如上文所述，該例示性實施例包含若干冗餘行，因此其他區段中可允許之失敗位元之數目不僅取決於彼處故障之數目，且亦取決於最後一個片段中可用的可代替第一片段中之失敗位元之冗餘位元之數目。舉例而言，將最後一個片段及第一片段之失敗位元計數加在一起且然後比較其與準則以便判定第一片段之通過/失敗狀態。在併入損壞字線偵測之例示性實施例中，將修改流程以便可比較失敗片段之失敗位元計數與失敗位元準則以便判定第一片段之通過/失敗。圖23A及圖23B展示既不包含損壞字線偵測亦不包含圖22之過程之一計數方案(圖23A)與包含兩者之例示性實施例(圖23B)之間的比較。
    此等情形中之第一者示意性地圖解說明於圖23A中，圖23A在1001處以掃描最後一個片段(包含冗餘行(ColRD))開始，然後在1003處比較該最後一個片段與其準則以判定該最後一個片段是否已失敗。在此實施例中，該過程繼續(不管通過還是失敗)至在1005處之第一片段掃描。不僅比較在1007處用於該第一片段之準則與該第一片段自身之掃描結果，且亦考量到可用冗餘行(ColRD)之數目。若在1007處第一片段測試通過，則該流程類似地繼續至在1009及1011處之第二片段，且如此經過其他片段。
    為了使該方案在雙側式字線驅動器之情形中正確地運行，掃描電路將需要修改以使得即使最後一個片段失敗其亦繼續掃描該第一片段。圖23B之圖式展示用以計及此且包含損壞字線檢查之一掃描演算法。如以前一樣，在1053處比較最後一個片段之掃描1051與對應準則。在此實施例中，該過程將不管最後一個片段通過還是失敗皆再次繼續該第一片段之掃描1055，從而在1053失敗之情形下自1053行進至1055。若1053通過，則該流程現在將行進至1059以及1055。應注意，一損壞字線不一定程式化失敗。當該片段遠離字線驅動器時，將較慢地程式化，但不一定不可能程式化。因此，可最終通過，但需要判定字線之兩端處可顯著不同之程式化速度，以便確認一字線事實上損壞了。
    當最後一個片段通過時，其將觸發OPC_DIFF區塊，如第一片段將自1057一樣，其中以此等片段中之第一者通過而開始計數且最後一個通過而停止計數以便計數該差。在1057處，判斷該第一片段自身(在不包含冗餘行之情形下)通過還是失敗。如所述，在1059處字線斷線之判定將係基於來自第一片段(單獨，在不考量冗餘行之情形下)與最後一個片段迴圈計數之差。1061係如以前一樣針對程式化狀態之位元掃描，其中該第一片段之行可具有由冗餘行(來自最後一個片段)替換之缺陷行。因此，1057及1061兩者皆包含於該流程中。該過程然後如以前一樣繼續至在1063、1065處之第二片段以及其他片段。
    藉由引入此方案，可在不存在效能損失之情形下減小由於損壞字線故障所致之缺陷裝置之數目。此外，由於包含此作為程式化例程之一部分，因此能夠揀選出僅在一裝置經裝運之後表現出來之損壞。此由於現場偵測之事實而允許其相比於其他方法係一種更有效率且更準確之損壞字線偵測方法。其可在無效能損失之情形下減小由於字線-字線、區塊-區塊及晶片-晶片變化所致之程式化迴圈計數變化且避免耗時之晶粒分類篩選。 損壞字線之偵測：程式化迴圈計數之字線與字線比較
    此章節呈現一替代互組實施例以用於偵測損壞字線。於2010年7月9日提出申請之美國專利申請案第12/833,167號進一步論述中先前章節在一「字線內」類型之比較中比較一字線之一端上之程式化迴圈計數(PLC)與同一字線之另一端上之計數以判定字線是否可係損壞的。此章節考量一「字線間」比較，其中比較不同字線之程式化迴圈計數以便判定一字線是否可係有缺陷的。舉例而言，比較沿一字線WLn之記憶體所需之程式化脈衝之數目與前一字線所需之數目(諸如，WLn或WL(n-1))以查看其是否超過此較早值一臨限值。若該字線相對於較早字線需要額外數目個脈衝來完成程式化，則將其視為有缺陷。應注意，此章節之技術與上一章節之彼等技術(字線內比較)係獨立的且可單獨使用或一起使用。
    返回至圖19以進一步考量該問題，此展示沿字線之記憶體所需之程式化-驗證循環之數目之字線與字線變化或程式化迴圈計數以在其對應目標資料值處驗證。如彼處所展示，大部分字線之迴圈計數可歸屬於幾個計數之一範圍內，惟顯著不同之一條線除外，且因此該線有可能有缺陷。此章節之目的係在此快取由於損壞字線所致之不同實體缺陷所致使之不可校正ECC錯誤，從而在寫入操作期間(尤其係在更敏感多狀態程式化操作中)導致此等缺陷字線之一較高迴圈計數。
    除先前章節中所呈現之技術之外，亦存在用以處理此問題之數種方法。一種方法係在記憶體測試期間篩選高迴圈計數字線；然而，此通常導致較大測試程式化時間且亦導致過分及所得良率損失。另外，此將不挑選出在裝置已處於操作中達一段時間之後出現之所生長缺陷。另一種方法係使用寫入後讀取類，諸如，於2009年10月28日提出申請之美國專利申請案第12/607,522號、於2009年10月18日提出申請之美國專利申請案第12/642,728號及於2010年9月1日提出申請之美國專利申請案第12/874,064號中所呈現；然而，此通常僅在寫入所有頁資料之後應用且將不挑選出一區塊之寫入中較早之此等缺陷。可有助於識別可能缺陷字線之額外技術係比較字線之迴圈計數與一固定最大值或與一記憶體區塊之一平均迴圈計數，諸如，美國專利公開案第2011/0063918號中所闡述；然而，在某些情形中此等可不係最佳的，如可再次參考圖19。
    圖19中之迴圈計數展示一週期性變化，其中偶數字線與奇數字線差展現約2之一規則差。此等變化可係一特定裝置設計之各種態樣之假像或過程變化，其中某些裝置可跨越區塊相對平坦且其他裝置展現其他規則性。此外，對一區塊之前幾個或最後幾個字線而言，相差幾個計數係不常見的。應注意，其中或其自身之此等變化不指示一損壞字線，而是僅指示一既定裝置之標準變化。且儘管圖19中之計數數目跨越區塊大體平坦，在該區塊上方偶數-奇數字線變化撥動，可存在由於過程變化所致的迴圈計數之一傾斜。在此等情形中之某些情形中，使用同一臨限值來判定一區塊之所有字線之一損壞字線可甚至當不存在缺陷時導致往往具有一高迴圈計數之彼等字線之過度識別，且相反地，導致往往具有低程式化迴圈計數之字線之識別不足。當整體上使用區塊之一平均數時，此亦將意指將需要保存來自一早期寫入之所有迴圈計數且對此等迴圈計數執行各種計算。
    此章節之技術使用使用目前正執行之寫入操作之值之一直接字線與字線程式化迴圈計數比較。舉例而言，當正寫入一條字線時，一旦該字線上之所有記憶體胞通過驗證即保持其最終程式化迴圈計數(PLC)，且然後當接下來之字線通過驗證時，比較其程式化迴圈計數與較早值。若第二字線之計數超過第一者之計數可設定臨限值，則可將第二字線標記為有缺陷且可將該區塊映射出來或採取其他動作。針對當不存在缺陷時跨越區塊展示相對小程式化計數變化之裝置，比較可在毗鄰字線(WLn與WL(n-1))之間，或針對展示一相當規則變化之裝置，一比較基於此變化：舉例而言，參考回至圖19，針對具有該類表現之一裝置，可比較奇數字線與前一奇數字線且比較偶數字線與前一偶數字線(WLn與WL(n-2))。在任一情形中，僅一個或幾個迴圈計數需要在任何時間保持(舉例而言，在控制器或狀態機上之一暫存器中)，比較係直截了當的，且快速獲得結果以能夠採取校正性動作。
    此處將一例示性實施例視為其中以每記憶體胞3位元之一格式寫入資料之一記憶體，該格式係以一下部、中間、上部頁格式來程式化。(針對關於各種多狀態寫入操作及頁配置之更多細節，參見上文論述或2009年12月18日提出申請之美國專利申請案第12/642,649號)。在某些操作等級中，某些失敗係由損壞字線致使，且失敗將在中間頁資料上時常展示為一不可校正錯誤校正碼結果。若該系統檢查字線之程式化期間(舉例而言，在精細程式化階段處)之程式化迴圈計數且比較其與一先前字線程式化迴圈計數，則該系統可偵測此等類型之錯誤。針對緊接在前面的字線，此係最容易地達成，但如上文所述，針對某些裝置類型，可更準確地比較(比如)奇數字線與奇數字線及偶數字線與偶數字線。若此等值之差(差量)超過一檔案或暫存器值中出於此目的而規定之臨限值，則系統可將彼區塊視為具有一所得程式化失敗之一所生長缺陷。
    一旦判定一字線係損壞的，則可以各種方式對其進行處理。舉例而言，可跳過缺陷字線且可繼續對下一字線進行程式化；然而，將整個區塊視為有缺陷係更常見的，其中其狀態由記憶體管理系統如此標記。關於已寫入至區塊中之任何資料，可以各種方式對其進行處理。並非將此資料留於缺陷區塊中，而是在大多數系統中，時常較佳的係將此資料傳送至一新區塊且隨後在其中發現缺陷之對應字線處挑選出寫入操作。在採用資料然後自其摺疊成一多狀態格式之一非揮發性記憶體區段之記憶體系統(其闡述於全部於2009年12月18日提出申請之美國專利公開案US-2010-0309719、US-2010-0309720-A1、US-2010-0174845-A1、US-2010-0172179-A1、US-2010-0172180-A1、US-2010-0174846-A1及US-2010-0174847-A1以及美國專利申請案第12/642,584、12/642,740、12/642,611及12/642,649中)中，該資料仍保留於二進制源區塊中，以便摺疊操作可僅在下一可用自由區塊中重新開始而非必須自缺陷區塊讀出先前所寫入資料。在某些系統中，存在其中在最初偵測到損壞字線時可不存在允許顧及先前所寫入資料之一足夠時間之情形，在該情形中其將可作為一背景操作或垃圾收集操作移動或重新寫入，此乃因此將允許在無顯著延遲之情形下繼續寫入其餘區塊，但在另一區塊中。
    在多狀態裝置中隨著標度繼續收縮最大風險因素中之一者係高錯誤率，針對該高錯誤率此類程式化迴圈檢查過程可提供一安全裕量。此操作之折中在多數情況下僅係一相當適度量之韌體額外負擔。且儘管主要根據多狀態裝置給出此論述，但應理解，其亦將容易地應用於二進制裝置及使用二進制區段及多狀態區段兩者之裝置之二進制區段(如在一個二進制快取配置中)。
    現在基於在全部於2009年12月18日提出申請之美國專利公開案US-2010-0309719、US-2010-0309720-A1、US-2010-0174845-A1、US-2010-0172179-A1、US-2010-0172180-A1、US-2010-0174846-A1及US-2010-0174847-A1以及美國專利申請案第12/642,584、12/642,740、12/642,611及12/642,649中之該類系統而針對一例示性實施例考量系統要求中之某些系統要求及一基本演算法，其中非揮發性記憶體包含二進制區段及多狀態(MLC)區段兩者，其中資料最初被寫入至二進制部分中且然後被摺疊至MLC部分中。在此實施例中，可在將一個二進制資料摺疊至一MLC區塊中之前發出針對一程式化迴圈計數檢查之命令；舉例而言，可將一旗標設定於針對控制器(或狀態機)之一適當檔案中，且若啟用此旗標，則將實施程式化迴圈計數檢查。在此實施例中，在完成一字線之程式化之精細階段之後且在以其他方式檢查其狀態之後，針對彼字線檢查程式化迴圈計數。
    在每一字線之精細階段(或更一般而言，其中迴圈計數待檢查之其他寫入操作)結束之後，在等待準備好及檢查程式化狀態之後，讀取字線之迴圈計數資料。然後比較此數目與適當的先前迴圈計數資料(諸如，緊接在前面的字線，或如上文所闡述，奇數與奇數及偶數與偶數之一比較)。若比較值大於所規定臨限值，則區塊被標記為一所生長缺陷區塊且使得適當條目在系統資料管理結構(諸如，一所生長缺陷檔案)中。舉例而言，然後更新用於寫入操作之任何所需計數器且然後將來自二進制區塊之源資料摺疊於如選自一自由區塊列表之下一可用MLC區塊中。
    在諸多裝置中，應針對一區塊之前一個或兩個及最後一個或兩個字線對此過程做出一例外，此乃因其更易受裝置變化影響。(針對此之實例參見圖19，其中前幾個及最後幾個字線不展現其他無缺陷字線所展示之該類規則偶數-奇數圖案)。甚至當無缺陷時，此等變化亦可導致此等字線之迴圈計數與眾不同。
    在其中系統正執行並行摺疊(同時摺疊至多晶粒)情形中，在精細步驟處，系統韌體在檢查狀態之前發出一晶粒選擇。該系統較佳地在剛檢查每一晶粒之狀態之後即發出讀取迴圈計數命令且比較其與來自同一晶粒之先前迴圈計數。在一失敗之情形中，此可如一程式化失敗一樣被處理且可使用同一處置。
    在此等配置中之任何配置中，若被檢查字線與其比較之間的迴圈計數差大於所規定檔案中之值中所規定之彼迴圈計數差，則該系統將彼區塊視為一所生長缺陷區塊且然後將該資料自源二進制區塊摺疊至下一可用MLC區塊。若迴圈計數不大於此所規定值，則該系統繼續正常操作且該摺疊至當前MLC區塊中。一既定裝置之臨限值可在該裝置之研發時間處判定，其中可評估同一類型之若干個裝置以查看無缺陷程式化迴圈計數當中期望多大變化，當一字線損壞時一差可能係多大，及基於此等(舉例而言)此裝置之一合理臨限值係什麼。此評估亦可用於判定跨越陣列之任何類之標準圖案及比較係在鄰接字線之間、每隔一字元線(亦即，奇數-奇數比較及偶數-偶數比較)之間還是其他圖案之間進行；其亦可用於判定前幾個及最後幾個字線中之迴圈計數存在多大變化及哪一個不應包含於程式化迴圈計數檢查中。一旦裝置裝運，即可將所判定臨限值載入至適當檔案中以供使用。此特定檔案之參數以及臨限值或程式化迴圈差量(對照其來檢查計數差)然後可係經設定以啟用/停用程式化迴圈計數檢查之一旗標。該系統韌體亦將需要計及區塊之開始及結束處之哪些字線將被除外及待保留之暫存器槽之量；舉例而言，若進行奇數-奇數/偶數-偶數比較，則需要維持先前兩個字線之計數。在該例示性實施例中，臨限值係一固定值，但在其他情形中，此可用作一初始值，該初始值然後可基於(比如)程式化/抹除循環(「熱計數」)或錯誤結果之數目而動態更新。
    當該系統正在進行一程式化迴圈計數檢查時，一主機可發送一暫停或停止傳輸命令。該韌體需要記住被檢查之最後一個字線之程式化迴圈計數之值且能夠在適當時重新開始。在一安全電力循環之情形中，當裝置處於摺疊中間時，一旦系統恢復電力，即將發出程式化迴圈計數檢查命令序列且認為第一字線然後將不具有可將第一字元線與其比較之任何資料且將如區塊之第一字線(WL0)那樣被處理。在偵測到一寫入中止之情形中，資料被照原樣重新摺疊以便該系統將在摺疊之開始處開始程式化迴圈計數檢查。
    該記憶體系統通常將維持各種狀態指示符。此可包含一錯誤日誌，其中在一程式化迴圈計數檢查錯誤之情形中，此錯誤可被記錄為一程式化失敗且具有與錯誤日誌中之程式化失敗相同之操作碼。該系統亦可包含一所生長缺陷檔案。此一檔案可記錄程式化失敗(程式化狀態失敗)及抹除失敗(抹除狀態失敗)，其中每一失敗之作為一個位元之每一條目在該兩者之間進行區分。藉由將此增加至兩個位元，此現在亦可包含程式化迴圈計數失敗，諸如表1中所圖解說明。
    圖24係圖解說明針對一基本實施例之程式化迴圈計數檢查之某些態樣之一流程圖。在圖24中，流程挑選出其中調用PLC檢查之一寫入過程。在寫入操作中，該過程在點1101處開始，其中將一頁資料寫入至字線n(WLn)中。此可係一組資料之第一頁或其中使用其之區塊之第一字線：如上文所述，前(及最後)幾個字線可自檢查排除，以便所展示過程可不以n=0開始，而是以(舉例而言)n=1或n=2開始。雖然此處論述在很大程度上已假定一全位元線(或ABL)類型之架構，其中一次寫入整個字線，但可使用其他配置(諸如，一奇數位元線/偶數位元線配置)其中僅同時寫入沿一字線之記憶體胞之一子組。此外，僅展示針對其正檢查計數之寫入，諸如，上文所論述之中間頁實例。在1103處，一旦寫入完成，即記錄PLCn之WLn之對應程式化迴圈計數。
    由於將不檢查此第一字線作為此流程之一部分，因此該第一字線需要被假定為未損壞或以其他方式來檢查。此可由先前技術方法中之一者來完成，諸如，一最大完全(與相對相反)PLC或上文在前一章節中所闡述之互補字線內方法。(若亦免除一區塊之最後一個或數個字線，則應用類似注解)。
    在1105處，字線然後遞增(n→n+1)並程式化下一字線(1107)且記錄其程式化迴圈計數(1109)。然後在1111處比較當前字線與先前字線之間的程式化迴圈計數。若此差超過臨限值(「是」)，則將字線視為損壞且可如上文所闡述採取校正性動作(1115)，在此之後寫入操作視情況繼續。若該差在可接受界限內(「否」)，則判定(1113)區塊中是否存在更多字線待檢查。此可基於是資料組中存在更多頁還是達到當前區塊之末端(可能少幾個字線，如上文所闡述)。若存在更多字線(「否」)，則流程迴圈回至方塊1105且針對下一字線重複該過程。若替代地此係待檢查之最後一個字線(自1113，「是」)，則流程然後繼續至下一區塊、下一程式化階段或其他適當操作。在此實例中，比較每一字線之程式化迴圈計數與前一毗鄰字線，若該等比較替代上文所論述之該類偶數-偶數、奇數-奇數比較，則將藉助針對其他變化圖案之其他適當修改而相應地修改流程。 結論
    儘管已關於某些實施例對本發明之各種態樣進行了闡述，但應理解，本發明有權在隨附申請專利範圍之整個範疇內受到保護。
    10‧‧‧記憶體胞/記憶體電晶體M1、M2、...Mn
    14‧‧‧源極
    16‧‧‧汲極
    20‧‧‧電荷儲存元件/電荷儲存單元/浮動閘極/介電層
    30‧‧‧控制閘極
    32‧‧‧控制閘極
    34‧‧‧位元線/源極線
    36‧‧‧位元線
    42‧‧‧字線
    44‧‧‧選擇線
    50‧‧‧NAND串
    54‧‧‧源極端子
    56‧‧‧汲極端子
    100‧‧‧記憶體晶片
    110‧‧‧控制電路
    112‧‧‧狀態機
    200‧‧‧二維記憶體胞陣列/記憶體陣列
    230A‧‧‧列解碼器
    230B‧‧‧列解碼器
    231‧‧‧資料輸入/輸出匯流排/輸入/輸出匯流排
    250A‧‧‧區塊多工器
    250B‧‧‧區塊多工器
    260A‧‧‧行解碼器
    260B‧‧‧行解碼器
    270A‧‧‧讀取/寫入電路
    270B‧‧‧讀取/寫入電路
    311‧‧‧線
    400‧‧‧讀取/寫入堆疊
    400-1‧‧‧讀取/寫入堆疊
    400-r‧‧‧讀取/寫入堆疊
    410‧‧‧頁控制器
    411‧‧‧控制線
    422‧‧‧SA匯流排
    423‧‧‧D匯流排
    430-1‧‧‧資料鎖存器
    430-k‧‧‧資料鎖存器
    440‧‧‧輸入/輸出模組
    480‧‧‧感測模組
    480-1‧‧‧感測模組
    480-k‧‧‧感測模組
    500‧‧‧共同處理器
    507‧‧‧輸出
    509‧‧‧旗標匯流排
    550‧‧‧n電晶體
    601‧‧‧第一解碼CGN區塊/開關/CGN區塊
    610‧‧‧區塊
    611‧‧‧字線
    613‧‧‧字線
    615‧‧‧字線
    621‧‧‧控制閘極線
    623‧‧‧控制閘極線
    625‧‧‧控制閘極線
    631‧‧‧通過電晶體之閘極
    633‧‧‧通過電晶體之閘極
    635‧‧‧通過電晶體之閘極
    643‧‧‧放大器
    645‧‧‧電阻器
    647‧‧‧電阻器
    649‧‧‧開關
    651‧‧‧數位轉類比轉換器電壓電路/類比電壓產生器
    653‧‧‧差動放大器
    655‧‧‧電容器
    657‧‧‧電容器
    659‧‧‧開關電晶體
    673‧‧‧電流路徑/路徑
    901A‧‧‧字線
    901B‧‧‧字線
    903A‧‧‧損壞
    903B‧‧‧損壞
    905A‧‧‧驅動器
    905B‧‧‧字線驅動器
    CLSRC‧‧‧聚合節點
    flag_pump‧‧‧數位電壓
    GND‧‧‧接地
    I1‧‧‧電流
    I2‧‧‧電流
    ID‧‧‧源極-汲極電流
    Idis‧‧‧放電電流
    IP‧‧‧電流
    IREF‧‧‧參考電流
    i TOT ‧‧‧總記憶體胞電流
    Q1‧‧‧電荷
    Q2‧‧‧電荷
    Q3‧‧‧電荷
    Q4‧‧‧電荷
    S1‧‧‧選擇電晶體/源極選擇電晶體
    S2‧‧‧選擇電晶體/汲極選擇電晶體
    SW1‧‧‧開關
    SW2‧‧‧開關電晶體
    transferG‧‧‧高通過電壓
    V1‧‧‧讀取分界臨限值
    V2‧‧‧讀取分界臨限值
    V3‧‧‧讀取分界臨限值
    V4‧‧‧讀取分界臨限值
    V5‧‧‧讀取分界臨限值
    V6‧‧‧讀取分界臨限值
    V7‧‧‧讀取分界臨限值
    VCG‧‧‧控制閘極電壓
    VPGM‧‧‧程式化電壓
    VPGM‧‧‧高電壓
    VPGM0‧‧‧初始電壓位準
    vref‧‧‧參考電壓
    WL‧‧‧字線
    圖1示意性地圖解說明其中可實施本發明之一非揮發性記憶體晶片之功能性區塊。
    圖2示意性地圖解說明一非揮發性記憶體胞。
    圖3圖解說明針對浮動閘極可在任一時間選擇性地儲存之四種不同電荷Q1至Q4源極-汲極電流ID與控制閘極電壓VCG之間的關係。
    圖4圖解說明一NOR記憶體胞陣列之一實例。
    圖5A示意性地圖解說明組織成一NAND串之一串記憶體胞。
    圖5B圖解說明由(諸如)圖5A中所展示之NAND串50構成之一NAND記憶體胞陣列200之一實例。
    圖6圖解說明圖1中所展示之含有一排跨越一記憶體胞陣列之p個感測模組之讀取/寫入電路270A及270B。
    圖7示意性地圖解說明圖6中所展示之感測模組之一較佳組織。
    圖8更詳細地圖解說明圖7中所展示之讀取/寫入堆疊。
    圖9(0)至圖9(2)圖解說明程式化一4狀態記憶體胞群集之一實例。
    圖10(0)至圖10(2)圖解說明程式化一8狀態記憶體胞群集之一實例。
    圖11圖解說明用於將一4狀態記憶體胞程式化至一目標記憶體狀態之一習用技術。
    圖12展示關於電壓如何供應至字線之一電路細節。
    圖13係一例示性電荷幫浦電路之一方塊圖。
    圖14將洩漏偵測電路添加至圖13。
    圖15圖解說明例示性洩漏偵測操作之階段。
    圖16展示字線洩漏過程之一校準過程中之電流路徑。
    圖17圖解說明該校準操作之階段。
    圖18展示記憶體胞臨限電壓值之分佈以圖解說明一損壞字線之症狀。
    圖19圖解說明不同字線上方之程式化脈衝驗證反覆數目之變化。
    圖20係一損壞字線偵測例程之一時序圖。
    圖21A及圖21B圖解說明字線驅動器之不同佈置。
    圖22及圖23A係用於一程式化操作中之失敗位元之一掃描之流程圖。
    圖23B係用於亦包含損壞字線偵測之一程式化操作中之失敗位元之一掃描之一流程圖。
    圖24係圖解說明針對一基本實施例之程式化迴圈計數檢查之某些態樣之一流程圖。
    权利要求:
    Claims (11)
    [1] 一種操作具有包含複數個抹除區塊之一陣列之一非揮發性記憶體電路之方法，該複數個抹除區塊各自包含沿字線形成之複數個記憶體胞，該方法包括：藉由一處理程序判定一字線是否有缺陷，該處理程序包含：對來自一第一抹除區塊之沿一第一字線之第一複數個記憶體胞執行第一寫入操作，該第一寫入操作包含一系列交替程式化脈衝與驗證操作，沿該第一字線之該第一複數個記憶體胞在通過驗證時個別地鎖定以免於進一步程式化脈衝；判定該第一寫入操作中用於沿該第一字線之該第一複數個記憶體胞之該等記憶體胞隨著被寫入而通過驗證之程式化脈衝之數目；隨後對來自該第一抹除區塊之沿一第二字線之第一複數個記憶體胞執行一第二寫入操作，該第二寫入操作包含一系列交替程式化脈衝與驗證操作，沿該第二字線之該第一複數個記憶體胞在通過驗證時個別地鎖定以免於進一步程式化脈衝；判定該第二寫入操作中用於沿該第二字線之該第一複數個記憶體胞之該等記憶體胞隨著被寫入而通過驗證之程式化脈衝之數目；判定該第二寫入操作中程式化脈衝之該數目相對於該第一寫入操作中程式化脈衝之該數目是否超過一臨限值；及回應於該第二寫入操作中程式化脈衝之該數目相對於該第一寫入操作中程式化脈衝之該數目超過該臨限值，判定該第二字線有缺陷。
    [2] 如請求項1之方法，其進一步包括：隨後在該記憶體電路之一資料管理結構中設定一狀態指示符以指示該第一抹除區塊有缺陷。
    [3] 如請求項1之方法，其進一步包括：隨後將該第一寫入操作中所寫入之該資料及先前寫入至該第一抹除區塊中之任何資料傳送至另一抹除區塊。
    [4] 如請求項1之方法，其中該非揮發性記憶體電路係包含連接至其之一控制器電路之一記憶體系統之一部分，且其中由該控制器電路上之邏輯電路執行該判定該第二寫入操作中程式化脈衝之該數目相對於該第一寫入操作中程式化脈衝之該數目是否超過一臨限值及該判定該第二字線有缺陷。
    [5] 如請求項1之方法，其中該非揮發性記憶體電路包含一狀態機，且其中由該狀態機上之邏輯電路執行該判定該第二寫入操作中程式化脈衝之該數目相對於該第一寫入操作中程式化脈衝之該數目是否超過一臨限值及該判定該第二字線有缺陷。
    [6] 如請求項1之方法，其中該臨限值係一可設定參數。
    [7] 如請求項1之方法，其進一步包括：在判定該第二寫入操作中程式化脈衝之該數目相對於該第一寫入操作中程式化脈衝之該數目是否超過一臨限值之前，判定該第一字線不存在缺陷。
    [8] 如請求項1之方法，其中該第二字線係毗鄰於該第一字線之一字線。
    [9] 如請求項1之方法，其中該第二字線與該第一字線之間存在一介入字線。
    [10] 如請求項1之方法，其中沿第一字線之該第一複數個記憶體胞係沿該第一字線連接之所有記憶體胞且沿第二字線之該第一複數個記憶體胞係沿該第二字線連接之所有記憶體胞。
    [11] 如請求項1之方法，其中針對該第一區塊之所有字線執行該判定處理程序，惟最初一或多個毗鄰字線及最後一或多個毗鄰字線除外。
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    优先权:
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