台湾专利TW201312565A 雙倍資料率虛擬靜態隨機存取記憶體及其控制器、存取與操作方法、寫入與讀取方法

专利PDF首页>>台湾专利

专利附录

专利说明

权利要求

类似技术

同族专利

引用文献

法律状态

优先权

专利摘要:
一種雙倍資料率虛擬靜態隨機存取記憶體。上述雙倍資料率虛擬靜態隨機存取記憶體包括一資料接收器、一記憶體與一位址解碼器。上述資料接收器根據一時脈，經由一共同匯流排而接收來自一控制器的一第一單倍資料率資料，並根據來自上述控制器的一資料選通信號，經由上述共同匯流排而接收來自上述控制器的一雙倍資料率資料。上述位址解碼器對上述第一單倍資料率資料進行解碼，以得到上述記憶體的一位址。上述資料接收器將上述雙倍資料率資料儲存至上述記憶體的上述位址內。
公开号:TW201312565A
申请号:TW101132291
申请日:2012-09-05
公开日:2013-03-16
发明作者:Chih-Hsin Lin；Tsung-Huang Chen；Bing-Shiun Wang；Jen-Pin Su
申请人:Mediatek Inc；
IPC主号:G11C7-00

专利说明:
雙倍資料率虛擬靜態隨機存取記憶體及其控制器、存取與操作方法、寫入與讀取方法
本發明係有關於一種虛擬靜態隨機存取記憶體(Pseudo Static Random Access Memory，PSRAM)，且特別有關於一種雙倍資料率(Double Data Rate，DDR)虛擬靜態隨機存取記憶體之控制器與記憶體裝置以及兩者之間的通訊協定。
在可攜式應用中，例如手提/無線裝置，使用低耗電量的記憶體是必要的。虛擬靜態隨機存取記憶體(PSRAM)可同時滿足低耗電量以及高密度需求。相似於傳統動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)，虛擬靜態隨機存取記憶體包含動態記憶體單元。但是，由於介面以及封裝的關係，PSRAM具有靜態隨機存取記憶體(Static Random Access Memory，SRAM)的外觀。
PSRAM可以操作在叢發(burst)模式。叢發模式可提高儲存以及擷取資料的速度。在叢發模式中，特定的功能必須以預定順序發生。這些功能通常相應於由PSRAM裝置之控制器所提供的命令信號而執行。命令信號的時序是根據時脈信號所決定，並對齊於時脈信號的邊緣(上升或下降)或是在時脈信號的邊緣(上升或下降)之後的預定時間才出現。此外，在叢發模式中，PSRAM裝置可操作在等待狀態的固定模式以及可變模式下，其中等待狀態會決定有效資料出現在資料匯流排之前所經過之時脈週期的最小數量。
在雙倍資料率(DDR)SDRAM裝置中，時脈信號的上升邊緣以及下降邊緣都是讀取操作以及寫入操作的觸發點。相較於單倍資料率(Single Data Rate，SDR)SDRAM裝置，DDR SDRAM裝置使用相同的時脈頻率可將資料率加倍，以及可使用差動時脈方式來符合增加的時序精準度要求。
本發明提供一種雙倍資料率虛擬靜態隨機存取記憶體(DDR PSRAM)。上述雙倍資料率虛擬靜態隨機存取記憶體包括：一資料接收器，用以根據一時脈，經由一共同匯流排而接收來自一控制器的一第一單倍資料率資料，並根據來自上述控制器的一資料選通信號，經由上述共同匯流排而接收來自上述控制器的一雙倍資料率資料；一記憶體；以及一位址解碼器，用以對上述第一單倍資料率資料進行解碼，以得到上述記憶體的一位址，其中上述資料接收器將上述雙倍資料率資料儲存至上述記憶體的上述位址內。
再者，本發明提供一種資料寫入方法，適用於一雙倍資料率虛擬靜態隨機存取記憶體。根據一時脈，經由一共同匯流排而得到來自一控制器的一第一單倍資料率資料。解碼上述第一單倍資料率資料，以得到上述雙倍資料率虛擬靜態隨機存取記憶體內之一記憶體的一位址。根據來自上述控制器的一資料選通信號，經由上述共同匯流排得到來自上述控制器的一雙倍資料率資料。儲存上述雙倍資料率資料至上述記憶體的上述位址內。
再者，本發明提供另一種雙倍資料率虛擬靜態隨機存取記憶體。上述雙倍資料率虛擬靜態隨機存取記憶體包括：一資料接收器，用以根據一時脈，經由一共同匯流排而接收來自一控制器的一第一單倍資料率資料；一記憶體；一位址解碼器，用以解碼上述第一單倍資料率資料，以得到上述記憶體之一位址；一資料傳送器，用以得到儲存在上述記憶體之上述位址的資料，並根據所得到的資料，經由上述共同匯流排而提供一雙倍資料率資料至上述控制器；以及一資料選通產生單元，用以提供一資料選通信號至上述控制器，並相應於上述雙倍資料率資料，對上述資料選通信號進行雙態觸變，以便致能上述控制器，用以根據上述資料選通信號來接收上述雙倍資料率資料。
再者，本發明提供一種資料讀取方法，適用於一雙倍資料率虛擬靜態隨機存取記憶體。根據一時脈，經由一共同匯流排，得到來自一控制器的一第一單倍資料率資料。解碼上述第一單倍資料率資料，以得到上述雙倍資料率虛擬靜態隨機存取記憶體內一記憶體之一位址。得到儲存在上述記憶體之上述位址的資料。根據所得到的資料，相應於一資料選通信號，經由上述共同匯流排而提供一雙倍資料率資料至上述控制器。上述控制器係根據上述資料選通信號而接收上述雙倍資料率資料。
再者，本發明提供一種控制器，適用於一雙倍資料率虛擬靜態隨機存取記憶體，包括：一單倍率處理單元，用以根據一第一資料以及一第一時脈而得到一單倍資料率資料；一雙倍率處理單元，用以根據一第二資料以及一第二時脈而得到一雙倍資料率資料，其中上述第二時脈係上述第一時脈的兩倍頻率；以及一選擇器，用以根據一控制信號，經由一共同匯流排而選擇性地提供上述單倍資料率資料以及上述雙倍資料率資料之任一者至上述雙倍資料率虛擬靜態隨機存取記憶體。
再者，本發明提供一種存取方法，適用於寫入資料至一雙倍資料率虛擬靜態隨機存取記憶體，包括：根據一第一資料以及一第一時脈，得到一單倍資料率資料；根據一第二資料以及一第二時脈，得到一雙倍資料率資料，其中上述第二時脈係上述第一時脈的兩倍頻率；以及經由一共同匯流排，選擇性地提供上述單倍資料率資料以及上述雙倍資料率資料之任一者至上述雙倍資料率虛擬靜態隨機存取記憶體。
再者，本發明提供一種控制器，適用於一雙倍資料率虛擬靜態隨機存取記憶體，包括：一單倍率處理單元，用以根據一第一資料而得到一單倍資料率資料；一輸出緩衝器，用以在一命令階段，經由一共同匯流排提供上述單倍資料率資料至上述雙倍資料率虛擬靜態隨機存取記憶體；一資料選通閘控單元，用以在一讀取資料階段，對來自上述雙倍資料率虛擬靜態隨機存取記憶體之一資料選通信號進行閘控，以得到一閘控資料選通信號；以及一資料接收器，用以根據上述閘控資料選通信號而經由上述共同匯流排，接收來自上述雙倍資料率虛擬靜態隨機存取記憶體之一雙倍資料率資料，以得到一第二資料。
再者，本發明提供一種存取方法，適用從一雙倍資料率虛擬靜態隨機存取記憶體讀取資料，包括：根據一第一資料，得到一單倍資料率資料；在一命令階段，經由一共同匯流排提供上述單倍資料率資料至上述雙倍資料率虛擬靜態隨機存取記憶體；在一讀取資料階段，對來自上述雙倍資料率虛擬靜態隨機存取記憶體之一資料選通信號進行閘控，以得到一閘控資料選通信號；以及根據上述閘控資料選通信號，經由上述共同匯流排接收來自上述雙倍資料率虛擬靜態隨機存取記憶體之一雙倍資料率資料，以得到一第二資料。
再者，本發明提供一種操作方法，由一雙倍資料率虛擬靜態隨機存取記憶體所執行，包括：經由一共同匯流排，接收來自一控制器之一單倍資料率資料；提供一資料選通信號至上述控制器，並在接受來自上述控制器之一讀取命令之後，解除上述資料選通信號；相應於所接收之上述單倍資料率資料，經由上述共同匯流排，傳送一雙倍資料率資料至上述控制器；以及相應於所傳送之上述雙倍資料率資料，對上述資料選通信號進行雙態觸變，其中上述單倍資料率資料包括上述雙倍資料率虛擬靜態隨機存取記憶體的一位址，以及上述雙倍資料率資料包括儲存在上述雙倍資料率虛擬靜態隨機存取記憶體之上述位址的資料，以便致能上述控制器，用以根據上述資料選通信號來接收上述雙倍資料率資料。
本發明的優點之一在於可使得傳輸資料的資料率加倍，並可使用差動時脈方式來符合增加的時序精準度要求。
在說明書及申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及申請專利範圍當中所提及的「包含」為一開放式的用語，故應解釋成「包含但不限定於」。「大致」是指在可接受的誤差範圍內，所屬領域中具有通常知識者能夠在一定誤差範圍內解決所述技術問題，基本達到所述技術效果。此外，「耦接」一詞在此包含任何直接及間接的電性連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電性連接於該第二裝置，或透過其他裝置或連接手段間接地電性連接至該第二裝置。說明書後續描述為實施本發明之較佳實施方式，然該描述乃以說明本發明之一般原則為目的，並非用以限定本發明之範圍。本發明之保護範圍當視所附之申請專利範圍所界定者為準。為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：實施例：
第1圖係顯示電子裝置100。電子裝置100包括控制器10以及雙倍資料率虛擬靜態隨機存取記憶體(DDR PSRAM)20。此外，電子裝置100更包括設置在控制器10以及DDR PSRAM 20之間的複數單向傳輸線以及具有三態(tri-state)的複數雙向傳輸線。傳輸線110和120為單向傳輸線，用以將來自控制器10的差動時脈信號對CLK與CLKn提供至DDR PSRAM 20。傳輸線130為單向傳輸線，用以將來自控制器10的晶片選擇信號CS提供至DDR PSRAM 20。匯流排140包括複數單向傳輸線，用以將來自控制器10的命令信號CMD提供至DDR PSRAM 20。傳輸線150為單向傳輸線，用以將來自DDR PSRAM 20的等待信號WAIT提供至控制器10，其中等待信號WAIT係用來通知控制器10何時具有雙倍資料率的有效資料會出現在匯流排170。傳輸線160為雙向傳輸線，用以在控制器10以及DDR PSRAM 20之間傳送資料選通(strobe)信號DQS。匯流排170為具有複數雙向傳輸線之共同匯流排(common bus)，用以傳送位址/資料信號AD，其中位址/資料信號AD包括具有不同傳輸率之位址流與資料流，並在匯流排170上進行多路傳輸。相較於傳統的DDR PSRAM裝置，由於匯流排170係由位址流以及資料流所共用，因此DDR PSRAM 20為低接腳數(Low Pin Count，LPC)記憶體。
第2圖係顯示第1圖中控制器10以及DDR PSRAM 20之間的信號波形圖。同時參考第1圖與第2圖，控制器10會在時間點t1解除(de-assert)晶片選擇信號CS，以便選擇DDR PSRAM 20。然後，控制器10會經由命令信號CMD提供讀取命令RD_CMD至DDR PSRAM 20。同時，控制器10亦會經由位址/資料信號AD來提供位址ADDR至DDR PSRAM 20。在一實施例中，位址ADDR可以分為高位元組(byte)ADDR_H以及低位元組ADDR_L，而控制器10會經由命令信號CMD來提供高位元組ADDR_H且經由位址/資料信號AD來提供低位元組ADDR_L。在時間點t2，控制器10提供時脈信號CLK與CLKn至DDR PSRAM 20，使得在命令狀態下，DDR PSRAM 20能根據時脈信號CLK與CLKn接收(亦可稱為提取)命令信號CMD以及位址/資料信號AD。例如，在第2圖的時間點t2，DDR PSRAM 20會在時脈信號CLK的上升邊緣來接收命令信號CMD以及位址/資料信號AD。當來自命令信號CMD的讀取命令RD_CMD被DDR PSRAM 20所接受時，DDR PSRAM 20會在時間點t3解除等待信號WAIT，以通知控制器10進入等待狀態。當接受了讀取命令RD_CMD以及位址ADDR，DDR PSRAM 20會執行讀取操作，以便根據位址ADDR從DDR PSRAM 20的一記憶體單元中得到資料。在傳送所得到的資料至控制器10之前，DDR PSRAM 20會在時脈週期CY1中設定(assert)等待信號WAIT並解除資料選通信號DQS，其係用以指示所得到的資料已準備好要傳送至控制器10。在第2圖中，DDR PSRAM 20係操作在等待狀態的可變模式下。於是，根據不同的規格，時間週期tRL的時脈週期或讀取潛伏時間(read latency)的數量為可變的。在時間點t4，DDR PSRAM 20會開始提供所得到的資料D0-D7至控制器10。此外，DDR PSRAM 20可相應於資料D0-D7而對資料選通信號DQS進行雙態觸變(toggle)。於是，控制器10可根據資料選通信號DQS的上升邊緣與下降邊緣來依序接收資料D0-D7。在接收了資料D0-D7之後，控制器10會在時間點t5設定晶片選擇信號CS，用以指示完成了讀取操作。然後，等待信號WAIT與資料選通信號DQS在時脈週期CY2中皆會設為高阻抗狀態(High Z)。
在第2圖中，資料選通信號DQS會被設為高阻抗狀態，直到等待狀態結束。再者，對資料選通信號DQS而言，在時脈週期CY1中從時脈信號CLK的上升邊緣起，時間週期tLZ可稱為低阻抗時間。一般而言，資料選通信號DQS係用來對資料D0-D7進行閂鎖(latch)，而在傳統控制器中，係用追蹤電路來追蹤資料選通信號DQS。舉例來說，當偵測到等待信號WAIT被解除(或是根據不同的設計規格，在另一實施例可以是被設定)時，傳統控制器必須遮蔽(mask)住資料選通信號DQS的阻抗週期，以便對資料選通信號DQS進行閘控(gate)。若所遮蔽之資料選通信號DQS的阻抗週期會因為可變時間週期tRL與時間週期tLZ的影響而弄錯，則傳統控制器很難根據資料選通信號DQS來得到有效的資料D0-D7。舉例來說，假如等待信號WAIT或是資料選通信號DQS在時脈週期CY1中發生漂移(drift)，則等待信號WAIT的瞬變點(transient)會晚於時間週期tLZ，即資料選通信號DQS會在等待信號WAIT的瞬變點之前被解除，因而會產生時間違規(violation)。因此，對傳統控制器來說，遮蔽資料選通信號DQS的阻抗週期係困難的。於是，會引起無效的資料閂鎖現象。
第3圖係顯示根據本發明一實施例所述之操作方法，適用於低接腳數之DDR PSRAM(例如第1圖的DDR PSRAM 20)。第4圖係顯示根據第3圖之操作方法而得到之第1圖中信號的波形圖。同時參考第3圖與第4圖，在步驟S302中，DDR PSRAM會經由耦接在DDR PSRAM與控制器之間的共同匯流排，接收來自控制器的單倍資料率資料，其中單倍資料率資料包括DDR PSRAM的位址，如第4圖之命令狀態所顯示。同時，DDR PSRAM亦經由命令信號而接收來自控制器的讀取命令。在步驟S304中，在接受了來自控制器的讀取命令之後，DDR PSRAM會提供資料選通信號DQS以及等待信號WAIT至控制器，並解除資料選通信號DQS以及等待信號WAIT兩者，如第4圖之等待狀態所顯示。接著，DDR PSRAM會經由共同匯流排而提供雙倍資料率資料至控制器(步驟S306)，以及相應於所傳送之雙倍資料率資料，DDR PSRAM會對資料選通信號DQS進行雙態觸變(步驟S308)，其中雙倍資料率資料包括儲存在DDR PSRAM之該位址的資料。相較於第2圖，第4圖之資料選通信號DQS在等待狀態期間係被解除的，如標號40所顯示，於是沒有第2圖的時間週期tLZ存在。因此，控制器可根據資料選通信號DQS來接收雙倍資料率資料，而不用遮蔽資料選通信號DQS的阻抗週期。換言之，控制器可直接使用資料選通信號DQS的上升邊緣與下降邊緣來對雙倍資料率資料進行閂鎖。再者，等待信號WAIT與資料選通信號DQS會被設定成高阻抗，直到來自控制器的讀取命令由DDR PSRAM所接收，即在命令狀態下，等待信號WAIT以及資料選通信號DQS被設定為高阻抗。此外，在DDR PSRAM接收了資料D0-D7之後，控制器會對晶片選擇信號CS進行設定，以結束讀取操作。然後，等待信號WAIT與資料選通信號DQS皆被設為高阻抗狀態。
第5圖係顯示根據本發明一實施例所述之控制器50，適用於低接腳數DDR PSRAM(例如第1圖的DDR PSRAM 20)。控制器50包括處理器510、時脈模組530、位址/資料模組550、資料選通模組570以及等待模組590。處理器510會控制時脈模組530來提供差動時脈信號CLK與CLKn至DDR PSRAM。時脈模組530包括時脈產生器532以及兩輸出緩衝器534與536，其中時脈產生器532包括除頻器538。時脈產生器532根據輸入時脈CLKin而產生時脈信號CLK1X與CLK2X，其中時脈信號CLK2X的頻率為時脈信號CLK1X的兩倍。在一實施例中，輸入時脈CLKin係由振盪器所提供。再者，除頻器538會對時脈信號CLK2X進行除頻而產生時脈信號CLK1X。差動時脈信號CLK與CLKn係由時脈信號CLK1X所產生，並且具有相同於時脈信號CLK1X的頻率。此外，差動時脈信號CLK與CLKn係分別經由輸出緩衝器536與534而提供至DDR PSRAM。處理器510會控制位址/資料模組550在命令階段(command phase)來提供位址流(address stream)至DDR PSRAM、在寫入資料階段來提供資料流(data stream)至DDR PSRAM以及在讀取資料階段接收來自DDR PSRAM的資料流。位址/資料模組550包括輸出控制單元552、輸出緩衝器554、輸入緩衝器556、單倍率處理單元558、雙倍率處理單元560、選擇器562、資料接收器564以及儲存單元566。選擇器562係根據控制信號WDATA_PHASE_EN而選擇性地提供單倍率處理單元558以及雙倍率處理單元560之任一者的輸出至輸出緩衝器554。在此實施例中，選擇器562可為多工器(multiplexer，MUX)。在寫入資料階段，處理器510會控制資料選通模組570來提供資料選通信號至DDR PSRAM，以及在讀取資料階段，處理器510會控制資料選通模組570接收來自DDR PSRAM的資料選通信號。資料選通模組570包括輸入緩衝器572、輸出緩衝器574、資料選通閘控單元576、資料選通產生單元578以及輸出控制單元580。在讀取資料階段，控制器510會控制等待模組590接收來自DDR PSRAM的等待信號。等待模組590包括輸入緩衝器592、同步單元594以及讀取控制單元596。位址/資料模組550、資料選通模組570以及等待模組590的詳細操作將描述於後。
第6圖係顯示根據本發明一實施例所述之第5圖中控制器50的信號波形圖，其中控制器50係對低接腳數之DDR PSRAM(例如第1圖的DDR PSRAM 20)執行具有四個叢發的同步寫入操作。同時參考第5圖與第6圖，在時間週期TP1期間，處理器510會提供具有邏輯位準HIGH的致能信號CMD_EN至輸出控制單元552，以便控制輸出控制單元552來致能輸出緩衝器554。同時，處理器510亦會提供具有位址資訊ADDR的信號ADDRO至單倍率處理單元558。接著，單倍率處理單元558根據時脈信號CLK1X而得到具有位址資訊ADDR的單倍資料率資料，並提供單倍資料率資料至選擇器562。此外，處理器510提供具有邏輯位準LOW之控制信號WDATA_PHASE_EN至選擇器562，以便控制選擇器562來輸出由單倍率處理單元558所提供的單倍資料率資料至輸出緩衝器554。於是，在命令階段，具有位址資訊ADDR的位址/資料信號AD會被提供至DDR PSRAM。同時，具有寫入命令WR_CMD的命令信號CMD會經由共同匯流排(例如第1圖之匯流排140)被傳送至DDR PSRAM。接著，從時間週期TP2到時間週期TP5，處理器510會提供具有邏輯位準HIGH的控制信號WDATA_PHASE_EN至輸出控制單元552與580，以便控制輸出控制單元552與580來致能輸出緩衝器554與574。根據固定之寫入潛伏時間(例如N個週期)，在發送寫入命令WR_CMD之後，處理器510會在時脈信號CLK1X的N個時脈週期之後提供具有邏輯位準HIGH的控制信號WDATA_PHASE_EN，以便進入寫入資料階段。此外，處理器510會提供控制信號WDATA_PHASE_EN至選擇器562，以便提供雙倍率處理單元560的輸出至輸出緩衝器554。在時間週期TP3期間，處理器510會提供具有資料D0的信號WDATAO_L以及具有資料D1的信號WDATAO_H至雙倍率處理單元560，而在時間週期TP4期間，處理器510會提供具有資料D2的信號WDATAO_L以及具有資料D3的信號WDATAO_H至雙倍率處理單元560。根據時脈信號CLK2X，雙倍率處理單元560會經由選擇器562而提供具有資料D0、D1、D2和D3的雙倍資料率資料至輸出緩衝器554。於是，在寫入資料階段，具有資料D0、D1、D2和D3的位址/資料信號AD會被提供至DDR PSRAM。在此實施例中，雙倍率處理單元560會根據時脈信號CLK2X而交替地提供信號WDATAO_L與WDATAO_H的資料來作為雙倍資料率資料。因此，具有由資料D0-D3所組成之資料流的位址/資料信號AD會依序傳送至DDR PSRAM。再者，在時間週期TP3與TP4期間，處理器510會提供具有邏輯位準HIGH的致能信號DQSEN至資料選通產生單元578，以便控制資料選通產生單元578經由輸出緩衝器574來提供資料選通信號DQS至DDR PSRAM。於是，DDR PSRAM能根據資料選通信號DQS的上升邊緣與下降邊緣來接收位址/資料信號AD。然後，DDR PSRAM會根據位址資訊ADDR將資料D0、D1、D2與D3寫入至其記憶體單元內。
第7圖係顯示根據本發明一實施例所述之第5圖中控制器50的信號波形圖，其中控制器50對低接腳數之DDR PSRAM(例如第1圖的DDR PSRAM 20)執行具有四個叢發的同步讀取操作。同時參考第5圖與第7圖，在時間週期TP6期間，處理器510會提供具有邏輯位準HIGH的致能信號CMD_EN至輸出控制單元552，以便控制輸出控制單元552來致能輸出緩衝器554。同時，處理器510亦會提供具有位址資訊ADDR的信號ADDRQ至單倍率處理單元558。接著，單倍率處理單元558根據時脈信號CLK1X而得到具有位址資訊ADDR的單倍資料率資料，並提供單倍資料率資料至選擇器562。此外，處理器510提供具有邏輯位準LOW之控制信號WDATA_PHASE_EN至選擇器562，以便控制選擇器562來輸出由單倍率處理單元558所提供的單倍資料率資料至輸出緩衝器554。於是，在命令階段，具有位址資訊ADDR的位址/資料信號AD會被提供至DDR PSRAM。同時，具有讀取命令RD_CMD的命令信號CMD會經由共同匯流排(例如第1圖之匯流排140)而傳送至DDR PSRAM。如第3圖的操作方法所描述，在接受了來自控制器之命令信號CMD的讀取指令RD_CMD之後，DDR PSRAM提供資料選通信號DQS以及等待信號WAIT至控制器，並在等待狀態下解除資料選通信號DQS以及等待信號WAIT。在等待模組590中，輸入緩衝器592傳送來自DDR PSRAM的等待信號WAIT至同步單元594，以進行同步，而同步單元594會提供已同步之等待信號至讀取控制單元596。再者，在發送讀取命令RD_CMD之後，處理器510會在時脈信號CLK1X的2個時脈週期之後，提供邏輯位準HIGH的控制信號RDATA_PHASE_EN，以便進入讀取資料階段。此外，讀取控制單元596會提供就緒信號RDATA_PTR_GEN至儲存單元566。在讀取資料階段中，致能信號RDATA_PHASE_EN會致能資料選通閘控單元576，用以對由DDR PSRAM所觸變的資料選通信號DQS進行閘控，以便得到閘控信號DQS_CG並提供閘控信號DQS_CG至讀取接收器564。根據閘控信號DQS_CG，讀取接收器564接收來自DDR PSRAM的位址/資料信號AD，並將位址/資料信號AD的資料儲存在儲存單元566的先進先出(First In Dirst Out，FIFO)緩衝器，其中位址/資料信號AD包括由資料D0-D3所組成之資料流，以及資料D0-D3係儲存在對應於位址資訊ADDR之DDR PSRAM的記憶體單元內。例如，閘控信號DQS_CG的第一個上升邊緣係用來將資料D0閂鎖至先進先出緩衝器FIFOR[0]、閘控信號DQS_CG的第一個下降邊緣係用來將資料D1閂鎖至先進先出緩衝器FIFOF[0]、閘控信號DQS_CG的第二個上升邊緣係用來將資料D2閂鎖至先進先出緩衝器FIFOR[1]以及閘控信號DQS_CG的第二個下降邊緣係用來將資料D3閂鎖至先進先出緩衝器FIFOF[1]。在其他實施例中，儲存單元566可包括暫存器或是其他儲存單元，用以儲存位址/資料信號AD的資料。此外，根據就緒信號RDATA_PTR_GEN，儲存單元566會經由信號RDATA_IN_R與RDATA_IN_L來提供儲存在先進先出緩衝器FIFOR[1：0]與FIFOF[1：0]的資料至處理器510。於是，處理器510會得到對應於位址資訊ADDR的資料D0、D1、D2與D3。在儲存了資料D0、D1、D2與D3之後，處理器510會解除致能信號RDATA_PHASE_EN，用以指示完成了讀取資料階段。
第8圖係顯示根據本發明一實施例所述之低接腳數DDR PSRAM 60。DDR PSRAM 60包括控制模組610、硬體設定單元620、時脈模組630、記憶體640、配置暫存器650、位址解碼器660、位址/資料模組710、資料選通模組740與等待模組750。控制模組610包括控制單元616、輸入緩衝器612與614，其中輸入緩衝器614係用以接收來自控制器(例如第1圖的控制器10)的命令信號CMD以及輸入緩衝器614係用以接收來自控制器的晶片選擇信號CS。硬體設定單元620提供兩控制信號HW1與HW2至控制單元616或是配置暫存器650，其中控制信號HW1與HW2係根據DDR PSRAM 60的硬體配置所決定，而硬體配置係藉由接腳設置(pin strap)或是電子熔絲(EFUSE)而決定。在此實施例中，硬體設定單元620提供控制信號HW1至控制單元616，用以指示DDR PSRAM 60係操作在單倍資料率(Single Data Rate，SDR)模式或是雙倍資料率(Double Data Rate，DDR)模式，而硬體設定單元620提供控制信號HW2至控制單元616，用以指示是否會在等待狀態期間來解除資料選通信號DQS，如第3圖與第4圖所描述。時脈模組630包括時脈單元636、輸入緩衝器632與634，其中輸入緩衝器632係用以接收來自控制器的時脈信號CLK而輸入緩衝器634係用以接收來自控制器的時脈信號CLKn。記憶體640包括用以儲存資料的複數記憶體單元。位址/資料模組710包括輸出控制單元712、輸出緩衝器714、輸入緩衝器716、資料傳送器720以及資料接收器730。控制單元616能控制輸出控制單元712來致能輸出緩衝器714，用以輸出位址/資料信號AD。在位址/資料模組710中，資料傳送器720會在讀取資料階段中提供資料流至控制器。資料傳送器720包括選擇器722、適用於單倍資料率資料的單倍資料率單元724以及適用於雙倍資料率資料的雙倍資料率單元726。根據由配置暫存器650所提供的控制信號DDR_PSRAM_EN，選擇器722係經由輸出緩衝器714而選擇性地提供單倍資料率單元724以及雙倍資料率單元726的輸出至控制器，其中控制信號DDR_PSRAM_EN係用來指示DDR PSRAM 60是操作在單倍資料率模式或是雙倍資料率模式。在此實施例中，控制信號DDR_PSRAM_EN係根據經由命令信號CS來自控制器的命令或是硬體設定單元620的硬體配置所決定。在位址/資料模組710中，資料接收器730會在命令階段中接收來自控制器的位址流，並在寫入資料階段中接收來自控制器的資料流。資料接收器730包括選擇器732、適用於單倍資料率資料的單倍資料率單元734以及適用於雙倍資料率資料的雙倍資料率單元736。根據來自配置暫存器650的控制信號DDR_PSRAM_EN，選擇器732會選擇性地提供單倍資料率單元734與雙倍資料率單元736的輸出至記憶體640。在此實施例中，選擇器722與732可為多工器(MUX)。控制單元616會控制資料選通模組740在讀取資料階段中提供資料選通信號DQS至控制器，並在寫入資料階段中接收來自控制器的資料選通信號DQS。資料選通模組740包括輸入緩衝器742、輸出緩衝器744、資料選通產生單元746以及輸出控制單元748。控制單元616會控制輸出控制單元748來致能輸出緩衝器744，用以輸出資料選通信號DQS。控制單元616能控制資料選通產生單元746，來相應於位址/資料信號AD的雙倍資料率資料而對資料選通信號DQS進行雙態觸變。此外，在寫入資料階段中，控制單元616會控制等待模組750來提供等待信號至控制器。等待模組750包括輸出緩衝器752以及等待處理單元754。位址/資料模組710、資料選通模組740以及等待模組750的詳細操作將描述於後。
第9圖係顯示根據本發明一實施例所述之第8圖中DDR PSRAM 60的信號波形圖，其中控制器(例如第1圖的控制器10)係對低接腳數之DDR PSRAM 60執行具有四個叢發的同步寫入操作。同時參考第8圖與第9圖，首先，在時脈模組630，時脈單元636接收來自控制器的時脈信號CLK與CLKn而產生時脈信號CLKin，其中時脈信號CLKin以及時脈信號CLK與CLKn具有相同的頻率。在一實施例中，當DDR PSRAM 60係操作在單倍資料率模式時，時脈單元636可只根據時脈信號CLK或是CLKn而產生時脈信號CLKin，例如時脈單元636可直接將時脈信號CLK配置為時脈信號CLKin。接著，在時間點t1，控制器會解除晶片選擇信號CS，以通知DDR PSRAM 60進行資料存取。接著，在時間週期TP1期間，控制單元616會接收來自控制器之具有寫入命令WR_CMD的命令信號CMD。同時地，在命令階段中，控制單元616會控制配置暫存器650、位址解碼器660以及位址/資料模組710來接收由控制器所提供之具有位址資訊ADDR的位址/資料信號AD。在資料接收器730中，單倍資料率單元734接收位址/資料信號AD，以得到位址資訊ADDR，並提供位址資訊ADDR至配置暫存器650以及位址解碼器660。接著，位址解碼器660會對位址資訊ADDR進行解碼，以得到記憶體640中對應於位址資訊ADDR之一位址。配置暫存器650會根據位址資訊ADDR來對記憶體640進行配置。在此實施例中，DDR PSRAM 60會相應於時脈信號CLKin的上升邊緣而對命令信號CMD以及位址/資料信號AD進行閂鎖。根據固定之寫入潛伏時間(例如N個週期)，在發送寫入命令WR_CMD之後，控制器會在時脈信號CLK的N個時脈週期之後進入寫入資料階段。接著，在寫入資料階段中，由控制器所寫入之具有資料D0、D1、D2與D3之位址/資料信號AD會由資料接收器730所接收。若控制信號DDR_PSRAM_EN係指示DDR PSRAM 60是操作在單倍資料率模式下，例如控制信號DDR_PSRAM_EN為低邏輯位準，單倍資料率單元734會相應於時脈信號CLKin而接收位址/資料信號AD，以得到資料D0、D1、D2與D3。然後，控制信號DDR_PSRAM_EN會控制選擇器732將資料D0、D1、D2與D3從單倍資料率單元734傳遞至記憶體640。於是，資料D0、D1、D2與D3會儲存在記憶體640中對應於位址資訊ADDR之位址。接著，在時間點t2，控制器會設定晶片選擇信號CS，以指示完成了同步寫入操作。若控制信號DDR_PSRAM_EN係指示DDR PSRAM 60是操作在雙倍資料率模式下，例如經由命令信號CMD而根據來自控制器之命令將控制信號DDR_PSRAM_EN設為高邏輯位準，雙倍資料率單元736會相應於資料選通信號DQS而接收位址/資料信號AD，以得到資料D0、D1、D2與D3，其中來自控制器的資料選通信號DQS係由輸入緩衝器742所接收。換言之，資料選通模組740係操作在輸入模式。此外，當DDR PSRAM 60操作在雙倍資料率模式時，雙倍資料率單元736可根據資料選通信號DQS的上升邊緣以及下降邊緣來接收位址/資料信號AD。接著，控制信號DDR_PSRAM_EN會控制選擇器732將資料D0、D1、D2與D3從雙倍資料率單元736傳遞至記憶體640。於是，資料D0、D1、D2與D3會儲存在記憶體640中對應於位址資訊ADDR之位址。
第10圖係顯示根據本發明一實施例所述之第8圖中DDR PSRAM 60的信號波形圖，其中控制器(例如第1圖的控制器10)係對低接腳數之DDR PSRAM 60執行具有四個叢發的同步讀取操作。同時參考第8圖與第10圖，首先，在時脈模組630，時脈單元636接收來自控制器的時脈信號CLK與CLKn以產生時脈信號CLKin，其中時脈信號CLKin以及時脈信號CLK與CLKn具有相同的頻率。接著，在時間點t3，控制器會解除晶片選擇信號CS，以通知DDR PSRAM 60進行資料存取。接著，在時間週期TP2期間，控制單元616會接收來自控制器之具有讀取命令RD_CMD的命令信號CMD。同時地，在命令階段中，控制單元616會控制配置暫存器650、位址解碼器660以及位址/資料模組710來接收由控制器所提供之具有位址資訊ADDR的位址/資料信號AD。在資料接收器730中，單倍資料率單元734接收位址/資料信號AD，以得到位址資訊ADDR，並提供位址資訊ADDR至配置暫存器650以及位址解碼器660。接著，位址解碼器660會對位址資訊ADDR進行解碼，以得到記憶體640中對應於位址資訊ADDR之一位址，而配置暫存器650會根據位址資訊ADDR來對記憶體640進行配置。在此實施例中，DDR PSRAM 60會相應於時脈信號CLKin的上升邊緣而對命令信號CMD以及位址/資料信號AD進行閂鎖。此外，當來自命令信號CMD的讀取命令RD_CMD由控制單元616所接受時，控制單元616會控制等待處理單元754在時間點t4來解除等待信號WAIT，以便通知控制器進入等待狀態。在第10圖中，DDR PSRAM 60係操作在等待狀態之可變模式下。接著，控制單元616會在時間點t5控制等待處理單元754來設定等待信號WAIT，用以通知控制器在讀取資料階段中接收儲存在記憶體640內對應於位址資訊ADDR之位址的資料，即雙倍資料率資料已準備好被傳送至控制器。若控制信號DDR_PSRAM_EN係指示DDR PSRAM 60是操作在單倍資料率模式下，例如控制信號DDR_PSRAM_EN為低邏輯位準，資料傳送器720的單倍資料率單元724會得到儲存在記憶體640內的資料D0、D1、D2與D3，並相應於時脈信號CLKin而傳送具有資料D0、D1、D2與D3之位址/資料信號AD至選擇器722。然後，控制信號DDR_PSRAM_EN會控制選擇器722將資料D0、D1、D2與D3從單倍資料率單元724傳遞至控制器。於是，控制器可根據時脈信號CLK與CLKn而接收儲存在記憶體640中對應於位址資訊ADDR之位址的資料D0、D1、D2與D3。接著，在時間點t6，控制器會設定晶片選擇信號CS，以指示完成了同步讀取操作。
在第10圖中，若控制信號DDR_PSRAM_EN係指示DDR PSRAM 60是操作在雙倍資料率模式下，例如經由命令信號CMD而根據來自控制器之命令將控制信號DDR_PSRAM_EN設為高邏輯位準，資料傳輸器720的雙倍資料率單元726會得到儲存在記憶體640的資料D0、D1、D2與D3，並相應於時脈信號CLKin來傳送具有資料D0、D1、D2與D3的位址/資料信號AD至選擇器722。然後，相應於由資料選通模組740所提供之資料選通信號DQS，控制信號DDR_PSRAM_EN會控制選擇器722將資料D0、D1、D2與D3從雙倍資料率單元726傳送至控制器。在雙倍資料率單元726中，時脈信號CLKin係用來提供資料D0、D1、D2與D3以作為雙倍資料率資料。舉例來說，時脈信號CLKin能控制多工器來交替地提供儲存在兩緩衝器的資料來作為具有資料D0、D1、D2與D3的位址/資料信號AD，如第11圖所顯示。再者，在一實施例中，根據相似於第5圖所描述之儲存單元566的先進先出操作，雙倍資料率單元726會得到資料D0、D1、D2與D3，並傳送具有資料D0、D1、D2與D3的位址/資料信號AD至選擇器722。具體而言，根據資料選通信號DQS，雙倍資料率單元726交替地提供來自記憶體640的資料以作為雙倍資料率資料。因此，當DDR PSRAM 60係操作在雙倍資料率模式時，控制器可根據資料選通信號DQS的上升邊緣與下降邊緣來接收位址/資料信號AD，以得到資料D0、D1、D2與D3。再者，在等待狀態期間，控制單元616能選擇性地控制資料選通模組740來解除資料選通信號DQS。例如，若控制信號HW2指示資料選通信號DQS需要在等待狀態期間被解除，則DDR PSRAM 60可提供資料選通信號DQS以及等待信號WAIT至控制器，並在等待狀態中，DDR PSRAM 60會在接受了來自控制器之命令信號CMD的讀取命令RD_CMD之後，解除資料選通信號DQS以及等待信號WAIT，如箭頭A所顯示。否則，DDR PSRAM 60可只提供等待信號WAIT至控制器，並在等待狀態中，在接受了來自控制器之命令信號CMD的讀取命令RD_CMD之後，解除等待信號WAIT。在等待信號WAIT被設定之後，DDR PSRAM 60會提供資料選通信號DQS至控制器，如箭頭B所顯示。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、50‧‧‧控制器
20、60‧‧‧雙倍資料率虛擬靜態隨機存取記憶體
100‧‧‧電子裝置
110、120、130、150、160‧‧‧傳輸線
140、170‧‧‧匯流排
510‧‧‧處理器
530、630‧‧‧時脈模組
532‧‧‧時脈產生器
534、536、554、574、714、744、752‧‧‧輸出緩衝器
538‧‧‧除頻器
550、710‧‧‧位址/資料模組
552、580、712、748‧‧‧輸出控制單元
556、572、592、612、614、632、634、716、742‧‧‧輸入緩衝器
558‧‧‧單倍率處理單元
560‧‧‧雙倍率處理單元
562、722、732‧‧‧選擇器
564、730‧‧‧資料接收器
566‧‧‧儲存單元
570、740‧‧‧資料選通模組
576‧‧‧資料選通閘控單元
578、746‧‧‧資料選通產生單元
590、750‧‧‧等待模組
594‧‧‧同步單元
596‧‧‧讀取控制單元
610‧‧‧控制模組
616‧‧‧控制單元
620‧‧‧硬體設定單元
636‧‧‧時脈單元
640‧‧‧記憶體
650‧‧‧配置暫存器
660‧‧‧位址解碼器
720‧‧‧資料傳送器
724、734‧‧‧單倍資料率單元
726、736‧‧‧雙倍資料率單元
754‧‧‧等待處理單元
AD‧‧‧位址/資料信號
ADDRO、RDATA_IN_R、RDATA_IN_L、WDATAO_H、WDATAO_L‧‧‧信號
CLK、CLKn、CLK1X、CLK2X、CLKin‧‧‧時脈信號
CLKin‧‧‧輸入時脈
CMD‧‧‧命令信號
CMD_EN、DQSEN‧‧‧致能信號
CS‧‧‧晶片選擇信號
DQS‧‧‧資料選通信號
DQS_CG‧‧‧閘控信號
DDR_PSRAM_EN、HW1、HW2、RDATA_PHASE_EN、WDATA_PHASE_EN‧‧‧控制信號
RDATA_PTR_GEN‧‧‧就緒信號
WAIT‧‧‧等待信號
第1圖係顯示一電子裝置；第2圖係顯示第1圖中控制器以及DDR PSRAM之間的信號波形圖；第3圖係顯示根據本發明一實施例所述之操作方法，適用於低接腳數之DDR PSRAM；第4圖係顯示根據第3圖之操作方法而得到之第1圖中信號的波形圖；第5圖係顯示根據本發明一實施例所述之控制器，適用於低接腳數DDR PSRAM；第6圖係顯示根據本發明一實施例所述之第5圖中控制器的信號波形圖，其中控制器係對低接腳數之DDR PSRAM執行具有四個叢發的同步寫入操作；第7圖係顯示根據本發明一實施例所述之第5圖中控制器的信號波形圖，其中控制器對低接腳數之DDR PSRAM執行具有四個叢發的同步讀取操作；第8圖係顯示根據本發明一實施例所述之低接腳數DDR PSRAM；第9圖係顯示根據本發明一實施例所述之第8圖中DDR PSRAM的信號波形圖，其中控制器係對低接腳數之DDR PSRAM執行具有四個叢發的同步寫入操作；第10圖係顯示根據本發明一實施例所述之第8圖中DDR PSRAM的信號波形圖，其中控制器係對低接腳數之DDR PSRAM執行具有四個叢發的同步讀取操作；以及第11圖係顯示根據本發明一實施例所述之低接腳數DDR PSRAM之資料傳送器的雙倍資料率單元。
60‧‧‧雙倍資料率虛擬靜態隨機存取記憶體
610‧‧‧控制模組
612、614、632、634、716、742‧‧‧輸入緩衝器
616‧‧‧控制單元
620‧‧‧硬體設定單元
630‧‧‧時脈模組
636‧‧‧時脈單元
640‧‧‧記憶體
650‧‧‧配置暫存器
660‧‧‧位址解碼器
710‧‧‧位址/資料模組
712、748‧‧‧輸出控制單元
714、744、752‧‧‧輸出緩衝器
720‧‧‧資料傳送器
722、732‧‧‧選擇器
724、734‧‧‧單倍資料率單元
726、736‧‧‧雙倍資料率單元
730‧‧‧資料接收器
740‧‧‧資料選通模組
746‧‧‧資料選通產生單元
750‧‧‧等待模組
754‧‧‧等待處理單元
AD‧‧‧位址/資料信號
CLKin‧‧‧時脈信號
CMD‧‧‧命令信號
CS‧‧‧晶片選擇信號
DDR_PSRAM_EN、HW1、HW2‧‧‧控制信號
DQS‧‧‧資料選通信號
WAIT‧‧‧等待信號

权利要求:
Claims (53)
[1] 一種雙倍資料率虛擬靜態隨機存取記憶體，包括：一資料接收器，用以根據一時脈，經由一共同匯流排而接收來自一控制器的一第一單倍資料率資料，並根據來自上述控制器的一資料選通信號，經由上述共同匯流排而接收來自上述控制器的一雙倍資料率資料；一記憶體；以及一位址解碼器，用以對上述第一單倍資料率資料進行解碼，以得到上述記憶體的一位址，其中上述資料接收器將上述雙倍資料率資料儲存至上述記憶體的上述位址內。
[2] 如申請專利範圍第1項所述之雙倍資料率虛擬靜態隨機存取記憶體，其中上述資料接收器在一命令階段中接收上述第一單倍資料率資料，以及在一寫入資料階段中接收上述雙倍資料率資料。
[3] 如申請專利範圍第1項所述之雙倍資料率虛擬靜態隨機存取記憶體，其中上述時脈以及上述資料選通信號係由上述控制器所提供，以及上述資料選通信號為上述時脈的兩倍頻率。
[4] 如申請專利範圍第3項所述之雙倍資料率虛擬靜態隨機存取記憶體，其中上述雙倍資料率資料包括分為一第一群組以及一第二群組之複數資料單元，以及上述資料接收器係相應於上述資料選通信號之一上升邊緣而接收上述第一群組之資料單元，以及相應於上述資料選通信號之一下降邊緣而接收上述第二群組之資料單元。
[5] 如申請專利範圍第1項所述之雙倍資料率虛擬靜態隨機存取記憶體，其中上述資料接收器包括：一單倍資料率單元，用以在一命令階段中，接收上述第一單倍資料率資料，並提供上述第一單倍資料率資料至上述位址解碼器；以及一雙倍資料率單元，用以在一寫入資料階段中，接收上述雙倍資料率資料，並將上述雙倍資料率資料儲存至上述記憶體。
[6] 如申請專利範圍第1項所述之雙倍資料率虛擬靜態隨機存取記憶體，其中在一寫入資料階段中，上述資料接收器根據一控制信號，經由上述共同匯流排接收來自上述控制器的一第二單倍資料率資料或是上述雙倍資料率資料。
[7] 如申請專利範圍第6項所述之雙倍資料率虛擬靜態隨機存取記憶體，其中上述資料接收器包括：一單倍資料率單元，用以當上述控制信號指示上述雙倍資料率虛擬靜態隨機存取記憶體係操作在一單倍資料率模式時，於上述寫入資料階段中接收上述第二單倍資料率資料，並將上述第二單倍資料率資料儲存至上述記憶體的上述位址內；以及一雙倍資料率單元，用以當上述控制信號指示上述雙倍資料率虛擬靜態隨機存取記憶體係操作在一雙倍資料率模式時，於上述寫入資料階段中接收上述雙倍資料率資料，並將上述雙倍資料率資料儲存至上述記憶體的上述位址內。
[8] 如申請專利範圍第7項所述之雙倍資料率虛擬靜態隨機存取記憶體，其中上述控制信號係根據來自上述控制器之一命令或是上述雙倍資料率虛擬靜態隨機存取記憶體的一硬體配置所決定。
[9] 一種資料寫入方法，適用於一雙倍資料率虛擬靜態隨機存取記憶體，包括：根據一時脈，經由一共同匯流排而得到來自一控制器的一第一單倍資料率資料；解碼上述第一單倍資料率資料，以得到上述雙倍資料率虛擬靜態隨機存取記憶體內之一記憶體的一位址；根據來自上述控制器的一資料選通信號，經由上述共同匯流排得到來自上述控制器的一雙倍資料率資料；以及儲存上述雙倍資料率資料至上述記憶體的上述位址內。
[10] 如申請專利範圍第9項所述之資料寫入方法，其中上述第一單倍資料率資料係在一命令階段中所接收，以及上述雙倍資料率資料係在一寫入資料階段中所接收。
[11] 如申請專利範圍第9項所述之資料寫入方法，其中上述雙倍資料率資料包括分為一第一群組以及一第二群組之複數資料單元，以及上述根據來自上述控制器的上述資料選通信號，經由上述共同匯流排得到來自上述控制器的上述雙倍資料率資料的步驟更包括：相應於上述資料選通信號之一上升邊緣，得到上述第一群組之資料單元；以及相應於上述資料選通信號之一下降邊緣，得到上述第二群組之資料單元。
[12] 如申請專利範圍第9項所述之資料寫入方法，更包括：當一控制信號指示上述雙倍資料率虛擬靜態隨機存取記憶體係操作在一單倍資料率時，於一寫入資料階段中，經由上述共同匯流排而得到來自上述控制器之一第二單倍資料率資料；以及儲存上述第二單倍資料率資料至上述記憶體的上述位址內，其中當上述控制信號指示上述雙倍資料率虛擬靜態隨機存取記憶體係操作在一雙倍資料率時，上述雙倍資料率資料係在上述寫入資料階段中所接收。
[13] 一種雙倍資料率虛擬靜態隨機存取記憶體，包括：一資料接收器，用以根據一時脈，經由一共同匯流排而接收來自一控制器的一第一單倍資料率資料；一記憶體；一位址解碼器，用以解碼上述第一單倍資料率資料，以得到上述記憶體之一位址；一資料傳送器，用以得到儲存在上述記憶體之上述位址的資料，並根據所得到的資料，經由上述共同匯流排而提供一雙倍資料率資料至上述控制器；以及一資料選通產生單元，用以提供一資料選通信號至上述控制器，並相應於上述雙倍資料率資料，對上述資料選通信號進行雙態觸變，以便致能上述控制器，用以根據上述資料選通信號來接收上述雙倍資料率資料。
[14] 如申請專利範圍第13項所述之雙倍資料率虛擬靜態隨機存取記憶體，其中上述第一單倍資料率資料係在一命令階段中所接收，以及上述雙倍資料率資料係在一讀取資料階段中所傳送。
[15] 如申請專利範圍第13項所述之雙倍資料率虛擬靜態隨機存取記憶體，其中上述雙倍資料率資料包括分為一第一群組以及一第二群組之複數資料單元，以及上述資料傳送器根據上述資料選通信號而交替地提供上述第一群組與上述第二群組之資料單元來作為上述雙倍資料率資料，以便致能上述控制器，用以相應於上述資料選通信號之一上升邊緣來接收上述第一群組之資料單元，以及相應於上述資料選通信號之一下降邊緣來接收上述第二群組之資料單元。
[16] 如申請專利範圍第13項所述之雙倍資料率虛擬靜態隨機存取記憶體，其中在一讀取資料階段中，上述資料傳送器根據一控制信號，經由上述共同匯流排而提供一第二單倍資料率資料或是上述雙倍資料率資料至上述控制器。
[17] 如申請專利範圍第16項所述之雙倍資料率虛擬靜態隨機存取記憶體，其中上述資料傳送器包括：一單倍資料率單元，用以當上述控制信號指示上述雙倍資料率虛擬靜態隨機存取記憶體係操作在一單倍資料率模式時，於上述讀取資料階段中相應於上述時脈而提供上述第二單倍資料率資料至上述控制器；以及一雙倍資料率單元，用以當上述控制信號指示上述雙倍資料率虛擬靜態隨機存取記憶體係操作在一雙倍資料率模式時，於上述讀取資料階段中相應於上述資料選通信號而提供上述雙倍資料率資料至上述控制器，其中上述控制器係根據上述時脈而接收上述第二單倍資料率資料。
[18] 如申請專利範圍第17項所述之雙倍資料率虛擬靜態隨機存取記憶體，其中上述控制信號係根據來自上述控制器之一命令或是上述雙倍資料率虛擬靜態隨機存取記憶體的一硬體配置所決定。
[19] 如申請專利範圍第13項所述之雙倍資料率虛擬靜態隨機存取記憶體，更包括：一等待處理單元，用以提供一等待信號至上述控制器，在來自上述控制器的一讀取命令被接受之後，解除上述等待信號，以及當上述雙倍資料率資料準備好被傳送至上述控制器時，設定上述等待信號，其中上述等待信號被設為高阻抗，直到來自上述控制器的上述讀取命令被接受。
[20] 如申請專利範圍第19項所述之雙倍資料率虛擬靜態隨機存取記憶體，其中上述資料選通信號被設為高阻抗，直到來自上述控制器的上述讀取命令被接受，以及在來自上述控制器的上述讀取命令被接受之後或是在上述等待信號根據一控制信號被設定之後，上述資料選通產生單元提供上述資料選通信號至上述控制器。
[21] 如申請專利範圍第20項所述之雙倍資料率虛擬靜態隨機存取記憶體，其中上述控制信號係根據來自上述控制器之一命令或是上述雙倍資料率虛擬靜態隨機存取記憶體的一硬體配置所決定。
[22] 一種資料讀取方法，適用於一雙倍資料率虛擬靜態隨機存取記憶體，包括：根據一時脈，經由一共同匯流排，得到來自一控制器的一第一單倍資料率資料；解碼上述第一單倍資料率資料，以得到上述雙倍資料率虛擬靜態隨機存取記憶體內一記憶體之一位址；得到儲存在上述記憶體之上述位址的資料；以及根據所得到的資料，相應於一資料選通信號，經由上述共同匯流排而提供一雙倍資料率資料至上述控制器，其中上述控制器係根據上述資料選通信號而接收上述雙倍資料率資料。
[23] 如申請專利範圍第22項所述之資料讀取方法，其中上述第一單倍資料率資料係在一命令階段中所接收，以及上述雙倍資料率資料係在一讀取資料階段中所傳送。
[24] 如申請專利範圍第22項所述之資料讀取方法，其中上述雙倍資料率資料包括分為一第一群組以及一第二群組之複數資料單元，以及上述根據所得到的資料來相應於上述資料選通信號而經由上述共同匯流排提供上述雙倍資料率資料至上述控制器之步驟更包括：相應於上述資料選通信號之一上升邊緣，提供上述第一群組之資料單元來作為上述雙倍資料率資料；以及相應於上述資料選通信號之一下降邊緣，提供上述第二群組之資料單元來作為上述雙倍資料率資料。
[25] 如申請專利範圍第22項所述之資料讀取方法，更包括：當一控制信號指示上述雙倍資料率虛擬靜態隨機存取記憶體係操作在一單倍資料率模式時，於一讀取資料階段中，根據所得到的資料，經由上述共同匯流排而相應於上述時脈來提供一第二單倍資料率資料至上述控制器；以及當上述控制信號指示上述雙倍資料率虛擬靜態隨機存取記憶體係操作在一雙倍資料率模式時，於上述讀取資料階段中，根據所得到的資料，相應於上述資料選通信號而提供上述雙倍資料率資料至上述控制器，其中上述控制器係根據上述時脈而接收上述第二單倍資料率資料。
[26] 如申請專利範圍第22項所述之資料讀取方法，更包括：提供一等待信號至上述控制器；在來自上述控制器的一讀取命令被接受之後，解除上述等待信號；以及當上述雙倍資料率資料準備好被傳送至上述控制器時，設定上述等待信號，其中上述等待信號被設為高阻抗，直到來自上述控制器的上述讀取命令被接受。
[27] 如申請專利範圍第26項所述之資料讀取方法，更包括：將上述資料選通信號設為高阻抗，直到來自上述控制器的上述讀取命令被接受；以及在來自上述控制器的上述讀取命令被接受之後或是在上述等待信號根據一控制信號被設定之後，解除上述資料選通信號。
[28] 一種控制器，適用於一雙倍資料率虛擬靜態隨機存取記憶體，包括：一單倍率處理單元，用以根據一第一資料以及一第一時脈而得到一單倍資料率資料；一雙倍率處理單元，用以根據一第二資料以及一第二時脈而得到一雙倍資料率資料，其中上述第二時脈係上述第一時脈的兩倍頻率；以及一選擇器，用以根據一控制信號，經由一共同匯流排而選擇性地提供上述單倍資料率資料以及上述雙倍資料率資料之任一者至上述雙倍資料率虛擬靜態隨機存取記憶體。
[29] 如申請專利範圍第28項所述之控制器，其中在一命令階段，上述控制信號控制上述選擇器來提供上述單倍資料率資料至上述雙倍資料率虛擬靜態隨機存取記憶體，以及在一寫入資料階段，上述控制信號控制上述選擇器來提供上述雙倍資料率資料至上述雙倍資料率虛擬靜態隨機存取記憶體。
[30] 如申請專利範圍第28項所述之控制器，其中上述第一資料包括上述雙倍資料率虛擬靜態隨機存取記憶體的一位址，以及上述第二資料包括欲寫入至上述雙倍資料率虛擬靜態隨機存取記憶體之上述位址的資料。
[31] 如申請專利範圍第28項所述之控制器，更包括：一除頻器，用以對上述第二時脈進行除頻以得到一第三時脈，並提供上述第三時脈至上述雙倍資料率虛擬靜態隨機存取記憶體，其中上述第一時脈以及上述第三時脈具有相同的頻率，其中上述雙倍資料率虛擬靜態隨機存取記憶體係根據上述第三時脈來接收上述單倍資料率資料。
[32] 如申請專利範圍第28項所述之控制器，更包括：一資料選通產生單元，當上述選擇器係提供上述雙倍資料率資料至上述雙倍資料率虛擬靜態隨機存取記憶體時，用以根據上述第二時脈而提供一資料選通信號至上述雙倍資料率虛擬靜態隨機存取記憶體，其中上述雙倍資料率虛擬靜態隨機存取記憶體係根據上述資料選通信號來接收上述雙倍資料率資料。
[33] 如申請專利範圍第32項所述之控制器，其中上述第二資料包括複數資料單元且上述複數資料單元被分為一第一群組以及一第二群組，以及上述雙倍率處理單元根據上述第二時脈而交替地提供上述第一群組與上述第二群組之資料單元來作為上述雙倍資料率資料，以便致能上述雙倍資料率虛擬靜態隨機存取記憶體，用以相應於上述資料選通信號之一上升邊緣來接收上述第一群組之資料單元，以及相應於上述資料選通信號之一下降邊緣來接收上述第二群組之資料單元。
[34] 一種存取方法，適用於寫入資料至一雙倍資料率虛擬靜態隨機存取記憶體，包括：根據一第一資料以及一第一時脈，得到一單倍資料率資料；根據一第二資料以及一第二時脈，得到一雙倍資料率資料，其中上述第二時脈係上述第一時脈的兩倍頻率；以及經由一共同匯流排，選擇性地提供上述單倍資料率資料以及上述雙倍資料率資料之任一者至上述雙倍資料率虛擬靜態隨機存取記憶體。
[35] 如申請專利範圍第34項所述之存取方法，其中經由上述共同匯流排而選擇性地提供上述單倍資料率資料以及上述雙倍資料率資料之任一者至上述雙倍資料率虛擬靜態隨機存取記憶體的步驟更包括：在一命令階段，提供上述單倍資料率資料至上述雙倍資料率虛擬靜態隨機存取記憶體；以及在一寫入資料階段，提供上述雙倍資料率資料至上述雙倍資料率虛擬靜態隨機存取記憶體。
[36] 如申請專利範圍第34項所述之存取方法，其中上述第一資料包括上述雙倍資料率虛擬靜態隨機存取記憶體的一位址，以及上述第二資料包括欲寫入至上述雙倍資料率虛擬靜態隨機存取記憶體之上述位址的資料。
[37] 如申請專利範圍第34項所述之存取方法，更包括：對上述第二時脈進行除頻以得到一第三時脈，並提供上述第三時脈至上述雙倍資料率虛擬靜態隨機存取記憶體，其中上述第一時脈以及上述第三時脈具有相同的頻率，其中上述雙倍資料率虛擬靜態隨機存取記憶體係根據上述第三時脈來接收上述單倍資料率資料。
[38] 如申請專利範圍第34項所述之存取方法，更包括：當提供上述雙倍資料率資料至上述雙倍資料率虛擬靜態隨機存取記憶體時，根據上述第二時脈而提供一資料選通信號至上述雙倍資料率虛擬靜態隨機存取記憶體，其中上述雙倍資料率虛擬靜態隨機存取記憶體係根據上述資料選通信號來接收上述雙倍資料率資料。
[39] 如申請專利範圍第38項所述之存取方法，其中上述第二資料包括複數資料單元且上述複數資料單元被分為一第一群組以及一第二群組，以及上述根據上述第二資料以及上述第二時脈而得到上述雙倍資料率資料之步驟更包括：根據上述第二時脈，交替地提供上述第一群組與上述第二群組之資料單元來作為上述雙倍資料率資料，以便致能上述雙倍資料率虛擬靜態隨機存取記憶體，用以相應於上述資料選通信號之一上升邊緣來接收上述第一群組之資料單元，以及相應於上述資料選通信號之一下降邊緣來接收上述第二群組之資料單元。
[40] 一種控制器，適用於一雙倍資料率虛擬靜態隨機存取記憶體，包括：一單倍率處理單元，用以根據一第一資料而得到一單倍資料率資料；一輸出緩衝器，用以在一命令階段，經由一共同匯流排提供上述單倍資料率資料至上述雙倍資料率虛擬靜態隨機存取記憶體；一資料選通閘控單元，用以在一讀取資料階段，對來自上述雙倍資料率虛擬靜態隨機存取記憶體之一資料選通信號進行閘控，以得到一閘控資料選通信號；以及一資料接收器，用以根據上述閘控資料選通信號而經由上述共同匯流排，接收來自上述雙倍資料率虛擬靜態隨機存取記憶體之一雙倍資料率資料，以得到一第二資料。
[41] 如申請專利範圍第40項所述之控制器，其中上述第一資料包括上述雙倍資料率虛擬靜態隨機存取記憶體的一位址，以及上述第二資料包括儲存在上述雙倍資料率虛擬靜態隨機存取記憶體之上述位址的資料。
[42] 如申請專利範圍第40項所述之控制器，更包括：一時脈產生器，用以提供一時脈信號至上述雙倍資料率虛擬靜態隨機存取記憶體，以便致能上述雙倍資料率虛擬靜態隨機存取記憶體來根據上述時脈信號接收上述單倍資料率資料。
[43] 如申請專利範圍第40項所述之控制器，其中上述第二資料包括複數資料單元且上述複數資料單元被分為一第一群組以及一第二群組，以及上述資料接收器係相應於上述資料選通信號之一上升邊緣而提供上述第一群組之資料單元至一第一先進先出緩衝器，以及相應於上述資料選通信號之一下降邊緣而提供上述第二群組之資料單元至一第二先進先出緩衝器。
[44] 如申請專利範圍第43項所述之控制器，更包括：一處理器，用以提供上述第一資料；一同步單元，用以對來自上述雙倍資料率虛擬靜態隨機存取記憶體之一等待信號進行同步，其中上述等待信號在一等待狀態期間係解除的；以及一讀取控制單元，用以根據已同步之上述等待信號而得到一就緒信號，其中上述第一先進先出緩衝器以及上述第二先進先出緩衝器係根據上述就緒信號而輸出上述第一群組與上述第二群組之資料單元至上述處理器。
[45] 一種存取方法，適用從一雙倍資料率虛擬靜態隨機存取記憶體讀取資料，包括：根據一第一資料，得到一單倍資料率資料；在一命令階段，經由一共同匯流排提供上述單倍資料率資料至上述雙倍資料率虛擬靜態隨機存取記憶體；在一讀取資料階段，對來自上述雙倍資料率虛擬靜態隨機存取記憶體之一資料選通信號進行閘控，以得到一閘控資料選通信號；以及根據上述閘控資料選通信號，經由上述共同匯流排接收來自上述雙倍資料率虛擬靜態隨機存取記憶體之一雙倍資料率資料，以得到一第二資料。
[46] 如申請專利範圍第45項所述之存取方法，其中上述第一資料包括上述雙倍資料率虛擬靜態隨機存取記憶體的一位址，以及上述第二資料包括儲存在上述雙倍資料率虛擬靜態隨機存取記憶體之上述位址的資料。
[47] 如申請專利範圍第45項所述之存取方法，更包括：提供一時脈信號至上述雙倍資料率虛擬靜態隨機存取記憶體，以便致能上述雙倍資料率虛擬靜態隨機存取記憶體來根據上述時脈信號接收上述單倍資料率資料。
[48] 如申請專利範圍第45項所述之存取方法，其中上述第二資料包括複數資料單元且上述複數資料單元被分為一第一群組以及一第二群組，以及上述根據上述閘控資料選通信號而經由上述共同匯流排接收來自上述雙倍資料率虛擬靜態隨機存取記憶體之上述雙倍資料率資料以得到上述第二資料的步驟更包括：相應於上述資料選通信號之一上升邊緣，提供上述第一群組之資料單元至一第一先進先出緩衝器；以及相應於上述資料選通信號之一下降邊緣來提供上述第二群組之資料單元至一第二先進先出緩衝器。
[49] 如申請專利範圍第48項所述之存取方法，更包括：對來自上述雙倍資料率虛擬靜態隨機存取記憶體之一等待信號進行同步，其中上述等待信號在一等待狀態期間係解除的；根據已同步之上述等待信號，得到一就緒信號；以及根據上述就緒信號，藉由上述第一先進先出緩衝器以及上述第二先進先出緩衝器來輸出上述第一群組與上述第二群組之資料單元至上述處理器。
[50] 一種操作方法，由一雙倍資料率虛擬靜態隨機存取記憶體所執行，包括：經由一共同匯流排，接收來自一控制器之一單倍資料率資料；提供一資料選通信號至上述控制器，並在接受來自上述控制器之一讀取命令之後，解除上述資料選通信號；相應於所接收之上述單倍資料率資料，經由上述共同匯流排，傳送一雙倍資料率資料至上述控制器；以及相應於所傳送之上述雙倍資料率資料，對上述資料選通信號進行雙態觸變，其中上述單倍資料率資料包括上述雙倍資料率虛擬靜態隨機存取記憶體的一位址，以及上述雙倍資料率資料包括儲存在上述雙倍資料率虛擬靜態隨機存取記憶體之上述位址的資料，以便致能上述控制器，用以根據上述資料選通信號來接收上述雙倍資料率資料。
[51] 如申請專利範圍第50項所述之操作方法，更包括：提供一等待信號至上述控制器，並在接受來自上述控制器之上述讀取命令之後，解除上述等待信號；以及當對應於上述讀取命令之上述雙倍資料率資料準備好被傳送時，設定上述等待信號。
[52] 如申請專利範圍第50項所述之操作方法，其中上述等待信號以及上述資料選通信號被設為高阻抗，直到接收來自上述控制器的上述讀取命令。
[53] 如申請專利範圍第50項所述之操作方法，更包括：接收來自上述控制器的一命令信號；接收來自上述控制器的一時脈信號；以及根據上述時脈信號，得到上述單倍資料率資料以及上述命令信號的上述讀取命令。

类似技术:

公开号 | 公开日 | 专利标题

TWI474320B|2015-02-21|雙倍資料率虛擬靜態隨機存取記憶體及其控制器、存取與操作方法、寫入與讀取方法

TW563132B|2003-11-21|Common DRAM controller supports double-data-rate and quad-data-rate memory

JP4315552B2|2009-08-19|半導体集積回路装置

US7447095B2|2008-11-04|Multi-port memory device

US7542371B2|2009-06-02|Memory controller and memory system

US7394721B1|2008-07-01|Method and apparatus for data synchronization to local clock on memory reads

US9111607B2|2015-08-18|Multiple data rate memory with read timing information

US8773928B2|2014-07-08|Command latency systems and methods

US20090254699A1|2009-10-08|Synchronous dynamic random access memory interface and method

US6898682B2|2005-05-24|Automatic READ latency calculation without software intervention for a source-synchronous interface

US6564287B1|2003-05-13|Semiconductor memory device having a fixed CAS latency and/or burst length

KR100598010B1|2006-07-06|클럭 분배기, 클럭 분배기를 포함한 시스템, 클럭 분배방법 및 클럭 분배를 이용한 데이터 읽기 및 쓰기 방법

US8593902B2|2013-11-26|Controller and access method for DDR PSRAM and operating method thereof

US7415569B2|2008-08-19|Memory including a write training block

Sreehari et al.2013|AHB DDR SDRAM enhanced memory controller

KR101869692B1|2018-06-21|데이터 출력회로

KR100976406B1|2010-08-17|플립플롭 및 그를 포함하는 반도체 메모리 장치

US20070073983A1|2007-03-29|Multi-port memory device

同族专利:

公开号 | 公开日

US20130058175A1|2013-03-07|

US8649210B2|2014-02-11|

BR102012022452A2|2014-10-29|

BR102012022452B1|2020-11-03|

CN102981776A|2013-03-20|

TWI474320B|2015-02-21|

US8705313B2|2014-04-22|

US20140043925A1|2014-02-13|

CN102981776B|2015-06-10|

引用文献:

公开号 | 申请日 | 公开日 | 申请人 | 专利标题

CN104064213A|2013-03-20|2014-09-24|联发科技股份有限公司|存储器存取方法、存储器存取控制方法及存储器控制器|

TWI622883B|2017-04-20|2018-05-01|遠東金士頓科技股份有限公司|用於控制記憶體模組之控制系統及控制方法|JP3386705B2|1997-12-25|2003-03-17|株式会社東芝|半導体記憶装置およびそのバーストアドレスカウンタ|

KR100307285B1|1999-09-02|2001-11-01|윤종용|싱글 데이터 레이트 및 더블 데이터 레이트 스킴을 갖는 버스트-타입의 고속 랜덤 액세스 메모리 장치의 어드레스 발생 및 디코딩 회로|

US6795360B2|2001-08-23|2004-09-21|Integrated Device Technology, Inc.|Fifo memory devices that support all four combinations of DDR or SDR write modes with DDR or SDR read modes|

US6996016B2|2003-09-30|2006-02-07|Infineon Technologies Ag|Echo clock on memory system having wait information|

KR100576715B1|2003-12-23|2006-05-03|한국전자통신연구원|10기가비트 이더넷 프레임 다중화/역다중화 장치|

US7401179B2|2005-01-21|2008-07-15|Infineon Technologies Ag|Integrated circuit including a memory having low initial latency|

KR100903364B1|2007-05-14|2009-06-23|주식회사 하이닉스반도체|반도체 메모리장치|

US8743634B2|2011-01-28|2014-06-03|Lsi Corporation|Generic low power strobe based system and method for interfacing memory controller and source synchronous memory|US20110280092A1|2010-05-11|2011-11-17|Qualcomm Incorporated|Multi-Bank Read/Write To Reduce Test-Time In Memories|

US9713093B2|2011-02-10|2017-07-18|Mediatek Inc.|Wireless communication device|

KR20140008745A|2012-07-11|2014-01-22|삼성전자주식회사|자기 메모리 장치|

US9754648B2|2012-10-26|2017-09-05|Micron Technology, Inc.|Apparatuses and methods for memory operations having variable latencies|

US9740485B2|2012-10-26|2017-08-22|Micron Technology, Inc.|Apparatuses and methods for memory operations having variable latencies|

US9734097B2|2013-03-15|2017-08-15|Micron Technology, Inc.|Apparatuses and methods for variable latency memory operations|

KR102044478B1|2013-04-22|2019-11-13|삼성전자주식회사|드라이버 및 이를 포함하는 메모리 컨트롤러|

CN104123247B|2013-04-27|2017-08-29|华邦电子股份有限公司|接口电路及串行接口存储器的存取模式选择方法|

US9563565B2|2013-08-14|2017-02-07|Micron Technology, Inc.|Apparatuses and methods for providing data from a buffer|

US9727493B2|2013-08-14|2017-08-08|Micron Technology, Inc.|Apparatuses and methods for providing data to a configurable storage area|

US9385724B1|2013-10-03|2016-07-05|Altera Corporation|Methods for operating configurable storage and processing blocks at double and single data rates|

US10365835B2|2014-05-28|2019-07-30|Micron Technology, Inc.|Apparatuses and methods for performing write count threshold wear leveling operations|

US10074417B2|2014-11-20|2018-09-11|Rambus Inc.|Memory systems and methods for improved power management|

CN106294224B|2015-05-13|2019-10-25|瑞昱半导体股份有限公司|存储器系统及其存储器实体接口电路|

US10186309B2|2016-06-29|2019-01-22|Samsung Electronics Co., Ltd.|Methods of operating semiconductor memory devices and semiconductor memory devices|

US10692555B2|2016-06-29|2020-06-23|Samsung Electronics Co., Ltd.|Semiconductor memory devices enabling read strobe mode and related methods of operating semiconductor memory devices|

US10789010B2|2016-08-26|2020-09-29|Intel Corporation|Double data rate command bus|

KR20180065702A|2016-12-08|2018-06-18|삼성전자주식회사|차동 데이터 스트로브 신호를 수신하는 메모리 컨트롤러 및 이를 포함하는 어플리케이션 프로세서|

US10163465B1|2017-08-18|2018-12-25|Novatek Microelectronics Corp.|Data receiver and controller for DDR memory|

KR20190077902A|2017-12-26|2019-07-04|삼성전자주식회사|동기식 및 비동기식 혼합 방식의 디지털 인터페이스를 포함하는 장치, 이를 포함하는 디지털 처리 시스템, 및 이들에 의해 수행되는 디지털 처리 방법|

US10372330B1|2018-06-28|2019-08-06|Micron Technology, Inc.|Apparatuses and methods for configurable memory array bank architectures|

US10698846B2|2018-11-07|2020-06-30|Realtek Semiconductor Corporation|DDR SDRAM physical layer interface circuit and DDR SDRAM control device|

US10643689B1|2019-04-16|2020-05-05|Winbond Electronics Corp.|Control circuit and control method for pseudo static random access memory|

CN110970067B|2019-10-29|2020-09-29|广东高云半导体科技股份有限公司|Psram控制器及其延时控制方法、fpga芯片、电子设备|

法律状态:

优先权:

申请号 | 申请日 | 专利标题

US201161531187P| true| 2011-09-06|2011-09-06||

US13/311,352|US8593902B2|2011-09-06|2011-12-05|Controller and access method for DDR PSRAM and operating method thereof|

US13/403,689|US8649210B2|2011-09-06|2012-02-23|DDR PSRAM and data writing and reading methods thereof|

[返回顶部]