台湾专利TW201312523A 半導體裝置

专利PDF首页>>台湾专利

专利附录

专利说明

权利要求

类似技术

同族专利

引用文献

法律状态

优先权

专利摘要:
本發明的一個方式的課題是減少臨界電壓的偏差的影響。對設置在電晶體的閘極與源極之間的電容元件積累電荷，然後使積累在電容元件中的電荷放電來取得該電晶體的臨界電壓，然後在使負載中流過電流的半導體裝置中，使電容元件的一方的端子的電位大於源極線的電位，而使源極線的電位小於電源線的電位及負載的陰極一側的電位。
公开号:TW201312523A
申请号:TW101127813
申请日:2012-08-01
公开日:2013-03-16
发明作者:Hajime Kimura
申请人:Semiconductor Energy Lab；
IPC主号:G09G3-00

专利说明:
半導體裝置
本發明係關於一種半導體裝置、顯示裝置、發光裝置、它們的製造方法以及它們的驅動方法。尤其是，本發明係關於一種具備由電流改變亮度的電流驅動型發光元件的顯示裝置。或者，本發明係關於一種具備該顯示裝置的電子裝置。
近年來，液晶顯示器(LCD)等平面顯示器不斷得到普及。正在對作為LCD以外的顯示器，具有由電流改變亮度的電流驅動型發光元件的有機EL元件(也稱為電致發光元件、有機發光二極體、OLED等)的顯示器(OELD)積極進行研究開發(專利文獻1)。例如，正在研討校正電晶體的臨界電壓的偏差的方法(參照專利文獻1)。
[專利文獻1]日本專利申請公開第2003-195810號公報
本發明的一個方式的課題是提出可以降低電晶體的臨界電壓的偏差的影響的結構。或者，本發明的一個方式的課題是提出可以降低電晶體的遷移率的偏差的影響的新結構。或者，本發明的一個方式的課題是提出可以降低電晶體的劣化的影響的新結構。或者，本發明的一個方式的課題是提出可以降低顯示元件的劣化的影響的新結構。或者，本發明的一個方式的課題是提出可以降低顯示不均勻的影響的新結構。或者，本發明的一個方式的課題是提出可以實現高品質的顯示的新結構。或者，本發明的一個方式的課題是提出可以使用較少的電晶體實現所希望的電路的新結構。或者，本發明的一個方式的課題是提出可以使用較少的佈線實現所希望的電路的新結構。
注意，這些課題的記載不妨礙其他課題的存在。此外，本發明的一個方式並不需要解決所有上述課題。另外，從說明書、圖式、申請專利範圍等的記載這些課題以外的課題是顯然的，而可以從說明書、圖式、申請專利範圍等的記載中抽出這些以外的課題。
本發明的一個方式是一種半導體裝置，包括：電晶體，其中閘極與第一開關的一方的端子電連接，源極和汲極中的一方與第二開關的一方的端子電連接，上述源極和汲極中的一方與第三開關的一方的端子電連接，源極和汲極中的另一方與第一開關的另一方的端子電連接，上述源極和汲極中的另一方與第四開關的一方的端子電連接；電容元件，其中一方的電極與電晶體的閘極電連接，另一方的電極與第三開關的另一方的端子電連接，上述另一方的電極與第五開關的一方的端子電連接；一方的電極與電晶體的源極和汲極中的一方電連接的負載；與第二開關的另一方的端子電連接的第一佈線；與第四開關的另一方的端子電連接的第二佈線；與負載的另一方的電極電連接的第三佈線；以及與第五開關的另一方的端子電連接的第四佈線，其中，第一佈線與具有能夠供應第一電位的功能的電路電連接，第二佈線與具有能夠供應第二電位的功能的電路電連接，第三佈線與具有能夠供應第三電位的功能的電路電連接，第四佈線與具有能夠供應第四電位的功能的電路電連接，第一電位比第三電位小，第二電位比第三電位大，並且，第四電位比第一電位大。
本發明的一個方式是一種半導體裝置，包括：電晶體，其中閘極與第一開關的一方的端子電連接，源極和汲極中的一方與第二開關的一方的端子電連接，上述源極和汲極中的一方與第三開關的一方的端子電連接，源極和汲極中的另一方與第一開關的另一方的端子電連接，上述源極和汲極中的另一方與第四開關的一方的端子電連接；電容元件，其中一方的電極與電晶體的閘極電連接，另一方的電極與第三開關的另一方的端子電連接，上述另一方的電極與第五開關的一方的端子電連接；一方的電極與電晶體的源極和汲極中的一方電連接的負載；與第二開關的另一方的端子電連接的第一佈線；與第四開關的另一方的端子電連接的第二佈線；以及與負載的另一方的電極連接，且與第五開關的另一方的端子電連接的第三佈線，其中，第一佈線與具有能夠供應第一電位的功能的電路電連接，第二佈線與具有能夠供應第二電位的功能的電路電連接，第三佈線與具有能夠供應第三電位的功能的電路電連接，第一電位比第三電位小，並且，第二電位比第三電位大。
本發明的一個方式是一種半導體裝置，包括：電晶體，其中閘極與第一開關的一方的端子電連接，源極和汲極中的一方與第二開關的一方的端子電連接，上述源極和汲極中的一方與第三開關的一方的端子電連接，源極和汲極中的另一方與第一開關的另一方的端子電連接，上述源極和汲極中的另一方與第四開關的一方的端子電連接；電容元件，其中一方的電極與電晶體的閘極電連接，另一方的電極與第三開關的另一方的端子電連接，上述另一方的電極與第五開關的一方的端子電連接；與第二開關的另一方的端子電連接的第一佈線；與第四開關的另一方的端子電連接，且與第五開關的另一方的端子電連接的第二佈線；一方的電極與電晶體的源極和汲極中的一方電連接的負載；以及與負載的另一方的電極電連接的第三佈線，其中，第一佈線與具有能夠供應第一電位的功能的電路電連接，第二佈線與具有能夠供應第二電位的功能的電路電連接，第三佈線與具有能夠供應第三電位的功能的電路電連接，第一電位比第三電位小，並且，第二電位比第三電位大。
本發明的一個方式是一種半導體裝置，包括：電晶體，其中閘極與第一開關的一方的端子電連接，源極和汲極中的一方與第二開關的一方的端子電連接，上述源極和汲極中的一方與第三開關的一方的端子電連接，源極和汲極中的另一方與第一開關的另一方的端子電連接，上述源極和汲極中的另一方與第四開關的一方的端子電連接；電容元件，其中一方的電極與電晶體的閘極電連接，另一方的電極與第三開關的另一方的端子電連接，上述另一方的電極與第五開關的一方的端子電連接；一方的電極與電晶體的源極和汲極中的一方電連接的負載；與第二開關的另一方的端子電連接的第一佈線；與第四開關的另一方的端子電連接的第二佈線；與負載的另一方的電極電連接的第三佈線；以及與第五開關的另一方的端子電連接的第四佈線，其中，第一佈線與具有能夠供應第一電位的功能的電路電連接，第二佈線與具有能夠供應第二電位的功能的電路電連接，第三佈線與具有能夠供應第三電位的功能的電路電連接，第四佈線與具有能夠控制第一開關至第四開關的功能的電路電連接，第一電位比第三電位小，並且，第二電位比第三電位大。
在本發明的一個方式的半導體裝置中，較佳的是第一開關至第五開關是電晶體。
在本發明的一個方式的半導體裝置中，較佳的是所有電晶體都具有相同的導電型。
在本發明的一個方式的半導體裝置中，較佳地包括一方的端子與電晶體的源極和汲極中的一方電連接，且另一方的端子與負載的一方的電極電連接的第六開關。
在本發明的一個方式的半導體裝置中，較佳的是電晶體的源極和汲極中的另一方與第七開關的一方的端子電連接，第七開關的另一方的端子與第五佈線電連接，第五佈線與具有能夠供應第五電位的功能的電路電連接，第五電位比第三電位大。
在本發明的一個方式的半導體裝置中，較佳的是負載是具有整流特性的顯示元件。
本發明的一個方式可以降低電晶體的臨界電壓的偏差的影響。或者，本發明的一個方式可以降低電晶體的遷移率的偏差的影響。或者，本發明的一個方式可以降低電晶體的劣化的影響。或者，本發明的一個方式可以降低顯示元件的劣化的影響。或者，本發明的一個方式可以降低顯示不均勻。或者，本發明的一個方式可以實現高品質的顯示。或者，本發明的一個方式可以使用較少的電晶體實現所希望的電路。或者，本發明的一個方式可以使用較少的佈線實現所希望的電路。或者，本發明的一個方式可以藉由較少的製程製造。
下面，參照圖式對本發明的實施方式進行詳細說明。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是本發明在不脫離其宗旨及其範圍的條件下，其方式及詳細內容可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定於以下所示的實施方式的記載內容中。注意，在以下說明的結構中，在不同的圖式之間共同使用同一元件符號來表示同一部分或具有同一功能的部分，而省略其重複說明。
此外，在某一個實施方式中說明的內容(也可以是其一部分的內容)對於在該實施方式中說明的其他內容(也可以是其一部分的內容)和/或在一個或多個其他實施方式中說明的內容(也可以是其一部分的內容)可以進行應用、組合或置換等。
另外，可以將在某一個實施方式中說明的圖式(也可以是其一部分)的結構與該圖式的其他部分的結構、在該實施方式中說明的其他圖式(也可以是其一部分)的結構和/或在一個或多個其他實施方式中說明的圖式(也可以是其一部分)的結構組合。
注意，在圖式中，大小、厚度或區域有時為了明確起見而被誇大。因此，本發明的實施方式的一個方式並不限於其尺寸。或者，在圖式中，示意性地示出理想例子。因此，本發明的實施方式的一個方式不侷限於圖式中所示的形狀等。例如，可以包括製造技術所引起的形狀偏差、誤差所引起的形狀偏差。
此外，當明確地記載“X和Y連接”時，包括如下情況：X和Y電連接；X和Y在功能上連接；以及X和Y直接連接。在此，X和Y為目標物(例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等)。因此，還包括圖式或文章所示的連接關係以外的連接關係，而不侷限於規定的連接關係例如圖式或文章所示的連接關係。
作為X和Y電連接的情況的一個例子，可以在X和Y之間連接一個以上的能夠電連接X和Y的元件(例如開關、電晶體、電容元件、電感器、電阻元件、二極體、顯示元件、發光元件、負載等)。此外，開關具有控制導通或截止的功能。換言之，開關具有其成為導通狀態或非導通狀態而控制是否使電流流過的功能。或者，開關具有選擇使電流流過的路徑而切換的功能，例如，具有如下功能，即選擇使路徑1中流過電流還是使路徑2中流過電流而切換。
作為X和Y在功能上連接的情況的一個例子，可以在X和Y之間連接一個以上的能夠在功能上連接X和Y的電路(例如，邏輯電路(反相器、NAND電路、NOR電路等)、信號轉換電路(DA轉換電路、AD轉換電路、γ(伽馬)校正電路等)、電位電平轉換電路(電源電路(升壓電路、降壓電路等)、改變信號的電位電平的電位轉移器電路等)、電壓源、電流源、切換電路、放大電路(能夠增大信號振幅或電流量等的電路、運算放大器、差動放大電路、源極跟隨電路、緩衝器電路等)、信號產生電路、儲存電路、控制電路等)。另外，例如，即使在X和Y之間夾有其他電路，在從X輸出的信號傳送到Y的情況下也可以說X和Y在功能上連接。
此外，當明確地記載“X和Y連接”時，包括如下情況：X和Y電連接；X和Y在功能上連接；以及X和Y直接連接。換言之，在明確地記載“電連接”的情況下，與簡單地明確記載“連接”的情況相同。
此外，在將在電路圖上獨立的結構要素圖示為它們彼此電連接的情況下，在實際上也有時有一個導電層具有如佈線及電極那樣多個結構要素的功能的情況，例如佈線的一部分還用作電極的情況等。在本說明書中的“電連接”的範疇內包括這種一個導電層兼具有多個構成要素的功能的情況。
另外，有時即使不指定有源元件(電晶體、二極體等)、無源元件(電容元件、電阻元件等)等所具有的所有元件的連接位置，所屬技術領域的普通技術人員也能夠構成發明的一個方式。尤其是可考慮在作為端子的連接位置有多個部分的情況下，該端子的連接位置不限於特定的部分。因此，有時藉由僅指定有源元件(電晶體、二極體等)、無源元件(電容元件、電阻元件等)等所具有的一部分的端子的連接位置，能夠構成發明的一個方式。
另外，藉由至少指定某個電路的連接位置，有時所屬技術領域的普通技術人員能夠指定發明。或者，藉由至少指定某個電路的功能，有時所屬技術領域的普通技術人員能夠指定發明。因此，藉由至少指定某個電路的連接位置而不指定功能，該電路是作為本發明的一個方式公開的，所以可以構成發明的一個方式。或者，藉由至少指定某個電路的功能而不指定連接位置，該電路是作為本發明的一個方式公開的，所以可以構成發明的一個方式。
此外，各種各樣的人可以實施本說明書等所記載的發明。但是，有時不同的人實施該發明。例如，關於收發系統，A公司製造銷售發送器，而B公司製造銷售接收器。作為另一個例子，關於具有TFT及發光元件的發光裝置，A公司製造銷售形成有TFT的半導體裝置。而且，B公司購買該半導體裝置，在該半導體裝置中形成發光元件，而完成發光裝置。
在此情況下，可以構成可對A公司和B公司中的任一公司主張侵犯專利的發明的一個方式。因此，可對A公司或B公司主張侵犯專利的發明的一個方式明確，從而可以判斷在本說明書中記載有該發明的一個方式。例如，關於收發系統，只有發送器可以構成發明的一個方式，只有接收器可以構成發明的一個方式，這些發明的一個方式明確，從而可以判斷在本說明書中記載有這些發明的一個方式。作為另一個例子，關於具有TFT及發光元件的發光裝置，只有形成有TFT的半導體裝置可以構成發明的一個方式，具有TFT及發光元件的發光裝置可以構成發明的一個方式，這些發明的一個方式明確，從而可以判斷在本說明書中記載有這些發明的一個方式。
另外，關於在說明書中的圖式或文章中不規定的內容，本發明可以是規定了該內容除外的發明。或者，在關於某個值記載有用上限值及下限值等所示的數值範圍的情況下，任意地縮小該範圍或該範圍的一個點除外，由此可以以該範圍的一部分除外的方式規定發明。由此，例如可以規定本發明不包括現有技術。
作為具體例子，記載有在某個電路中使用第一至第五電晶體的電路圖。在此情況下，可以在發明中規定該電路沒有第六電晶體。或者，可以規定該電路沒有電容元件。再者，可以在發明中規定該電路沒有具有某個特定的連接結構的第六電晶體。或者，可以規定某個電路沒有具有某個特定的連接結構的電容元件而構成發明。例如，可以在發明中規定沒有閘極與第三電晶體的閘極連接的第六電晶體。或者，可以在發明中規定沒有第一電極與第三電晶體的閘極連接的電容元件。
作為另一個具體例子，關於某個值例如記載“某個電壓較佳為3V以上且10V以下”。在此情況下，例如，可以在發明中規定某個電壓為-2V以上且1V以下的情況除外。或者，例如，可以在發明中規定某個電壓為13V以上的情況除外。此外，例如，也可以在發明中規定該電壓為5V以上且8V以下。另外，例如，也可以在發明中規定該電壓為9V左右。此外，例如，可以在發明中規定該電壓為3V以上且10V以下，且9V除外。
作為另一個具體例子，例如，記載有“某個電壓較佳為10V”。在此情況下，例如，可以在發明中規定某個電壓為-2V以上且1V以下的情況除外。或者，例如，可以在發明中規定某個電壓為13V以上的情況除外。
作為另一個具體例子，例如，記載有“某個膜是絕緣膜”。在此情況下，例如，可以在發明中規定該絕緣膜是有機絕緣膜的情況除外。或者，例如，可以在發明中規定該絕緣膜是無機絕緣膜的情況除外。
作為另一個具體例子，關於某個疊層結構，例如，記載有“在A與B之間設置有某個膜”。在此情況下，例如，可以在發明中規定該膜是四層以上的疊層膜的情況除外。或者，例如，可以在發明中規定在A與該膜之間設置有導電膜的情況除外。實施方式1
本發明的一個方式所說明的電路、半導體裝置、顯示裝置或發光裝置例如可以用於具有發光元件的像素電路。但是，除了像素電路以外，還可以用於用作使負載中流過電流的電流源的電路。於是，在本實施方式中，說明使負載中流過電流的電路的一個例子，接著說明負載是發光元件時的像素的電路構成的一個例子。
首先，在圖1A中示出本發明的一個方式的電路結構。電路10例如至少具有電源線的功能。因此，例如，電路10具有即使施加到電路10的兩端的電壓的大小變化，也供應一定的電流的功能。或者，例如，電路10具有即使改變負載17的電位，也對負載17供應一定的電流的功能。
另外，作為與電流源不同的電源有電壓源。電壓源具有即使在與其連接的電路中流過的電流變化，也供應一定的電壓的功能。因此，電壓源和電流源都具有同樣的功能，但是它們的功能的不同之處在於即使有什麼變化也就供應一定的什麼。電流源具有即使兩端的電壓變化也供應一定的電流的功能，而電壓源具有即使電流變化也供應一定的電壓的功能。
圖1A所示的電路結構具有電路，該電路為了校正因電晶體的臨界電壓的偏差等導致的電流特性的偏差，用來使保持在電晶體的閘極中的電荷放電。實際上，該電路具有如下那樣的電路的連接關係，藉由控制設置在佈線之間的多個開關的導通/截止，可以校正電晶體的電流特性的偏差。
在圖1A中，電路10例如具有開關12、開關13、開關14、開關15、開關16、電容元件18、電晶體11。電晶體11能夠使電路10用作電流源。此外，電路10與負載17、佈線19、佈線21及佈線22連接，負載17與佈線20連接。另外，在本實施方式中，能夠使電路10用作電流源的電晶體11例如是n通道型電晶體進行說明。
此外，在圖1A中示出將與電路10連接的負載17、佈線19、佈線20、佈線21及佈線22設置在電路10的外部。但是，實際上佈線及負載與電路10的邊界藉由佈線電連接，也可以說明電路10包括各佈線及/或負載的情況。
接著，說明電路10的各結構要素的連接結構。
電晶體11的閘極與電容元件18的一方的電極(端子)及開關13的一方的端子連接。電晶體11的第一端子(源極或汲極。例如源極)與開關12的一方的端子及開關15的一方的端子連接。電晶體11的第二端子(源極或汲極。例如汲極)與開關13的另一方的端子及開關16的一方的端子連接。
電容元件18的一方的電極與開關13的一方的端子及電晶體11的閘極連接。電容元件18的另一方的電極與開關15的另一方的端子及開關14的一方的端子連接。
負載17的一方的端子與電晶體11的第一端子、開關15的一方的端子及開關12的一方的端子連接。負載17的另一方的端子與佈線20連接。
開關12的另一方的端子與佈線19連接。
開關16的另一方的端子與佈線21連接。
開關14的另一方的端子與佈線22連接。
此外，在本說明書中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置，有時發光裝置、顯示裝置、半導體電路及電子裝置包括在半導體裝置的一個例子的範疇內。
此外，在本說明書中，作為負載，例如舉出具有整流性的物體、具有電容性的物體、具有電阻性的物體、具有開關的電路、像素電路等。例如，具有整流性的元件具有根據所施加的偏置方向而電阻值不同的電流電壓特性，並具有只在一個方向上幾乎所有的電流都流過的電特性。在圖1A的電路結構中，例如，負載17設置為從電晶體11向佈線20電流流過。
或者，作為負載17的另一個例子，具有顯示元件(液晶元件)、發光元件(EL元件等)或顯示元件及發光元件的一部分(例如，像素電極、陽極電極、陰極電極)等。
此外，在圖1A中，當負載17是發光元件時，電路10相當於像素。圖28示出圖1A的負載17是發光元件且電路10是像素時的電路圖。在圖28中，像素100具有開關102、開關103、開關104、開關105、開關106、發光元件107、電容元件108、電晶體101。電晶體101能夠使電路用作電流源。此外，像素100與佈線109、佈線110、佈線111及佈線112連接。
此外，圖28所示的開關102、開關103、開關104、開關105、開關106相當於圖1A所示的開關12、開關13、開關14、開關15、開關16。另外，圖28所示的電容元件108、電晶體101、佈線109、佈線110、佈線111及佈線112相當於圖1A所示的電容元件18、電晶體11、佈線19、佈線20、佈線21及佈線22。
注意，在本說明書中像素相當於能夠控制一個色彩單元(例如，R(紅色)、G(綠色)、B(藍色)中任一種)的亮度的顯示單位。因此，當採用彩色顯示裝置時，彩色影像的最小顯示單位由R的像素、G的像素和B的像素的三種像素構成。但是，用來顯示彩色影像的色彩單元不侷限於三種顏色，而也可以是三種以上的顏色或RGB以外的顏色。
另外，電晶體是具有閘極、汲極和源極的至少三個端子的元件。在汲極(汲極端子、汲極區或汲極電極)和源極(源極端子、源極區或源極電極)之間具有通道區，藉由汲極、通道區、源極能夠使電流流過。在此，因為源極和汲極根據電晶體的結構或工作條件等而更換，所以很難限定哪個是源極哪個是汲極。因此，在本檔(說明書、申請專利範圍或圖式等)中，有時不將用作源極和汲極的區域稱為源極或汲極。在此情況下，例如，有時將它們分別表示為第一端子、第二端子。或者，有時將它們分別表示為第一電極、第二電極。或者，有時將它們分別表示為第一區、第二區。或者，有時將它們表示為源極區、汲極區。
另外，第一、第二、第三等詞句是用來區分描述各種因素、構件、領域、層、區域的詞句。因此，第一、第二、第三等詞句不是限定因素、構件、領域、層、區域等的個數的詞句。再者，例如，可以用“第二”或“第三”等替換“第一”。
另外，開關是具有切換端子間的導通狀態(ON)和非導通狀態(OFF)而工作的功能，並具有控制是否使電流流過的功能的元件。作為開關的一個例子，可以使用電開關或機械開關等。例如，使用如電晶體、二極體、數位微鏡裝置(DMD)那樣，利用MEMS(微電子機械系統)技術的開關等構成即可。此外，開關也可以是組合電晶體的邏輯電路。在將電晶體用作開關的情況下，對該電晶體的極性(導電型)沒有特別限制。但是，最好使用截止電流較小的電晶體，較佳地採用根據輸入電位適當地使用電晶體的極性的結構。
作為截止電流較小的電晶體，有具有LDD區的電晶體、具有多閘極結構的電晶體或作為半導體層使用氧化物半導體的電晶體等。此外，在組合電晶體將其用作開關的情況下，開關可以是使用n通道型和p通道型兩者的互補型開關。藉由使用互補型開關，即使輸入到開關的電位與輸出電位相比相對變化，互補型開關也可以適當地工作。
另外，當使用電晶體作為開關時，開關有時具有輸入端子(源極和汲極中的一方)、輸出端子(源極和汲極中的另一方)以及控制導通的端子(閘極)。另一方面，當使用二極體作為開關時，該開關有時沒有用來控制導通的端子。因此，與使用電晶體作為開關的情況相比，藉由使用二極體作為開關可以減少用來控制端子的佈線。
另外，作為電晶體的一個例子，可以應用在通道上下配置有閘極電極的結構的電晶體。藉由採用在通道上下配置有閘極電極的結構，成為多個電晶體如以串聯的方式連接的電路結構。因此，通道區增加，所以可以增大電流值。或者，藉由採用在通道上下配置有閘極電極的結構，容易產生耗盡層，因此可以改善S值。
另外，作為電晶體的一個例子，可以採用具有源極電極、汲極電極重疊於通道區(或其一部分)的結構的電晶體。藉由採用源極電極、汲極電極重疊於通道區(或其一部分)的結構，可以防止因電荷聚集在通道區的一部分中而導致的工作不穩定。
此外，電容元件18例如採用由佈線、半導體層或電極等夾有絕緣膜的結構即可。電容元件18具有能夠保持對應於電晶體11的特性的電壓(例如，對應於臨界電壓的電壓、對應於遷移率的電壓等)的功能。或者，電容元件18具有能夠保持對應於供應到負載17的電流的大小的電壓(例如，Vsig、影像信號等)的功能。
此外，佈線19如圖1B所示至少與具有供應Vsig的功能的電路23連接。作為電路23的例子，有源極驅動(信號線驅動電路)等。因此，佈線19具有能夠傳送Vsig或能夠供應Vsig的功能。或者，對佈線19例如有時供應預充電信號等。
Vsig例如是用來控制在負載17中流過的電流的大小的信號。例如，Vsig相當於影像信號。因此，根據要供應到負載17的電流的大小所供應的電位不同。例如，當供應到負載17的電流為一定值時，Vsig是一定電位的信號，若供應到負載17的電流不是一定值，則Vsig是隨著時間根據供應到負載17的電流的大小變化的電位的信號。
另外，佈線20如圖1B所示至少與具有供應Vcat的功能的電路24連接。作為電路24的例子，有電源電路等。因此，佈線20具有能夠傳送Vcat或能夠供應Vcat的功能。此外，較佳的是對佈線20供應一定電位。注意，在本發明的實施方式的一個方式不侷限於此，也可以供應不是一定電位例如脈衝信號。
Vcat是如下電位，即在使負載17中流過電流的期間，例如被設定為從負載17的第一電極一側向第二電極一側電流流過。
此外，佈線21如圖1B所示至少與具有供應電位VDD的功能的電路25連接。作為電路25的例子，有電源電路等。因此，佈線21具有能夠傳送電位VDD或能夠供應電位VDD的功能。或者，佈線21具有能夠對電晶體11供應電流的功能。或者，佈線21具有能夠對負載17供應電流的功能。或者，有時對佈線21例如供應用來使負載17成為反偏壓狀態的電位或有時對佈線21供應用來供應到電容元件18的電位。此外，較佳的是對佈線21供應一定電位。注意，在本發明的實施方式的一個方式不侷限於此，也可以供應不是一定電位例如脈衝信號。
電位VDD是被設定為藉由電晶體11從負載17的第一電極一側向第二電極一側電流流過的電位。由此，作為一個例子，電位VDD高於Vcat。
此外，佈線22如圖1B所示至少與具有供應電位V1的功能的電路26連接。作為電路26的例子，有電源電路等。因此，佈線22具有能夠傳送電位V1或能夠供應電位V1的功能。或者，佈線22具有能夠對電容元件18的另一方的電極供應電荷的功能。或者，佈線22具有能夠將電容元件18的另一方的電極的電位固定為電位V1的功能。此外，較佳的是對佈線22供應一定電位。注意，在本發明的實施方式的一個方式不侷限於此，也可以供應不是一定電位例如脈衝信號。
電位V1是被設定為當使負載17中流過電流時電晶體11正常工作的電位。例如，較佳的是電晶體11工作在飽和區。由此，較佳的是電位V1高於Vsig，但是本發明的實施方式的一個方式不侷限於此。作為一個例子，電位V1可以為Vcat或電位VDD。藉由將電位V1的值設定為Vcat或電位VDD可以減少所需要的電位的個數，因此可以減少電源電路的個數。
另外，當在電晶體11中電流流過時，電晶體11為了作為電流源精確地工作，較佳的是工作在飽和區。注意，本發明的實施方式的一個方式不侷限於此，當在電晶體11中電流流過時，可以使電晶體11工作在線性區。
另外，作為圖1A的開關12、開關13、開關14、開關15及開關16例如可以應用電晶體。因此，圖2A示出作為開關12、開關13、開關14、開關15及開關16例如應用n通道型電晶體的情況。注意，使用同一元件符號表示與圖1A的結構相同的部分，省略其說明。如圖2A所示，藉由所有電晶體都具有同一極性，可以實現較少的製程數的製造。因此，可以減少製造成本。此外，作為開關12、開關13、開關14、開關15和開關16中的至少一個可以應用p通道型電晶體。例如，由於電晶體16T以高電位工作，所以作為電晶體16T應用p通道型電晶體是較佳的。或者，為了減少掃描線的個數，應用p通道型電晶體是較佳的。
在圖2A中，電晶體12T相當於開關12。電晶體13T相當於開關13。電晶體14T相當於開關14。電晶體15T相當於開關15。電晶體16T相當於開關16。
電晶體12T的閘極與佈線31連接，第一端子與電晶體11的第一端子、電晶體15T的第一端子及負載17的一方的電極連接，第二端子與佈線19連接。因此，當佈線31的電位為H位準時電晶體12T成為導通狀態，當佈線31的電位為L位準時，電晶體12T成為非導通狀態。
此外，電晶體13T的閘極與佈線32連接，第一端子與電晶體11的閘極及電容元件18的一方的電極連接，第二端子與電晶體16T的第一端子及電晶體11的第二端子連接。因此，當佈線32的電位為H位準時電晶體13T成為導通狀態，當佈線32的電位為L位準時電晶體13T成為非導通狀態。
此外，電晶體14T的閘極與佈線33連接，第一端子與電晶體15T的第二端子及電容元件18的另一方的電極連接，第二端子與佈線22連接。因此，當佈線33的電位為H位準時電晶體14T成為導通狀態，當佈線33的電位為L位準時電晶體14T成為非導通狀態。
此外，電晶體15T的閘極與佈線34連接，第一端子與電晶體11的第一端子、電晶體12T的第一端子及負載17的第一電極連接，第二端子與電晶體14T的第一端子及電容元件18的另一方的電極連接。因此，當佈線34的電位為H位準時電晶體15T成為導通狀態，當佈線34的電位為L位準時電晶體15T成為非導通狀態。
此外，電晶體16T的閘極與佈線35連接，第一端子與電晶體11的第二端子及電晶體13T的第二端子連接，第二端子與佈線21連接。因此，當佈線35的電位為H位準時電晶體16T成為導通狀態，當佈線35的電位為L位準時電晶體16T成為非導通狀態。
另外，作為一個例子，佈線31與電路27A連接，佈線32與電路27B連接，佈線33與電路27C連接，佈線34與電路27D連接，佈線35與電路27E連接。電路27A至電路27E例如至少具有供應H位準或L位準的信號的功能。此外，電路27A至電路27E既可以是獨立的電路，又可以將幾個電路組合為一個電路。作為電路27A至電路27E的例子，有閘極驅動(掃描線驅動電路)等。因此，佈線31具有能夠傳送H位準或L位準的信號的功能或能夠供應H位準或L位準的信號的功能。或者，佈線31具有能夠控制開關12或電晶體12T的導通狀態的功能。佈線32具有能夠控制開關13或電晶體13T的導通狀態的功能。佈線33具有能夠控制開關14或電晶體14T的導通狀態的功能。佈線34具有能夠控制開關15或電晶體15T的導通狀態的功能。佈線35具有能夠控制開關16或電晶體16T的導通狀態的功能。
另外，佈線31、佈線32、佈線33、佈線34、佈線35分別可以是獨立的佈線。注意，本發明的實施方式的一個方式不侷限於此，可以將多個佈線組合為一個佈線。由此，可以用較少的佈線構成電路。
例如，可以將佈線31與佈線32組合為一個佈線。因此，可以將佈線31和佈線32連接而成一個佈線。此時，電晶體12T和電晶體13T較佳地具有同一極性。圖58示出此時的電路圖。
例如，可以將佈線32與佈線33組合為一個佈線。因此，可以將佈線32和佈線33連接而成一個佈線。此時，電晶體13T和電晶體14T較佳地具有同一極性。圖59示出此時的電路圖。
另外，也可以將佈線31與佈線33組合為一個佈線。此時，電晶體12T和電晶體14T較佳地具有同一極性。圖60示出此時的電路圖。
另外，也可以將佈線31、佈線32和佈線33組合為一個佈線。此時，電晶體12T、電晶體13T和電晶體14T較佳地具有同一極性。圖61示出此時的電路圖。
另外，也可以將佈線34與佈線31組合為一個佈線。此時，電晶體15T和電晶體12T較佳具有彼此相反的極性。圖64示出此時的電路圖。
另外，也可以將佈線34與佈線32組合為一個佈線。此時，電晶體15T和電晶體13T較佳地具有彼此相反的極性。圖65示出此時的電路圖。
另外，也可以將佈線34與佈線33組合為一個佈線。此時，電晶體15T和電晶體14T較佳地具有彼此相反的極性。圖66示出此時的電路圖。
另外，也可以將佈線34與佈線31及佈線32組合為一個佈線。此時，較佳的是電晶體15T的極性與電晶體12T及電晶體13T的極性相反。圖67示出將佈線34與佈線31及佈線32組合為一個佈線時的電路圖。
另外，也可以將佈線34與佈線31及佈線33組合為一個佈線。此時，較佳的是電晶體15T的極性與電晶體12T及電晶體14T的極性相反。圖68示出將佈線34與佈線31及佈線33組合為一個佈線時的電路圖。
另外，也可以將佈線34與佈線32及佈線33組合為一個佈線。此時，較佳的是電晶體15T的極性與電晶體13T及電晶體14T的極性相反。圖69示出將佈線34與佈線32及佈線33組合為一個佈線時的電路圖。
另外，也可以將佈線34與佈線31、佈線32及佈線33組合為一個佈線。此時，較佳的是電晶體15T的極性與電晶體12T、電晶體13T及電晶體14T的極性相反。圖70示出將佈線34與佈線31、佈線32及佈線33組合為一個佈線時的電路圖。
此外，電晶體11當電流流過時在很多情況下工作在飽和區。因此，較佳的是使電晶體11的通道長度或閘極長度比電晶體12T、電晶體13T、電晶體14T、電晶體15T、電晶體16T長。藉由使通道長度或閘極長度長，飽和區中的特性平坦，從而可以降低扭結效應(kink effect)。注意，本發明的實施方式的一個方式不侷限於此。
此外，電晶體11當電流流過時在很多情況下工作在飽和區。因此，較佳的是使電晶體11的通道寬度或閘極寬度比電晶體12T、電晶體13T、電晶體14T、電晶體15T、電晶體16T寬。藉由使通道寬度或閘極寬度寬，即使在飽和區中電晶體11工作時也可以使較多電流流過。注意，本發明的實施方式的一個方式不侷限於此。
此外，圖29示出當圖28所示的將電路10用作像素100時具有該像素100的顯示裝置的塊圖的一個例子。
顯示裝置例如具有信號線驅動電路201、掃描線驅動電路202A、掃描線驅動電路202B、掃描線驅動電路202C、掃描線驅動電路202D、掃描線驅動電路202E及像素區203。在像素區203中設置有從信號線驅動電路201在列方向上延伸設置的多個信號線S1至Sn。此外，在像素區203中設置有從掃描線驅動電路202A在行方向上延伸設置的掃描線Ga1至Gam。此外，在像素區203中設置有從掃描線驅動電路202B在行方向上延伸設置的多個掃描線Gb1至Gbm。此外，在像素區203中設置有從掃描線驅動電路202C在行方向上延伸設置的多個掃描線Gc1至Gcm。此外，在像素區203中設置有從掃描線驅動電路202D在行方向上延伸設置的多個掃描線Gd1至Gdm。另外，在像素區203中設置有從掃描線驅動電路202E在行方向上延伸設置的多個掃描線Ge1至Gem。另外，在像素區203中設置有配置為矩陣狀的多個像素100。此外，像素區203具有與信號線S1至Sn平行的電源線P1至Pn、L1至Ln。各像素100分別與信號線Sj(信號線S1至Sn中的任一個)、掃描線Gai(掃描線Ga1至Gam中的任一個)、掃描線Gbi(掃描線Gb1至Gbm中的任一個)、掃描線Gci(掃描線Gc1至Gcm中的任一個)、掃描線Gdi(掃描線Gd1至Gdm中的任一個)、掃描線Gei(掃描線Ge1至Gem中的任一個)、電源線Pj(電源線P1至Pn中的任一個)及電源線Lj(電源線L1至Ln中的任一個)連接。
此外，掃描線Gai相當於圖2A的佈線31。掃描線Gbj相當於圖2A的佈線32。掃描線Gcj相當於圖2A的佈線33。掃描線Gdj相當於圖2A的佈線34。掃描線Gej相當於圖2A的佈線35。信號線Sj相當於圖2A的佈線19。電源線Pj相當於圖2A的佈線21。電源線Lj相當於圖2A的佈線22。此外，圖29未圖示，而在各像素中設置有各像素共同的陰極線，該陰極線相當於圖2A的佈線20。
另外，將左右相鄰的像素分別具有的電源線Pj組合在一起，例如每兩個像素具有一個電源線，而減少電源線的個數。而且，將左右相鄰的像素分別具有的電源線Lj組合在一起，例如每兩個像素具有一個電源線，而減少電源線的個數。
另外，電源線Pj也可以延伸在行方向上並與掃描線Gai等平行配置。此時，將上下相鄰的像素分別具有的電源線Pj組合在一起，例如每兩個像素具有一個電源線，而減少電源線的個數。而且，電源線Lj也可以延伸在行方向上並與掃描線Gai等平行配置。此時，將上下相鄰的像素分別具有的電源線Lj組合在一起，例如每兩個像素具有一個電源線，而減少電源線的個數。
此外，在圖2A中，當負載17是發光元件時，電路10相當於像素。圖25示出圖2A的負載17是發光元件且電路10是像素時的電路圖。在圖25中，像素100具有電晶體102T、電晶體103T、電晶體104T、電晶體105T、電晶體106T、發光元件107、電容元件108、電晶體101。電晶體101能夠使電路用作電流源。此外，像素100與佈線109、佈線110、佈線111及佈線112連接。此外，電晶體102T至電晶體106T的閘極與佈線131至佈線135連接，該佈線131至佈線135藉由H位準的電位或L位準的電位被供應來控制導通狀態或非導通狀態並用作掃描線。
另外，圖25所示的電晶體102T、電晶體103T、電晶體104T、電晶體105T、電晶體106T相當於圖2A所示的電晶體12T、電晶體13T、電晶體14T、電晶體15T、電晶體16T。此外，圖25所示的電容元件108、電晶體101、佈線109、佈線110、佈線111及佈線112相當於圖2A所示的電容元件18、電晶體11、佈線19、佈線20、佈線21及佈線22。另外，圖25所示的佈線131至佈線135相當於圖2A所示的佈線31至佈線35。
另外，在將上述圖58至圖61及圖64至圖70所示的多個佈線組合為一個佈線的結構中，可以減少用作連接於像素的掃描線的佈線數量。
舉出具體例子說明，在圖60所示的將佈線31與佈線33組合為一個佈線的結構中，與圖25同樣地示出負載17是發光元件的情況，成為圖62A那樣的電路結構。在圖62A中示出將圖25中的佈線131與佈線135組合為一個佈線131的結構。
另外，在圖62B中示出簡化了圖25所示的像素結構的圖。在圖62B中示出連接於像素100的佈線及像素的各端子的對應關係。
在此，當在如圖62A那樣的電路結構中將像素100配置為矩陣狀時，可以使各佈線和像素的對應關係與圖62B所示的該對應關係同樣，而可以獲得如圖63A那樣的電路結構。當採用圖63A的電路結構時，由於縮減佈線135，可以縮減設置像素的區域中的佈線所占的面積。另外，圖63A所示的電路127A是具有與圖2A所說明的電路27A同樣的功能的電路。
此外，在設置有像素的區域之外也可以使圖63A所說明的佈線共同化。明確而言，如圖63B所示，將連接於電路127A的佈線引導至像素之前分離，可以採用各像素分別與該佈線連接的結構。藉由採用該結構，可以減少電路127A的輸出端子的個數。
接著，說明圖1A所示的電路10的工作。圖1A所示的電路10的工作主要可以分為第一工作、第二工作及第三工作。注意，不侷限於此，也可以追加工作或減少一部分的工作。
此外，參照上述圖29的顯示裝置中的像素100說明電路10的工作，第一工作是如下工作，即：從掃描線驅動電路202A至202E輸出的信號選擇各掃描線，然後進行與選擇了的掃描線連接的像素100的各節點的電位的初始化(第一工作)。此外，第二工作是如下工作，即：對初始化結束的像素100寫入視頻信號，獲得電晶體的臨界電壓。另外，第三工作是如下工作，即：基於視頻信號的寫入進行的電晶體的臨界電壓的取得結束而轉移到發光工作，根據該寫入到像素的視頻信號發光。
另外，為了說明圖1A所示的電路結構的工作，圖2B示出用來說明各元件之間的節點的電位及各佈線的電位的符號。此外，圖2B還示出電晶體11的主要成為源極的一方的端子與閘極之間的電壓Vgs、電容元件18的電極間的電壓Vc的符號。
nodeA、nodeB、nodeC、nodeD、nodeE、nodeF、nodeG及nodeH相當於圖2B所示的各節點及各佈線。nodeA的電位相當於佈線19的電位。此外，nodeB的電位相當於使電晶體11的第一端子、開關12的第一端子、開關15的第一端子及負載17的一方的電極連接的佈線的電位。另外，nodeC的電位相當於佈線20的電位。另外，nodeD的電位相當於使電容元件18的另一方的電極、開關14的第一端子及開關15的第二端子連接的佈線的電位。另外，nodeE的電位相當於使電晶體11的閘極、電容元件18的一方的電極及開關13的第一端子連接的佈線的電位。此外，nodeF的電位相當於使電晶體11的第二端子、開關13的第二端子及開關16的第一端子連接的佈線的電位。另外，nodeG的電位相當於佈線21的電位。此外，nodeH的電位相當於佈線22的電位。
首先，參照圖3A說明第一工作。注意，省略圖3A中的各元件的符號，並使用ON及OFF示出各開關的導通狀態及非導通狀態。此外，示出圖2B所說明的電壓Vgs、電壓Vc、nodeA、nodeB、nodeC、nodeD、nodeE、nodeF、nodeG及nodeH的施加狀態。
第一工作是使各節點的電位初始化的工作。明確而言，將nodeA設定為Vsig，將nodeC設定為Vcat，將nodeG設定為VDD，將nodeH設定為V1。而且，使開關12、開關13、開關14及開關16成為導通狀態，而使開關15成為非導通狀態。因此，nodeB成為Vsig，nodeD成為V1，nodeE成為VDD，nodeF成為VDD。然後，Vgs成為(VDD-Vsig)，Vc成為(VDD-V1)。
如上所述，nodeA的Vsig是用來在第三工作中使用電晶體11控制流過在佈線21與佈線20之間的電流量的電位。再者，nodeA的Vsig例如是nodeC的Vcat以下。藉由採用該結構，在第一工作中可以不在負載17中電流流過。因此，可以減少由負載17中流過的電流所導致的問題。再者，當Vsig小於Vcat時，可以使負載17成為反偏壓狀態。此時，可以進行負載17的劣化降低或修復等。
另外，如上所述，在第一工作中，nodeD的電位V1例如高於nodeA的Vsig。藉由採用該結構，當進行使負載17中流過電流的第三工作時，可以使電晶體11工作在飽和區。
另外，在第一工作中，nodeE及nodeF的電位VDD例如高於nodeC的Vcat。藉由採用該結構，在第一工作中可以使Vgs大於電晶體11的臨界電壓。或者，可以將電荷積累在電容元件18中。
接著，圖3B示出第二工作，與圖3A同樣地對其進行說明。
第二工作是藉由使電晶體11的閘極的電位(或者積累在電容元件18中的電荷)放電而作為Vgs取得電晶體11的臨界電壓的工作。明確而言，將nodeA設定為Vsig，將nodeC設定為Vcat，將nodeG設定為VDD，將nodeH設定為V1。而且，使開關12、開關13、開關14成為導通狀態，而使開關15及開關16成為非導通狀態。因此，nodeB成為Vsig，nodeD成為V1，nodeE成為(Vsig+Vth)，nodeF成為(Vsig+Vth)。而且，Vgs成為Vth，Vc成為(Vsig+Vth-V1)。
另外，如上所述，在第二工作中，nodeB的Vsig是用來在第三工作中使用電晶體11控制流過在佈線21與佈線20之間的電流量的電位。藉由進行第二工作，可以使相當於電晶體11的閘極的電位的nodeE成為(Vsig+Vth)，該值是電晶體11的臨界電壓的值。
此外，藉由第二工作使第一工作時的nodeE及nodeF的電位VDD放電。藉由該放電，Vgs降低到電晶體11的臨界電壓Vth而成為穩定狀態。因此，藉由上述放電，nodeE及nodeF當成為(Vsig+Vth)時成為穩定狀態。而且，在第二工作結束時Vc成為保持(Vsig+Vth-V1)的狀態。
另外，有時Vgs直到與電晶體11的臨界電壓Vth相等需要非常長時間。因此，在很多情況下，在不使Vgs完全降低到臨界電壓Vth的狀態下，使電路工作。換言之，在很多情況下，在Vgs稍微大於臨界電壓Vth的狀態下第二工作結束。換言之，當第二工作結束時，可以使Vgs對應於臨界電壓。
接著，圖3C示出第三工作，與圖3A及圖3B同樣地對其進行說明。
第三工作是將電晶體11用作電流源的一部分而對負載17輸出電流的工作。明確而言，nodeA是任意的，例如將nodeA設定為Vsig，將nodeC設定為Vcat，將nodeG設定為VDD，nodeH是任意的，例如將nodeH設定為V1。而且，使開關15及開關16成為導通狀態，使開關12、開關13及開關14成為非導通狀態。因此，nodeB及nodeD成為Vel，nodeE成為(Vsig+Vth-V1+Vel)，nodeF成為VDD。然後，Vgs成為(Vsig+Vth-V1)，Vc成為(Vsig+Vth-V1)。
另外，在第三工作中，nodeB、nodeD及nodeF的電位在使nodeE處於電浮動狀態的情況下上升。因此，在保持Vc的(Vsig+Vth-V1)的狀態下，藉由電容耦合nodeE的電位上升，而成為(Vsig+Vth-V1+Vel)。換言之，藉由nodeB及nodeD的電位上升，因自舉工作而nodeE的電位也上升。
像這樣，即使nodeB及nodeD的電位上升電路也可以工作，所以即使產生負載(例如，顯示元件、發光元件)的電壓電流特性的劣化也可以減少其影響。
另外，作為nodeB及nodeD的電位的Vel是在如下情況下設定的電位，nodeF上升到VDD，藉由利用第三工作能夠使電路用作電流源的電晶體11，使負載17中流過電流。明確而言，將Vel設定為VDD與Vcat之間的電位。
在第三工作中，電晶體11的Vgs成為(Vsig+Vth-V1)，可以將Vgs設定為加上電晶體11的臨界電壓的值。電晶體11的電流的大小根據Vgs-Vth變化。因此，藉由採用本實施方式的結構，可以減少對負載供應的電流值受到電晶體的臨界電壓的偏差的影響。或者，即使電晶體劣化而臨界電壓變化，也可以減少其影響。因此，當採用顯示元件時，可以降低顯示偏差，從而可以實現高品質的顯示。
另外，在進行第一工作之前，也可以進行使負載17或電容元件18預先充電或放電的工作。換言之，可以進行用於初始化工作的預充電工作。圖3D示出此時的工作。
明確而言，nodeA是任意的，將nodeC設定為Vcat，將nodeG設定為VDD，將nodeH設定為V1。而且，使開關12成為非導通狀態。使開關14及開關15成為導通狀態。其結果是，nodeB成為V1，可以使負載17預先充電或放電。此時，可以使開關13及開關16處於非導通狀態。但是，藉由使開關13及開關16成為導通狀態，也可以使電容元件18中的電荷預先積累或放電。
在上述工作中，由於開關12處於非導通狀態，所以可以將nodeA設定為任意值。從而，在對其他像素從佈線19供應信號的同時，在本像素中進行預充電工作。因此，可以使電路工作的時間延長。此外，藉由進行上述預充電工作，可以迅速地結束工作1的初始化工作。
另外，在進行上述預充電工作的情況下，當想要不在負載17中電流流過時，較佳的是將電位V1設定為Vcat以下的電位。注意，本發明的實施方式的一個方式不侷限於此。
另外，也可以不進行上述預充電工作。
另外，圖1A示出本實施方式的電路結構，但是本發明的一個方式不侷限於此。為了進行與校正圖3A至圖3C所說明的電晶體的臨界電壓的工作相同的工作，藉由改變開關的配置或數量或者供應適當的電壓，可以用各種各樣的電路而構成。
例如，明確而言，開關12、開關13、開關14、開關15及開關16只要可以控制節點間的導通狀態及非導通狀態，就可以對配置位置或個數沒有限制。在上述圖3A的第一工作中，在第一工作時如圖4A所示那樣連接即可。此外，在上述圖3B的第二工作中，在第二工作時如圖4B所示那樣連接即可。另外，在上述圖3C的第三工作中，在第三工作時如圖4C所示那樣連接即可。此外，在上述圖3D的工作中，如圖4D所示那樣連接即可。關於各節點的電位，不影響到各工作的節點的電位可以設定為任意的電位。
另外，圖3A至圖3C等示出校正電晶體的臨界電壓的工作，但是本發明的一個方式不侷限於此。例如，也可以在上述圖3B的第二工作與上述圖3C的第三工作之間設定用來校正電晶體11的遷移率的偏差的期間。圖5A至圖5D示出對圖3A至圖3C所說明的第一工作至第三工作追加校正電晶體11的遷移率的期間的工作。
另外，圖5A所示的第一工作與圖3A所說明的第一工作相同，所以省略其說明。此外，圖5B所示的第二工作與圖3B所說明的第二工作相同，所以省略其說明。
接著，圖5C示出第三工作，與圖3A及圖3B同樣地對其進行說明。
第三工作是如下工作，即利用保持在電晶體11的閘極的電位(儲存在電容元件18中的電荷)而使電晶體11成為導通狀態，利用所流過的電流量的大小進行電晶體11的遷移率的校正。明確而言，nodeA是任意的，例如將nodeA設定為Vsig，將nodeC設定為Vcat，nodeG是任意的，例如將nodeG設定為VDD，nodeH是任意的，例如將nodeH設定為V1。而且，使開關13及開關15成為導通狀態，使開關12、開關14及開關16成為非導通狀態。因此，nodeB及nodeD成為Vsig，nodeE及nodeF成為(2×Vsig+Vth-V1-△Vel)。然後，Vgs成為(Vsig+Vth-V1-△Vel)，Vc成為(Vsig+Vth-V1-△Vel)。
另外，在第三工作中，剛使開關13及開關15成為導通狀態並使開關12、開關14及開關16成為非導通狀態之後，Vgs成為(Vsig+Vth-V1)，而大於臨界電壓Vth。因此，儲存在電容元件18中的電荷藉由電晶體11流出。當在電晶體11中電流流過時，nodeE及nodeF降低到(2×Vsig+Vth-V1-△Vel)，Vc及Vgs成為(Vsig+Vth-V1-△Vel)。換言之，儲存在電容元件18中的電荷藉由電晶體11流過，由此電壓降低△Vel。
上述電晶體11的電流量(△Vel)根據電晶體的遷移率而變化。因此，預先對相當於電晶體的閘極的電位的nodeE加上對應於電晶體11的遷移率的電位的變動量而設定。
在第三工作中，電晶體11的Vgs成為(Vsig+Vth-V1-△Vel)，可以將Vgs設定為加上電晶體11的遷移率的值。因此，藉由採用本實施方式的結構，可以減少對負載供應的電流值受到的電晶體的遷移率的偏差的影響。或者，即使電晶體的劣化導致遷移率變化，也可以減少其影響。
接著，圖5D示出第四工作，與圖3A及圖3B同樣地對其進行說明。此外，圖5D所示的第四工作與圖3C所說明的第三工作相同，所以只說明不同的部分。
藉由第四工作，nodeB及nodeD成為Vel，nodeE成為(Vsig+Vth-V1+Vel-△Vel)，nodeF成為VDD。然後，Vgs成為(Vsig+Vth-V1-△Vel)，Vc成為(Vsig+Vth-V1-△Vel)。
在第四工作中，電晶體11的Vgs成為(Vsig+Vth-V1-△Vel)，可以將Vgs設定為加上電晶體11的臨界電壓及遷移率的值。因此，藉由採用本實施方式的結構，可以減少對負載供應的電流值受到電晶體的臨界電壓及遷移率的偏差的影響。
另外，為了進行與校正圖5A至圖5D所說明的電晶體的臨界電壓的工作相同的工作，藉由改變開關的配置或數量或者供應適當的電壓，可以用各種各樣的電路而構成。
例如，明確而言，開關12、開關13、開關14、開關15及開關16只要可以控制節點間的導通狀態及非導通狀態，就可以對配置位置或個數沒有限制。在上述圖5A的第一工作中，在第一工作時如圖6A所示那樣連接即可。此外，在上述圖5B的第二工作中，在第二工作時如圖6B所示那樣連接即可。另外，在上述圖5C的第三工作中，在第三工作時如圖6C所示那樣連接即可。此外，在上述圖5D的第四工作中，在第四工作時如圖6D所示那樣連接即可。關於各節點的電位，不影響到各工作的節點的電位可以設定為任意的電位。
另外，圖1A示出本實施方式的電路結構，但是本發明的一個方式不侷限於此。藉由改變電晶體11的個數或配置，可以用各種各樣的電路而構成。
另外，如圖5A至圖5D及圖6A至圖6D，當進行校正電晶體11的遷移率的工作時，與圖3D及圖4D同樣可以進行預充電工作。
例如，如圖7所示的電路10A，也可以採用能夠使電路用作電流源的電晶體的電晶體11A和電晶體11B共同使用閘極而串聯連接的結構。注意，使用同一元件符號表示與圖1A的結構相同的部分，省略其說明。由此，飽和區中的特性平坦，從而可以降低扭結效應。
此外，作為其他結構，例如圖8所示的電路10B，也可以採用能夠使電路用作電流源的電晶體的電晶體11A和電晶體11B共同使用閘極而並聯連接的結構。注意，使用同一元件符號表示與圖1A的結構相同的部分，省略其說明。由此，在飽和區中也可以使很多電流流過。由此，飽和區中的特性平坦，從而可以降低扭結效應。
此外，作為其他結構，例如圖9所示的電路10C，也可以採用能夠使電路用作電流源的電晶體的電晶體11A、電晶體11B、電晶體11C及電晶體11D共同使用閘極而串聯連接及並聯連接的結構。注意，使用同一元件符號表示與圖1A的結構相同的部分，省略其說明。
藉由應用圖7至圖9的結構，可以改變電晶體11的通道寬度及/或通道長度。如圖7至圖9的結構所示，藉由採用組合多個電晶體可以改變通道寬度及/或通道長度的結構，與採用從一開始就設置通道寬度及/或通道長度大的電晶體的結構相比，可以減少電晶體特性的偏差的影響。
另外，在本實施方式中，進行了校正電晶體的臨界電壓等的偏差的工作，但是本發明的實施方式的一個方式不侷限於此。例如，不進行校正臨界電壓的偏差的工作，從負載17供應電流而使電路工作。
另外，由於圖1A等是電路結構的一個例子，所以還可以追加設置電晶體。與此相反，在圖1A等的各節點中，也可以不追加設置電晶體、開關、無源元件等。例如，在nodeA、nodeB、nodeC、nodeD、nodeE、nodeF、nodeG或/及nodeH中，可以不再設置直接連接的電晶體。
本實施方式說明基本原理的一個例子。因此，可以將本實施方式的一部分或整體自由地組合於、應用於或替換為其他實施方式的一部分或整體而實施。實施方式2
在本實施方式中說明其一部分的結構與實施方式1所述的電路結構不同的例子。因此，在實施方式1中說明的內容可以應用於在本實施方式中說明的內容。
圖10A示出具有與圖1A的電路10類似的電路結構的電路10p。圖10A所示的電路10p與圖1A所示的電路10不同之處在於採用省略供應電位V1的佈線22且將開關14的第二端子連接於佈線20的電路結構。注意，使用同一元件符號表示與圖1A的結構相同的部分，省略其說明。
此外，在圖10A中，當負載17是發光元件時，電路10p相當於像素。圖30示出圖10A的負載17是發光元件且電路10p是像素時的電路圖。在圖30中，像素100p具有開關102、開關103、開關104、開關105、開關106、發光元件107、電容元件108及能夠使電路用作電流源的電晶體101。此外，像素100p與佈線109、佈線110及佈線111連接。
此外，圖30所示的開關102、開關103、開關104、開關105、開關106相當於圖10A所示的開關12、開關13、開關14、開關15、開關16。另外，圖30所示的電容元件108、電晶體101、佈線109、佈線110及佈線111相當於圖10A所示的電容元件18、電晶體11、佈線19、佈線20及佈線21。
接著，說明圖10A所示的電路10p的工作。圖10A所示的電路10p的工作主要可以分為第一工作、第二工作及第三工作。
另外，為了說明圖10A所示的電路結構的工作，圖10B示出用來說明各元件之間的節點的電位及各佈線的電位的符號。此外，圖10B還示出電晶體11的主要成為源極的一方的端子與閘極之間的電壓Vgs、電容元件18的電極間的電壓Vc的符號。
nodeA、nodeB、nodeC、nodeD、nodeE、nodeF及nodeG相當於圖10B所示的各節點及各佈線。nodeA的電位相當於佈線19的電位。此外，nodeB的電位相當於使電晶體11的第一端子、開關12的第一端子、開關15的第一端子及負載17的一方的電極連接的佈線的電位。另外，nodeC的電位相當於佈線20的電位。另外，nodeD的電位相當於使開關14的第一端子、開關15的第二端子及電容元件18的另一方的電極連接的佈線的電位。另外，nodeE的電位相當於使電晶體11的閘極、電容元件18的一方的電極及開關13的第一端子連接的佈線的電位。此外，nodeF的電位相當於使電晶體11的第二端子、開關13的第二端子及開關16的第一端子連接的佈線的電位。另外，nodeG的電位相當於佈線21的電位。
首先，參照圖11A說明第一工作。注意，省略圖10B中的各元件的符號，並使用ON及OFF示出各開關的導通狀態及非導通狀態。此外，示出圖10B所說明的電壓Vgs、電壓Vc、nodeA、nodeB、nodeC、nodeD、nodeE、nodeF及nodeG的施加狀態。
第一工作是使各節點的電位初始化的工作。明確而言，將nodeA設定為Vsig，將nodeC設定為Vcat，將nodeG設定為VDD。而且，使開關12、開關13、開關14及開關16成為導通狀態，而使開關15成為非導通狀態。因此，nodeB成為Vsig，nodeD成為Vcat，nodeE成為VDD，nodeF成為VDD。然後，Vgs成為(VDD-Vsig)，Vc成為(VDD-Vcat)。
圖11A所示的第一工作與實施方式1的圖3A不同之處在於將供應到nodeD的電位V1置換為Vcat。由於在第一工作中保持在nodeD中的電位大於Vsig即可，所以可以採用在第一工作中將大於Vsig的Vcat保持在nodeD中的結構。藉由採用該結構，當進行使負載17中流過電流的第三工作時，可以使電晶體11工作在飽和區，而不增加佈線數量。
接著，圖11B示出第二工作，與圖11A同樣地對其進行說明。
第二工作是藉由使電晶體11的閘極的電位(或者積累在電容元件18中的電荷)放電而作為Vgs取得電晶體11的臨界電壓的工作。明確而言，將nodeA設定為Vsig，將nodeC設定為Vcat，將nodeG設定為VDD。而且，使開關12、開關13及開關14成為導通狀態，而使開關15及開關16成為非導通狀態。因此，nodeB成為Vsig，nodeD成為Vcat，nodeE成為(Vsig+Vth)，nodeF成為(Vsig+Vth)。而且，Vgs成為Vth，Vc成為(Vsig+Vth-Vcat)。
在圖11B所示的第二工作中，與實施方式1的圖3B同樣地，可以使相當於電晶體11的閘極的電位的nodeE成為(Vsig+Vth)，該值是電晶體11的臨界電壓的值。此外，藉由第二工作，Vgs降低到電晶體11的臨界電壓Vth而成為穩定狀態。因此，藉由上述放電，nodeE及nodeF當成為(Vsig+Vth)時成為穩定狀態。而且，在第二工作結束時Vc成為保持(Vsig+Vth-Vcat)的狀態。
接著，圖11C示出第三工作，與圖11A及圖11B同樣地對其進行說明。
第三工作是將電晶體11用作電流源的一部分而對負載17輸出電流的工作。明確而言，nodeA是任意的，例如將nodeA設定為Vsig，將nodeC設定為Vcat，將nodeG設定為VDD。而且，使開關15及開關16成為導通狀態，使開關12、開關13及開關14成為非導通狀態。因此，nodeB及nodeD成為Vel，nopeE成為(Vsig+Vth-Vcat+Vel)，nodeF成為VDD。然後，Vgs成為(Vsig+Vth-Vcat)，Vc成為(Vsig+Vth-Vcat)。
在圖11C所示的第三工作中，與實施方式1的圖3C同樣，nodeB、nodeD及nodeF的電位在nodeE處於電浮動狀態的情況下上升。因此，在保持Vc的(Vsig+Vth-Vcat)的狀態下，藉由電容耦合nodeE的電位上升，而成為(Vsig+Vth-Vcat+Vel)。換言之，藉由nodeB及nodeD的電位上升，因自舉工作而nodeE的電位也上升。
像這樣，即使nodeB及nodeD的電位上升電路也可以工作，所以即使產生負載(例如，顯示元件、發光元件)的電壓電流特性的劣化也可以減少其影響。
另外，與圖3D同樣，在進行第一工作之前，也可以進行使負載17或電容元件18預先充電或放電的預充電工作。圖11D示出此時的工作。
明確而言，nodeA是任意的，將nodeC設定為Vcat，將nodeG設定為VDD。而且，使開關12成為非導通狀態。使開關14及開關15成為導通狀態。其結果是，nodeB成為Vcat，可以使負載17預先充電或放電。此時，可以使開關13及開關16處於非導通狀態。但是，藉由使開關13及開關16成為導通狀態，也可以使電容元件18中的電荷預先積累或放電。
另外，由於當進行該預充電工作時施加到負載17的兩個電極的電壓彼此相同，所以可以不使負載17中流過電流。
另外，也可以不進行上述預充電工作。
另外，圖10A示出本實施方式的電路結構，但是本發明的一個方式不侷限於此。為了進行與校正圖11A至圖11C所說明的電晶體的臨界電壓的工作相同的工作，藉由改變開關的配置或數量或者供應適當的電壓，可以用各種各樣的電路而構成。
例如，明確而言，開關12、開關13、開關14、開關15及開關16只要可以控制節點間的導通狀態及非導通狀態，就可以對配置位置或個數沒有限制。在上述圖11A的第一工作中，在第一工作時如圖12A所示那樣連接即可。此外，在上述圖11B的第二工作中，在第二工作時如圖12B所示那樣連接即可。另外，在上述圖11C的第三工作中，在第三工作時如圖12C所示那樣連接即可。此外，在上述圖11D的工作中，如圖12D所示那樣連接即可。關於各節點的電位，不影響到各工作的節點的電位可以設定為任意的電位。
如上所述，在本實施方式所示的電路結構中，即使縮減上述實施方式1中的佈線22，也可以與上述實施方式1同樣地工作。因此，可以減少連接於電路的佈線數量。從而可以實現電路的小型化。
另外，與上述實施方式1的圖5C、圖6C同樣，可以使用圖10A的電路進行校正遷移率的工作。
另外，由於圖10A等是電路結構的一個例子，所以還可以追加設置電晶體。與此相反，在圖10A等的各節點中，也可以不追加設置電晶體、開關、無源元件等。例如，在nodeA、nodeB、nodeC、nodeD、nodeE、nodeF或/及nodeG中，可以不再設置直接連接的電晶體。
本實施方式相當於對其他實施方式的一部分或整體進行改變、追加、修正、去除、應用、上位概念化或下位概念化的方式。因此，可以將本實施方式的一部分或整體自由地組合於、應用於或替換為其他實施方式的一部分或整體而實施。實施方式3
在本實施方式中說明其一部分的結構與實施方式1及實施方式2所述的電路結構不同的例子。因此，在實施方式1及實施方式2中說明的內容可以應用於在本實施方式中說明的內容。
圖13A示出具有與圖1A的電路10類似的電路結構的電路10q。圖13A所示的電路10q與圖1A所示的電路10不同之處在於採用省略供應電位V1的佈線22且將開關14的第二端子連接於佈線21的電路結構。注意，使用同一元件符號表示與圖1A的結構相同的部分，省略其說明。
此外，在圖13A中，當負載17是發光元件時，電路10q相當於像素。圖31示出圖13A的負載17是發光元件且電路10q是像素時的電路圖。在圖31中，像素100q具有開關102、開關103、開關104、開關105、開關106、發光元件107、電容元件108及電晶體101。電晶體101能夠使電路用作電流源。此外，像素100q與佈線109、佈線110及佈線111連接。
此外，圖31所示的開關102、開關103、開關104、開關105、開關106相當於圖13A所示的開關12、開關13、開關14、開關15、開關16。另外，圖31所示的電容元件108、電晶體101、佈線109、佈線110及佈線111相當於圖13A所示的電容元件18、電晶體11、佈線19、佈線20及佈線21。
接著，說明圖13A所示的電路10q的工作。圖13A所示的電路10q的工作主要可以分為第一工作、第二工作及第三工作。
另外，為了說明圖13A所示的電路結構的工作，圖13B示出用來說明各元件之間的節點的電位及各佈線的電位的符號。此外，圖13B還示出電晶體11的主要成為源極的一方的端子與閘極之間的電壓Vgs、電容元件18的電極間的電壓Vc的符號。
nodeA、nodeB、nodeC、nodeD、nodeE、nodeF及nodeG相當於圖13B所示的各節點及各佈線。nodeA的電位相當於佈線19的電位。此外，nodeB的電位相當於使電晶體11的第一端子、開關12的第一端子、開關15的第一端子及負載17的一方的電極連接的佈線的電位。另外，nodeC的電位相當於佈線20的電位。另外，nodeD的電位相當於使開關14的第一端子、開關15的第二端子及電容元件18的另一方的電極連接的佈線的電位。另外，nodeE的電位相當於使電晶體11的閘極、電容元件18的一方的電極及開關13的第一端子連接的佈線的電位。此外，nodeF的電位相當於使電晶體11的第二端子、開關13的第二端子及開關16的第一端子連接的佈線的電位。另外，nodeG的電位相當於佈線21的電位。
首先，參照圖14A說明第一工作。注意，省略圖13B中的各元件的符號，並使用ON及OFF示出各開關的導通狀態及非導通狀態。此外，示出圖13B所說明的電壓Vgs、電壓Vc、nodeA、nodeB、nodeC、nodeD、nodeE、nodeF及nodeG的施加狀態。
第一工作是使各節點的電位初始化的工作。明確而言，將nodeA設定為Vsig，將nodeC設定為Vcat，將nodeG設定為VDD。而且，使開關12、開關13、開關14及開關16成為導通狀態，而使開關15成為非導通狀態。因此，nodeB成為Vsig，nodeD成為VDD，nodeE成為VDD，nodeF成為VDD。然後，Vgs成為(VDD-Vsig)，電容元件18的電極間的電壓成為0。
圖14A所示的第一工作與實施方式1的圖3A不同之處在於將供應到nodeD的電位V1置換為電位VDD。由於在第一工作中保持在nodeD中的電位大於Vsig即可，所以可以採用在第一工作中將大於Vsig的VDD保持在nodeD中的結構。藉由採用該結構，當進行使負載17中流過電流的第三工作時，可以使電晶體11工作在飽和區，而不增加佈線數量。
接著，圖14B示出第二工作，與圖14A同樣地對其進行說明。
第二工作是藉由使電晶體11的閘極的電位(或者積累在電容元件18中的電荷)放電而作為Vgs取得電晶體11的臨界電壓的工作。明確而言，將nodeA設定為Vsig，將nodeC設定為Vcat，將nodeG設定為VDD。而且，使開關12、開關13及開關14成為導通狀態，而使開關15及開關16成為非導通狀態。因此，nodeB成為Vsig，nodeD成為VDD，nodeE成為(Vsig+Vth)，nodeF成為(Vsig+Vth)。而且，Vgs成為Vth，Vc成為(Vsig+Vth-VDD)。
在圖14B所示的第二工作中，與實施方式1的圖3B同樣地，可以使相當於電晶體11的閘極的電位的nodeE成為(Vsig+Vth)，該值是電晶體11的臨界電壓的值。此外，藉由第二工作，Vgs降低到電晶體11的臨界電壓Vth而成為穩定狀態。因此，藉由上述放電，nodeE及nodeF當成為(Vsig+Vth)時成為穩定狀態。而且，在第二工作結束時Vc成為保持(Vsig+Vth-VDD)的狀態。
接著，圖14C示出第三工作，與圖14A及圖14B同樣地對其進行說明。
第三工作是將電晶體11用作電流源的一部分而對負載17輸出電流的工作。明確而言，nodeA是任意的，例如將nodeA設定為Vsig，將nodeC設定為Vcat，將nodeG設定為VDD。而且，使開關15及開關16成為導通狀態，使開關12、開關13及開關14成為非導通狀態。因此，nodeB及nodeD成為Vel，nodeE成為(Vsig+Vth-VDD+Vel)，nodeF成為VDD。然後，Vgs成為(Vsig+Vth-VDD)，Vc成為(Vsig+Vth-VDD)。
在圖14C所示的第三工作中，與實施方式1的圖3C同樣，nodeB、nodeD及nodeF的電位在nodeE處於電浮動狀態的情況下上升。因此，在保持Vc的(Vsig+Vth-VDD)的狀態下，藉由電容耦合nodeE的電位上升，而成為(Vsig+Vth-VDD+Vel)。換言之，藉由nodeB及nodeD的電位上升，因自舉工作而nodeE的電位也上升。
像這樣，即使nodeB及nodeD的電位上升電路也可以工作，所以即使產生負載(例如，顯示元件、發光元件)的電壓電流特性的劣化也可以減少其影響。
另外，圖13A示出本實施方式的電路結構，但是本發明的一個方式不侷限於此。為了進行與校正圖14A至圖14C所說明的電晶體的臨界電壓的工作相同的工作，藉由改變開關的配置或數量或者供應適當的電壓，可以用各種各樣的電路而構成。
例如，明確而言，開關12、開關13、開關14、開關15及開關16只要可以控制節點間的導通狀態及非導通狀態，就可以對配置位置或個數沒有限制。在上述圖14A的第一工作中，在第一工作時如圖15A所示那樣連接即可。此外，在上述圖14B的第二工作中，在第二工作時如圖15B所示那樣連接即可。另外，在上述圖14C的第三工作中，在第三工作時如圖15C所示那樣連接即可。關於各節點的電位，不影響到各工作的節點的電位可以設定為任意的電位。
如上所述，在本實施方式所示的電路結構中，即使縮減上述實施方式1中的佈線22，也可以與上述實施方式1同樣地工作。因此，可以減少連接於電路的佈線數量。從而可以實現電路的小型化。
另外，與上述實施方式1的圖5C、圖6C同樣，可以使用圖13A的電路進行校正遷移率的工作。
另外，由於圖13A等是電路結構的一個例子，所以還可以追加設置電晶體。與此相反，在圖13A等的各節點中，也可以不追加設置電晶體、開關、無源元件等。例如，在nodeA、nodeB、nodeC、nodeD、nodeE、nodeF或/及nodeG中，可以不再設置直接連接的電晶體。
本實施方式相當於對其他實施方式的一部分或整體進行改變、追加、修正、去除、應用、上位概念化或下位概念化的方式。因此，可以將本實施方式的一部分或整體自由地組合於、應用於或替換為其他實施方式的一部分或整體而實施。實施方式4
在本實施方式中說明其一部分的結構與實施方式1至實施方式3所述的電路結構不同的例子。因此，在實施方式1至實施方式3中說明的內容可以應用於在本實施方式中說明的內容。
圖16示出具有與圖2A的電路10類似的電路結構的電路10r。圖16所示的電路10r與圖2A所示的電路10不同之處在於採用省略供應電位V1的佈線22且將開關14的第二端子連接於佈線34的電路結構以及設置開關12至開關16代替電晶體12T至電晶體16T。注意，使用同一元件符號表示與圖2A的結構相同的部分，省略其說明。
此外，在圖16中，當負載17是發光元件時，電路10r相當於像素。圖32示出圖16的負載17是發光元件且電路10r是像素時的電路圖。在圖32中，像素100r具有開關102、開關103、開關104、開關105、開關106、發光元件107、電容元件108及電晶體101。電晶體101能夠使電路用作電流源。此外，像素100r與佈線109、佈線110及佈線111連接。另外，開關102至開關106藉由供應H位準的電位或L位準的電位連接於控制導通狀態或非導通狀態的佈線131至佈線135。
此外，圖32所示的開關102、開關103、開關104、開關105、開關106相當於圖16所示的開關12、開關13、開關14、開關15、開關16。另外，圖32所示的電容元件108、電晶體101、佈線109、佈線110及佈線111相當於圖16所示的電容元件18、電晶體11、佈線19、佈線20及佈線21。另外，圖32所示的佈線131至佈線135相當於佈線31至佈線35。
圖16所示的電路10r的工作與上述實施方式1至實施方式3所說明的工作同樣地可以分為第一工作、第二工作及第三工作。
另外，圖16所示的電路10r的結構與實施方式1的圖3A至圖3D不同之處在於將供應到nodeD的電位V1置換為控制開關15的導通狀態或非導通狀態的佈線的L位準的電位。此時，在圖16所示的電路10r的工作的第一工作中，由於保持在nodeD中的電位大於Vsig即可，所以將控制開關15的導通狀態或非導通狀態的佈線的L位準的電位設定為大於Vsig的電位。藉由採用該結構，當進行使負載17中流過電流的第三工作時，可以使電晶體11工作在飽和區，而不增加佈線數量。
如上所述，在本實施方式所示的電路結構中，即使縮減上述實施方式1中的佈線22，也可以與上述實施方式1同樣地工作。因此，可以減少連接於電路的佈線數量。從而可以實現電路的小型化。
另外，與上述實施方式1的圖5C、圖6C同樣，可以使用圖16的電路進行校正遷移率的工作。
另外，與上述實施方式1的圖3D、圖4D同樣，可以使用圖16的電路進行預充電工作。
另外，由於圖16等是電路結構的一個例子，所以還可以追加設置電晶體。與此相反，在圖16等的各節點中，也可以不追加設置電晶體、開關、無源元件等。例如，在nodeA、nodeB、nodeC、nodeD、nodeE、nodeF或/及nodeG中，可以不再設置直接連接的電晶體。
本實施方式相當於對其他實施方式的一部分或整體進行改變、追加、修正、去除、應用、上位概念化或下位概念化的方式。因此，可以將本實施方式的一部分或整體自由地組合於、應用於或替換為其他實施方式的一部分或整體而實施。實施方式5
在本實施方式中說明對實施方式1至實施方式4所述的電路結構追加一部分的結構的例子。因此，在實施方式1至實施方式4中說明的內容可以應用於在本實施方式中說明的內容。
圖17A示出具有對圖1A的電路10追加開關的電路結構的電路10s。圖17A所示的電路10s與圖1A所示的電路10不同之處在於採用在負載17的一方的電極與電晶體11的第一端子、開關12的第一端子及開關15的第一端子之間還設置開關41的電路結構。注意，使用同一元件符號表示與圖1A的結構相同的部分，省略其說明。
此外，在圖17A中，當負載17是發光元件時，電路10s相當於像素。圖33示出圖17A的負載17是發光元件且電路10s是像素時的電路圖。在圖33中，像素100s具有開關102、開關103、開關104、開關105、開關106、開關141、發光元件107、電容元件108及電晶體101。電晶體101能夠使電路用作電流源。此外，像素100s與佈線109、佈線110、佈線111及佈線112連接。
此外，圖33所示的開關102、開關103、開關104、開關105、開關106、開關141相當於圖17A所示的開關12、開關13、開關14、開關15、開關16、開關41。另外，圖33所示的電容元件108、電晶體101、佈線109、佈線110、佈線111及佈線112相當於圖17A所示的電容元件18、電晶體11、佈線19、佈線20、佈線21及佈線22。
另外，圖17B示出與圖2A同樣地在圖17A中作為開關41使用電晶體41T且電晶體41T的閘極藉由佈線36與電路27F連接的例子。
另外，也可以將佈線36與佈線34組合為一個佈線。此時，電晶體41T和電晶體15T較佳地具有同一極性。圖71示出此時的電路圖。
另外，也可以將佈線36與佈線31組合為一個佈線。此時，較佳的是電晶體41T的極性與電晶體12T的極性相反。圖72示出此時的電路圖。
另外，也可以將佈線36與佈線32組合為一個佈線。此時，較佳的是電晶體41T的極性與電晶體13T的極性相反。圖73示出此時的電路圖。
另外，也可以將佈線36與佈線33組合為一個佈線。此時，較佳的是電晶體41T的極性與電晶體14T的極性相反。圖74示出此時的電路圖。
另外，也可以將佈線36及佈線34與佈線31及佈線32組合為一個佈線。此時，較佳的是電晶體41T及電晶體15T的極性與電晶體12T及電晶體13T的極性相反。圖75示出將佈線36及佈線34與佈線31及佈線32組合為一個佈線時的電路圖。
另外，也可以將佈線36及佈線34與佈線31及佈線33組合為一個佈線。此時，較佳的是電晶體41T及電晶體15T的極性與電晶體12T及電晶體14T的極性相反。圖76示出將佈線36及佈線34與佈線31及佈線33組合為一個佈線時的電路圖。
另外，也可以將佈線36及佈線34與佈線32及佈線33組合為一個佈線。此時，較佳的是電晶體41T及電晶體15T的極性與電晶體13T及電晶體14T的極性相反。圖77示出將佈線36及佈線34與佈線32及佈線33組合為一個佈線時的電路圖。
另外，也可以將佈線36及佈線34與佈線31、佈線32及佈線33中的一個、兩個或三個組合為一個佈線。此時，較佳的是電晶體41T及電晶體15T的極性與電晶體12T、電晶體13T及電晶體14T的極性相反。圖78示出將佈線36及佈線34與佈線31、佈線32及佈線33組合為一個佈線時的電路圖。
另外，圖79A示出與圖10A同樣地在圖17A中將佈線22組合為佈線20的例子。圖79B示出與圖13A同樣地在圖17A中將佈線22組合為佈線21的例子。
另外，雖然圖71至圖78示出在像素中將佈線組合為一個佈線的情況，但是如圖63B所示也可以在像素區之外使佈線連接而在像素區中作為獨立的佈線配置。
圖17A所示的電路10s的工作與上述實施方式1至實施方式4所說明的工作同樣地可以主要分為第一工作、第二工作及第三工作。
另外，圖17A所示的電路10s的結構與實施方式1的圖3A至圖3D不同之處在於在第一工作及第二工作時使開關41成為非導通狀態，而在第三工作時使開關41成為導通狀態。此時，更確實地減少在第一工作及第二工作時在負載17中流過的電流，並且可以在第三工作時使負載17中流過電流。藉由採用上述結構，可以以更確實地不使負載17中流過電流的方式進行工作。由此，即使不將Vsig設定為低於Vcat，也可以不在負載17中電流流過。或者，由於使用開關41使負載17與電晶體11之間成為非導通狀態，所以在第一工作或第二工作中不需要使負載17充電或放電，從而可以快速成為穩定狀態，並快速結束信號的輸入。
另外，由於當如圖3D及圖4D那樣地進行預充電工作時不需要使負載17充電或放電，所以開關41較佳地處於非導通狀態。但是，當使負載17充電或放電時，開關41較佳地處於導通狀態。
另外，與上述實施方式1的圖5C、圖6C同樣，可以使用圖17A的電路進行校正遷移率的工作。此時，開關41可以處於導通狀態或非導通狀態。
另外，圖18A示出與圖17A所示的設置開關41的結構不同的結構。
圖18A示出具有對圖1A的電路10追加開關的電路結構的電路10t。圖18A所示的電路10t與圖17A所示的電路10s不同之處在於採用在負載17的一方的電極與開關15的第一端子、電晶體11的第一端子及開關12的第一端子之間設置開關42的電路結構。注意，使用同一元件符號表示與圖1A的結構相同的部分，省略其說明。
此外，在圖18A中，當負載17是發光元件時，電路10t相當於像素。圖34示出圖18A的負載17是發光元件且電路10t是像素時的電路圖。在圖34中，像素100t具有開關102、開關103、開關104、開關105、開關106、開關142、發光元件107、電容元件108、電晶體101。電晶體101能夠使電路用作電流源。此外，像素100t與佈線109、佈線110、佈線111及佈線112連接。
此外，圖34所示的開關102、開關103、開關104、開關105、開關106、開關142相當於圖18A所示的開關12、開關13、開關14、開關15、開關16、開關42。另外，圖34所示的電容元件108、電晶體101、佈線109、佈線110、佈線111及佈線112相當於圖18A所示的電容元件18、電晶體11、佈線19、佈線20、佈線21及佈線22。
另外，圖18B示出與圖2A同樣地在圖18A中作為開關42使用電晶體42T且電晶體42T的閘極藉由佈線37與電路27G連接的例子。
另外，也可以將佈線37與佈線34組合為一個佈線。此時，電晶體42T和電晶體15T較佳地具有同一極性。圖80示出此時的電路圖。
另外，也可以將佈線37與佈線31組合為一個佈線。此時，較佳的是電晶體42T的極性和電晶體12T的極性相反。圖81示出此時的電路圖。
另外，也可以將佈線37與佈線32組合為一個佈線。此時，較佳的是電晶體42T的極性和電晶體13T的極性相反。圖82示出此時的電路圖。
另外，也可以將佈線37與佈線33組合為一個佈線。此時，較佳的是電晶體42T的極性和電晶體14T的極性相反。圖83示出此時的電路圖。
另外，也可以將佈線37及佈線34與佈線31及佈線32組合為一個佈線。此時，較佳的是電晶體42T及電晶體15T的極性與電晶體12T及電晶體13T的極性相反。圖84示出將佈線37及佈線34與佈線31及佈線32組合為一個佈線時的電路圖。
另外，也可以將佈線37及佈線34與佈線31及佈線33組合為一個佈線。此時，較佳的是電晶體42T及電晶體15T的極性與電晶體12T及電晶體14T的極性相反。圖85示出將佈線37及佈線34與佈線31及佈線33組合為一個佈線時的電路圖。
另外，也可以將佈線37及佈線34與佈線32及佈線33組合為一個佈線。此時，較佳的是電晶體42T及電晶體15T的極性與電晶體13T及電晶體14T的極性相反。圖86示出將佈線37及佈線34與佈線32及佈線33組合為一個佈線時的電路圖。
另外，也可以將佈線37及佈線34與佈線31、佈線32及佈線33中的一個、兩個或三個組合為一個佈線。此時，較佳的是電晶體42T及電晶體15T的極性與電晶體12T、電晶體13T及電晶體14T的極性相反。圖87示出將佈線37及佈線34與佈線31、佈線32及佈線33組合為一個佈線時的電路圖。
另外，圖88A示出與圖10A同樣地在圖18A中將佈線22組合為佈線20的例子。圖88B示出與圖13A同樣地在圖18A中將佈線22組合為佈線21的例子。
另外，雖然圖80至圖87示出在像素中將佈線組合為一個佈線的情況，但是如圖63B所示也可以在像素區之外使佈線連接而在像素區中作為獨立的佈線配置。
另外，圖18A所示的電路10t的結構與實施方式1的圖3A至圖3D不同之處在於在第一工作及第二工作時使開關42成為非導通狀態，而在第三工作時使開關42成為導通狀態。此時，更確實地減少在第一工作及第二工作時在負載17中流過的電流，並且可以在第三工作時使負載17中流過電流。藉由採用上述結構，可以以更確實地不使負載17中流過電流的方式進行工作。由此，即使不將電位Vsig設定為低於電位Vcat，也可以不使負載17中流過電流。或者，由於使用開關42使負載17與電晶體11之間成為非導通狀態，所以在第一工作或第二工作中不需要使負載17充電或放電，從而可以快速成為穩定狀態，並快速結束信號的輸入。
另外，由於當如圖3D及圖4D那樣地進行預充電工作時不需要使負載17充電或放電，所以較佳的是開關42及開關15處於非導通狀態。但是，當使負載17充電或放電時，較佳的是開關42及開關15處於導通狀態。
另外，與上述實施方式1的圖5C、圖6C同樣，可以使用圖18A的電路進行校正遷移率的工作。此時，為了使電流流過，較佳的是開關42處於導通狀態。
另外，由於圖17A、圖17B、圖18A及圖18B等是電路結構的一個例子，所以還可以追加設置電晶體。與此相反，在圖17A、圖17B、圖18A及圖18B等的各節點中，也可以不追加設置電晶體、開關、無源元件等。例如，在nodeA、nodeB、nodeC、nodeD、nodeE、nodeF、nodeG或/及nodeH中，可以不再設置直接連接的電晶體。
本實施方式相當於對其他實施方式的一部分或整體進行改變、追加、修正、去除、應用、上位概念化或下位概念化的方式。因此，可以將本實施方式的一部分或整體自由地組合於、應用於或替換為其他實施方式的一部分或整體而實施。實施方式6
在本實施方式中說明對實施方式1至實施方式5所述的電路結構追加一部分的結構的例子。因此，在實施方式1至實施方式5中說明的內容可以應用於在本實施方式中說明的內容。
圖19A示出具有與圖1A的電路10類似的電路結構的電路10v。圖19A所示的電路10v與圖1A所示的電路10不同之處在於設置佈線44以及其第一端子與電晶體11的第二端子連接並其第二端子與佈線44連接的開關43。注意，使用同一元件符號表示與圖1A的結構相同的部分，省略其說明。
此外，在圖19A中，當負載17是發光元件時，電路10v相當於像素。圖35示出圖19A的負載17是發光元件且電路10v是像素時的電路圖。在圖35中，像素100v具有開關102、開關103、開關104、開關105、開關106、開關143、發光元件107、電容元件108、電晶體101。電晶體101能夠使電路用作電流源。此外，像素100v與佈線109、佈線110、佈線111、佈線112及佈線144連接。
此外，圖35所示的開關102、開關103、開關104、開關105、開關106、開關143相當於圖19A所示的開關12、開關13、開關14、開關15、開關16、開關43。另外，圖35所示的電容元件108、電晶體101、佈線109、佈線110、佈線111、佈線112及佈線144相當於圖19A所示的電容元件18、電晶體11、佈線19、佈線20、佈線21、佈線22及佈線44。
另外，佈線44如圖19B所示至少與具有供應Vinit的功能的電路28連接。作為電路28的例子，有電源電路等。因此，佈線44具有能夠傳送Vinit或能夠供應Vinit的功能。
電位Vinit是為了當使各節點的電位的位初始化時將電荷積累在電容元件18中設定的電位。另外，供應到佈線44的電位不侷限於電位Vinit，例如是VDD。
另外，將左右或上下相鄰的像素分別具有的佈線44組合在一起，例如每兩個像素具有一個佈線44，而減少佈線44的個數。
另外，圖89示出與圖2A同樣地在圖19A中作為開關43使用電晶體43T且電晶體43T的閘極藉由佈線38與電路27H連接的例子。
另外，也可以將佈線38與另一個電路10v中的佈線31、佈線32及/或佈線33組合為一個佈線。此時，電晶體43T與另一個電路10v中的電晶體12T、電晶體13T及/或電晶體14T較佳地具有同一極性。作為一個例子，圖90示出將佈線38與另一個電路10v中的佈線31組合為一個佈線時的電路圖。
另外，也可以將佈線38與另一個電路10v中的佈線34及/或佈線35組合為一個佈線。此時，較佳的是電晶體43T的極性與另一個電路10v中的電晶體15T及/或電晶體16T的極性相反。作為一個例子，圖91示出將佈線38與另一個電路10v中的佈線34組合為一個佈線時的電路圖。
另外，也可以將佈線38與另一個電路10v中的佈線31、佈線32及/或佈線33、另一個電路10v中的佈線34及/或佈線35組合為一個佈線。此時，較佳的是電晶體43T與另一個電路10v中的電晶體12T、電晶體13T及/或電晶體14T具有同一極性，而電晶體43T的極性與另一個電路10v中的電晶體15T及/或電晶體16T的極性相反。作為一個例子，圖92示出將佈線38與另一個電路10v中的佈線31及佈線34組合為一個佈線時的電路圖。
另外，雖然圖90至圖92示出在像素中將佈線組合為一個佈線的情況，但是如圖63B所示也可以在像素區之外使佈線連接而在像素區中作為獨立的佈線配置。
圖19A所示的電路10v的工作與上述實施方式1至實施方式5所說明的工作同樣地可以主要分為第一工作、第二工作及第三工作。
另外，圖19A所示的電路10v的結構與實施方式1的圖1A不同之處在於第一工作至第三工作之外的期間例如在第一工作之前使開關43與開關14之間成為導通狀態而使電容元件18積累電荷。此時，可以縮短第一工作所需的時間。藉由採用上述結構，可以延長使負載17中流過電流的時間。另外，此時，藉由使開關15成為導通狀態，可以使負載17充電或放電，因此是較佳的。但是，當不需要使負載17充電或放電時，開關15較佳地處於非導通狀態。
另外，圖20A示出其連接結構的一部分與圖19A所示的結構不同的情況。
圖20A示出具有與圖1A的電路10類似的電路結構的電路10w。圖20A所示的電路10w與圖1A所示的電路10不同之處在於設置佈線46以及其第一端子與電晶體11的閘極連接並其第二端子與佈線46連接的開關45。注意，使用同一元件符號表示與圖1A的結構相同的部分，省略其說明。
此外，在圖20A中，當負載17是發光元件時，電路10w相當於像素。圖36示出圖20A的負載17是發光元件且電路10w是像素時的電路圖。在圖36中，像素100w具有開關102、開關103、開關104、開關105、開關106、開關145、發光元件107、電容元件108、電晶體101。電晶體101能夠使電路用作電流源。此外，像素100w與佈線109、佈線110、佈線111、佈線112及佈線146連接。
此外，圖36所示的開關102、開關103、開關104、開關105、開關106、開關145相當於圖20A所示的開關12、開關13、開關14、開關15、開關16、開關45。另外，圖36所示的電容元件108、電晶體101、佈線109、佈線110、佈線111、佈線112及佈線146相當於圖20A所示的電容元件18、電晶體11、佈線19、佈線20、佈線21、佈線22及佈線46。
另外，圖20A所示的電路10w的結構與實施方式1的圖1A不同之處在於第一工作至第三工作之外的期間例如在第一工作之前使開關45成為導通狀態而使電容元件18積累電荷。此時，可以縮短第一工作所需的時間。藉由採用上述結構，可以延長使負載17中流過電流的時間。
另外，可以將左右或上下相鄰的像素分別具有的佈線46組合在一起，例如每兩個像素具有一個佈線46，而減少佈線46的個數。
另外，圖93示出與圖2A同樣地在圖20A中作為開關45使用電晶體45T且電晶體45T的閘極藉由佈線39與電路27I連接的例子。
另外，也可以將佈線39與另一個電路10w中的佈線31、佈線32及/或佈線33組合為一個佈線。此時，電晶體45T與另一個電路10w中的電晶體12T、電晶體13T及/或電晶體14T較佳地具有同一極性。作為一個例子，圖94示出將佈線39與另一個電路10w中的佈線31組合為一個佈線時的電路圖。
另外，也可以將佈線39與另一個電路10w中的佈線34及/或佈線35組合為一個佈線。此時，較佳的是電晶體45T的極性與另一個電路10w中的電晶體15T及/或電晶體16T的極性相反。作為一個例子，圖95示出將佈線39與另一個電路10w中的佈線34組合為一個佈線時的電路圖。
另外，也可以將佈線39與另一個電路10w中的佈線31、佈線32及/或佈線33、另一個電路10w中的佈線34及/或佈線35組合為一個佈線。此時，較佳的是電晶體45T與另一個電路10w中的電晶體12T、電晶體13T及/或電晶體14T具有同一極性，而電晶體45T的極性與另一個電路10w中的電晶體15T及/或電晶體16T的極性相反。作為一個例子，圖96示出將佈線39與另一個電路10w中的佈線31及佈線34組合為一個佈線時的電路圖。
另外，雖然圖94至圖96示出在像素中將佈線組合為一個佈線的情況，但是如圖63B所示也可以在像素區之外使佈線連接而在像素區中作為獨立的佈線配置。
另外，與上述實施方式1的圖5C、圖6C同樣，可以使用圖19A及圖20A的電路進行校正遷移率的工作。此時，開關43、開關45較佳地處於非導通狀態。
另外，如圖17A那樣可以對圖19A、圖19B、圖20A或圖20B所示的電路追加設置開關41。同樣地，如圖18A那樣可以對圖19A、圖19B、圖20A或圖20B所示的電路追加設置開關42。
另外，由於圖19A及圖20A等是電路結構的一個例子，所以還可以追加設置電晶體。與此相反，在圖19A及圖20A等的各節點中，也可以不追加設置電晶體、開關、無源元件等。例如，在nodeA、nodeB、nodeC、nodeD、nodeE、nodeF、nodeG或/及nodeH中，可以不再設置直接連接的電晶體。
本實施方式相當於對其他實施方式的一部分或整體進行改變、追加、修正、去除、應用、上位概念化或下位概念化的方式。因此，可以將本實施方式的一部分或整體自由地組合於、應用於或替換為其他實施方式的一部分或整體而實施。實施方式7
在本實施方式中，對用於顯示裝置的信號線驅動電路的一部分的結構的一個例子進行說明，該顯示裝置具備上述實施方式所說明的電路。
應用上述實施方式所說明的電路的顯示裝置51如圖21所示包括像素區52、閘極線驅動電路53、信號線驅動電路54。閘極線驅動電路53對像素區52依次輸出選擇信號。信號線驅動電路54對像素區52依次輸出視頻信號。在像素區52中，藉由根據視頻信號控制光的狀態來顯示影像。從信號線驅動電路54輸入到像素區52的視頻信號是電流。換言之，根據從信號線驅動電路54輸入的視頻信號(電流)，配置在每個像素中的顯示元件和用來控制顯示元件的元件改變它們的狀態。作為配置在像素中的顯示元件的例子，可以舉出EL元件、在FED(場致發射顯示器)中使用的元件、液晶元件、電子墨水、電泳元件、光閘光閥(GLV)等。作為使用液晶元件的顯示裝置的一個例子，有液晶顯示器(透過型液晶顯示器、半透過型液晶顯示器、反射型液晶顯示器、直觀型液晶顯示器、投射型液晶顯示器)等。作為使用電子墨水或電泳元件的顯示裝置的一個例子，有電子紙等。
注意，也可以配置多個閘極線驅動電路53和信號線驅動電路54。
信號線驅動電路54的結構可以被分成多個部分。作為一個例子，可以大致分成移位暫存器55、第一鎖存電路56(LAT1)、第二鎖存電路57(LAT2)以及數位類比轉換電路58。數位類比轉換電路58可以具有將電壓轉換為電流的功能或進行伽馬校正的功能。換言之，數位類比轉換電路58具有向像素輸出電流(視頻信號)的電路，即電流源電路，上述實施方式所說明的電路可以應用於電流源電路。
另外，像素具有EL元件等的顯示元件。該像素具有向顯示元件輸出電流(視頻信號)的電路，即電流源電路，上述實施方式所說明的電路也可以應用於電流源電路。
下面，簡單地說明信號線驅動電路54的工作。藉由利用觸發電路(FF)等的多個列形成移位暫存器55，且時脈信號(S-CLK)、起始脈衝(SP)和時脈反相信號(S-CLKb)輸入到移位暫存器55。根據這些信號順序地輸出採樣脈衝。
從移位暫存器55輸出的採樣脈衝被輸入到第一鎖存電路56(LAT1)。視頻信號VS從視頻信號線輸入到第一鎖存電路56(LAT1)，並且根據採樣脈衝輸入的時序將視頻信號保持在每列中。此外，在配置數位類比轉換電路58的情況下，視頻信號具有數位值。此外，在這個步驟的視頻信號通常為電壓。
但是，在第一鎖存電路56和第二鎖存電路57可以儲存類比值的情況下，在很多情況下可以省略數位擬轉換電路58。在此情況下，視頻信號通常為電流。而且，在輸出到像素區52的資料具有二值，即數位值的情況下，在很多情況下可以省略數位類比轉換電路58。
當視頻信號被保持直到第一鎖存電路56(LAT1)的最後一列時，鎖存脈衝LP(Latch Pulse)在水平回描期間從鎖存控制線輸入，並且保持在第一鎖存電路56(LAT1)中的視頻信號被一次傳送到第二鎖存電路57(LAT2)。然後，保持在第二鎖存電路57(LAT2)中的一列視頻信號一次輸入到數位類比轉換電路58。然後，從數位類比轉換電路58輸出的信號輸入到像素區52。
在保持在第二鎖存電路57(LAT2)的視頻信號輸入到數位類比轉換電路58然後輸入到像素區52的同時，再次從移位暫存器55輸出採樣脈衝。換言之，同時進行兩個工作。由此，可以實現線順序驅動。以後，反復上述工作。
另外，在數位類比轉換電路58所具有的電流源電路為進行設定工作和輸出工作的電路的情況下，需要用來向電流源電路提供電流的電路。在此情況下，配置參考電流源電路59。
另外，有時信號線驅動電路或其一部分不存在於與像素區52同一的基板上，例如使用外部IC晶片構成。在此情況下，在IC晶片與基板之間使用COG(Chip On Glass：玻璃上晶片)、TAB(Tape Automated Bonding：卷帶式自動結合)或印刷基板等連接。
注意，信號線驅動電路等的結構不侷限於圖21的結構。
例如，在第一鎖存電路56和第二鎖存電路57可以儲存類比值的情況下，如圖22所示，視頻信號VS(類比電流)可以從參考電流源電路60向第一鎖存電路56(LAT1)輸入。此外，有時在圖22中也不存在第二鎖存電路57。
接著，對作為信號線驅動電路54應用上述實施方式所說明的電路時的具體結構進行說明。
首先，圖23示出應用於信號線驅動電路的上述實施方式所說明的電路的電路結構的例子。圖23所示的電路10_1是實施方式1的圖1A所說明的電路10的結構。另外，使用同一元件符號表示與圖1A的結構相同的部分，省略其說明。圖23所示的電路10_1可以根據電路23的Vsig輸出減少了電晶體11的臨界電壓的偏差的電流。
另外，根據設置在電路10_1與負載17之間的開關70_1的導通狀態或非導通狀態的控制，控制在電路10_1中設定的減少了臨界電壓的偏差的電流的供應。在此情況下，例如配置多個電路10_1，根據由開關70_1控制，可以控制在負載中流過的電流量。
例如，如圖24所示，作為多個電路設置電路10_1至電路10_3，藉由由開關70_1至開關70_3控制可以切換在負載17中流過的電流量。此外，可以使用電路23將在電路10_1至電路10_3中流過的電流量設定為不同或相同，根據開關的導通狀態控制負載17中流過的電流量。
本實施方式相當於對其他實施方式的一部分或整體進行改變、追加、修正、去除、應用、上位概念化或下位概念化的方式。因此，可以將本實施方式的一部分或整體自由地組合於、應用於或替換為其他實施方式的一部分或整體而實施。實施方式8
在本實施方式中，說明對應於上述實施方式1中的圖25所示的像素的電路結構的俯視圖及剖面圖的結構的一個例子。
圖37所示的俯視圖示出上述實施方式1的圖25所說明的結構。此外，在圖37所示的俯視圖中，各電晶體是反交錯型電晶體。
在可以應用於圖37所示的顯示裝置的像素的俯視圖中，作為對應於圖25的結構，示出電晶體101、電晶體102T、電晶體103T、電晶體104T、電晶體105T、電晶體106T、發光元件107(只示出一方的電極)、電容元件108、佈線109、佈線111、佈線112、佈線131、佈線132、佈線133、佈線134及佈線135。
圖37所示的各結構包括導電層851、半導體層852、導電層853、導電層854、導電層855、接觸孔856、接觸孔857及接觸孔858。注意，在此未圖示各層中的絕緣層。
導電層851具有用作閘極電極或掃描線的區域。另外，導電層851設置在形成電晶體等的各元件的基板上。此外，也可以在基板與導電層851之間設置成為基底的絕緣層。
此外，對可以用於基板的基板沒有特別的限制，但是較佳地使用玻璃基板。此外，成為基底的絕緣層具有防止雜質元素從基板擴散的功能，並且可以由選自氮化矽層、氧化矽層、氮氧化矽層或氧氮化矽層中的一種或多種層的單層或疊層結構形成。
作為基板的例子，可以使用半導體基板(例如，單晶基板或矽基板)、SOI基板、石英基板、塑膠基板、金屬基板、不鏽鋼基板、具有不鏽鋼箔的基板、鎢基板、具有鎢箔的基板、撓性基板、貼合薄膜、包含纖維狀的材料的紙或者基材薄膜等。作為玻璃基板的一個例子，有鋇硼矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鈉鈣玻璃等。作為撓性基板的一個例子，有以聚對苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚碸(PES)為代表的塑膠或丙烯酸樹脂等的具有撓性的合成樹脂等。作為貼合薄膜的一個例子，有聚丙烯、聚酯、聚氟化乙烯、聚氯乙烯等。作為基材薄膜的一個例子，有聚酯、聚醯胺、聚醯亞胺、無機蒸鍍薄膜、紙類等。尤其是，藉由使用半導體基板、單晶基板或SOI基板等製造電晶體，可以製造特性、尺寸或形狀等的偏差小、電流能力高且尺寸小的電晶體。當利用上述電晶體構成電路時，可以實現電路的低功耗化或電路的高集體化。
另外，也可以使用某個基板形成電晶體，然後將電晶體轉置到其他基板上並進行配置。作為將電晶體轉置到其上的基板的一個例子，除了上述可形成電晶體的基板之外還有紙基板、玻璃紙基板、石基板、木基板、布基板(包括天然纖維(例如絲、棉、麻)、合成纖維(例如尼龍、聚氨酯、聚酯)、再生纖維(例如醋酸纖維、銅氨纖維、人造絲、再生聚酯)等)、皮革基板、橡膠基板等。藉由使用上述基板，可以實現特性良好的電晶體的形成、功耗低的電晶體的形成、耐久性高的裝置的製造、耐熱性的提高、輕量化或薄型化。
導電層851可以使用鉬(Mo)、鈦(Ti)、鉻(Cr)、鉭(Ta)、鎢(W)、鋁(Al)、銅(Cu)、釹(Nd)、鈧(Sc)等金屬材料或以這些金屬材料為主要成分的合金材料的單層或疊層來形成。
半導體層852具有用作電晶體的半導體層的區域。
半導體層852也可以包括非晶矽。半導體層852也可以包括多晶矽。或者，半導體層852也可以包括有機半導體、氧化物半導體等。
導電層853具有用作佈線、電晶體的源極或汲極的區域。
此外，作為導電層853，例如可以使用選自Al、Cr、Cu、Ta、Ti、Mo、W中的元素或以上述元素為成分的合金、組合上述元素的合金膜等。另外，也可以採用在Al、Cu等金屬層的下側和上側的一方或者兩者，層疊Ti、Mo、W等高熔點金屬層的結構。此外，藉由使用添加有防止產生在Al膜中的小丘或晶鬚的元素(Si、Nd、Sc等)的Al材料，可以提高耐熱性。
另外，導電層853也可以使用導電金屬氧化物形成。作為導電金屬氧化物，可以使用氧化銦(In₂O₃)、氧化錫(SnO₂)、氧化鋅(ZnO)、氧化銦錫(In₂O₃-SnO₂，縮寫為ITO)，氧化銦鋅(In₂O₃-ZnO)或者含氧化矽的上述金屬氧化物材料。
導電層854具有用作佈線的區域。此外，導電層854是為了提高後面形成的與透明導電層接觸的絕緣層的平坦性設置的結構，也可以不設置導電層854。
導電層855具有用作發光元件的一方的電極的區域。導電層855當從對置基板一側取出發光元件發射的光時具有反射光的功能，而當從元件基板一側取出發光元件發射的光時具有透過光的功能。
接觸孔856具有連接導電層851和導電層853的功能。在導電層851與導電層853之間具有用作閘極絕緣層的絕緣層。用作閘極絕緣層的絕緣層可以藉由電漿CVD法或濺射法等使用氧化矽層、氮化矽層、氧氮化矽層、氮氧化矽層、氧化鋁層、氮化鋁層、氧氮化鋁層、氮氧化鋁層或氧化鉿層的單層或疊層形成。
接觸孔857具有連接導電層853和導電層854的功能。在導電層853與導電層854之間具有用作鈍化層的絕緣層。作為鈍化層，可以使用無機絕緣膜諸如氮化矽膜、氮化鋁膜、氮氧化矽膜、氮氧化鋁膜等。
接觸孔858具有連接導電層854和導電層855的功能。在導電層854與導電層855之間具有賦予表面的平坦性的絕緣層。作為賦予表面的平坦性的絕緣層的材料，可以使用聚醯亞胺、丙烯酸樹脂、苯並環丁烯類樹脂等有機材料。此外，除了上述有機材料之外，還可以使用低介電常數材料(low-k材料)等。
接著，在圖26A和圖26B中說明圖37所說明的俯視圖中的電晶體106T(圖37中的點劃線A-A’間)和電容元件108(圖37中的點劃線B-B’間)的剖面圖的結構。
圖26A所示的電晶體106T例如是底閘極結構的電晶體，也稱為反交錯型電晶體。另外，對電晶體的結構沒有特別的限制，例如可以使用頂閘極結構或底閘極結構的交錯型和平面型等。此外，電晶體可以採用形成有一個通道形成區的單閘結構，也可以採用形成有兩個通道形成區的雙閘結構，還可以採用形成有三個通道形成區的三閘結構。或者，也可以是具有隔著閘極絕緣層配置在通道形成區上下的兩個閘極電極層的雙閘型。
在圖26A所示的電晶體106T的剖面圖中，在基板400上包括成為閘極的導電層851、用作閘極絕緣層的絕緣層401、半導體層852、成為源極及汲極的導電層853。此外，設置有覆蓋電晶體106T並用作鈍化層的絕緣層402。此外，在絕緣層402上設置有賦予表面的平坦性的絕緣層403。
在圖26B所示的電容元件108的剖面圖中，在基板400上包括成為一方的電極的導電層851、絕緣層401、半導體層852、成為另一方的電極的導電層853。此外，設置有覆蓋電容元件108並用作鈍化層的絕緣層402。此外，在絕緣層402上設置有賦予表面的平坦性的絕緣層403。
另外，可以應用於圖37所示的顯示裝置的像素的俯視圖不侷限於該俯視圖，也可以採用其他結構。
另外，作為其他俯視圖的結構，可以採用圖38所示的俯視圖的結構。圖38與圖37不同之處在於能夠使電路用作電流源的電晶體101的尺寸大於用作開關的電晶體的尺寸。藉由採用上述結構，可以增加能夠使電路用作電流源的電晶體101流過的電流量。
另外，作為其他俯視圖的結構，可以採用圖39所示的俯視圖的結構。圖39與圖37不同之處在於以圍繞成為能夠使電路用作電流源的電晶體101的一方的端子的電極的方式將成為另一方的端子的電極形成為U字狀。藉由採用上述結構，可以增加能夠使電路用作電流源的電晶體101流過的電流量。
另外，作為其他俯視圖的結構，可以採用圖40所示的俯視圖的結構。圖40與圖37不同之處在於以圍繞成為能夠使電路用作電流源的電晶體101的另一方的端子的電極的方式將成為一方的端子的電極形成為U字狀。藉由採用上述結構，可以增加能夠使電路用作電流源的電晶體101流過的電流量，且增大使電晶體101的閘極的電位藉由電容耦合上升時的寄生電容。
另外，在並列配置發射不同顏色的光的發光元件的像素的情況下，上述圖25所說明的像素的俯視圖也可以採用在各顏色中能夠使電路用作電流源的電晶體101或電容元件108的尺寸不同的結構。圖41示出在各顏色中能夠使電路用作電流源的電晶體101的尺寸不同的俯視圖的結構。在圖41中，電晶體101R是在具有發射紅光的發光元件的像素中能夠使電路用作電流源的電晶體。在圖41中，電晶體101G是在具有發射綠光的發光元件的像素中能夠使電路用作電流源的電晶體。在圖41中，電晶體101B是在具有發射藍光的發光元件的像素中能夠使電路用作電流源的電晶體。此外，在圖41中，電容元件108R是具有發射紅光的發光元件的像素中的電容元件。在圖41中，電容元件108G是具有發射綠光的發光元件的像素中的電容元件。在圖41中，電容元件108B是具有發射藍光的發光元件的像素中的電容元件。藉由採用上述結構，可以向各顏色的發光元件供應適當量的電流。
另外，在並列配置發射不同顏色的光的發光元件的像素的情況下，上述圖25所說明的像素的俯視圖也可以採用在各顏色中用作電源線的佈線111的寬度不同的結構。圖42示出在各顏色中用作電源線的佈線111的寬度不同的俯視圖的結構。在圖42中，佈線111R對應於用來向發射紅光的發光元件供應電流的佈線。在圖42中，佈線111G對應於用來向發射綠光的發光元件供應電流的佈線。在圖42中，佈線111B對應於用來向發射藍光的發光元件供應電流的佈線。藉由採用上述結構，可以向各顏色的發光元件供應適當量的電流。
另外，在並列配置發射不同顏色的光的發光元件的像素的情況下，上述圖25所說明的像素的俯視圖也可以採用在各顏色中發光元件107的電極的尺寸不同的結構。圖42也示出在各顏色中發光元件107的電極的尺寸不同的俯視圖的結構。在圖42中，發光元件107R對應於發射紅光的發光元件的電極。在圖42中，發光元件107G對應於發射綠光的發光元件的電極。在圖42中，發光元件107B對應於發射藍光的發光元件的電極。藉由採用上述結構，可以調整各顏色的亮度的平衡。
另外，在上述俯視圖中示出各電晶體是反交錯型電晶體，但是也可以是頂閘極型電晶體。圖43示出構成像素的各電晶體是頂閘極型時的俯視圖。另外，當採用頂閘極型電晶體時與圖37所示的俯視圖相比接觸孔859的個數增加。
接觸孔859具有連接半導體層852和導電層853的功能。
另外，如圖43所示，當構成像素的電晶體是頂閘極型時，較佳的是半導體層包括非晶矽或多晶矽。藉由採用上述結構，在半導體層中引入磷或硼等雜質元素來提高導電性，從而可以將半導體層用作電晶體間的佈線。
在此，參照圖27A和圖27B說明圖43所說明的俯視圖中的電晶體106T(圖43中的點劃線A-A’間)和電容元件108(圖43中的點劃線B-B’間)的剖面圖的結構。
圖27A所示的電晶體106T例如是頂閘極結構的電晶體。此外，電晶體可以採用形成有一個通道形成區的單閘結構，也可以採用形成有兩個通道形成區的雙閘結構，還可以採用形成有三個通道形成區的三閘結構。或者，也可以是具有隔著閘極絕緣層配置在通道形成區上下的兩個閘極電極層的雙閘型。
在圖27A所示的電晶體106T的剖面圖中，在基板410上包括具有引入雜質而提高了導電性的雜質區852_n的半導體層852、用作閘極絕緣層的絕緣層411、成為閘極的導電層851、用作層間絕緣層的絕緣層412、成為源極及汲極的導電層853。此外，設置有覆蓋絕緣層412及導電層853並賦予表面的平坦性的絕緣層413。
在圖27B所示的電容元件108的剖面圖中，在基板410上包括絕緣層411、成為一方的電極的導電層851、絕緣層412、成為另一方的電極的導電層853。此外，設置有覆蓋絕緣層412及導電層853並賦予表面的平坦性的絕緣層413。
圖44示出半導體層包括非晶矽或多晶矽，在半導體層中引入磷或硼等雜質元素來提高導電性，從而可以將半導體層用作電晶體間的佈線的俯視圖的結構。此外，在圖44中，將引入雜質元素提高了導電性的半導體層表示為半導體層860。
本實施方式相當於對其他實施方式的一部分或整體進行改變、追加、修正、去除、應用、上位概念化或下位概念化的方式。因此，可以將本實施方式的一部分或整體自由地組合於、應用於或替換為其他實施方式的一部分或整體而實施。實施方式9
在實施方式1的圖25中說明構成顯示裝置的像素的各電晶體是n通道型電晶體的電路結構。相對於此，在本實施方式中說明在顯示裝置的像素的電路結構中使用p通道型電晶體時的電路結構。
在圖25中說明像素100的電晶體101是n通道型電晶體，但是如圖45所示的像素500那樣也可以是p通道型電晶體501。
對圖25和圖45進行比較可知，以在發光元件107中流過的電流的方向相反的方式改變發光元件的連接。明確而言，採用如圖45的發光元件507那樣連接的電路結構即可。
此外，在圖45中，替換供應到佈線110的Vcat和供應到佈線111的電位VDD即可。明確而言，在圖45中供應到佈線110的電位是電位VDD，而供應到佈線111的電位是Vcat即可。而且，電位V1低於Vsig即可。
像這樣，可以將p通道型電晶體應用於能夠使電路用作電流源的電晶體。
此外，在圖25中，構成像素100的各開關也可以是p通道型電晶體。明確而言，如圖46所示，作為各開關使用作為p通道型電晶體的電晶體502T、電晶體503T、電晶體504T、電晶體505T、電晶體506T，切換導通狀態和非導通狀態而控制。此外，以與圖3A至圖3D中的像素的工作相同的方式適當地將用來切換電晶體的導通狀態和非導通狀態的信號供應到佈線131至佈線135。
此外，與圖25同樣，也可以構成像素100的各開關是n通道型電晶體，而只使電路用作電流源的電晶體是p通道型電晶體。明確而言，如圖47所示，作為各開關使用n通道型電晶體。
此外，也可以以使構成像素的各開關的導電型不同的方式設置各開關。明確而言，如圖48所示，構成像素500的開關也可以是p通道型電晶體502T、n通道型電晶體103T、p通道型電晶體504T、n通道型電晶體105T、p通道型電晶體506T。
本實施方式相當於對其他實施方式的一部分或整體進行改變、追加、修正、去除、應用、上位概念化或下位概念化的方式。因此，可以將本實施方式的一部分或整體自由地組合於、應用於或替換為其他實施方式的一部分或整體而實施。實施方式10
在實施方式1的圖25中說明構成顯示裝置的像素的各電晶體是n通道型電晶體的電路結構。尤其是本實施方式說明在顯示裝置的電路結構中使用在氧化物半導體層中形成通道形成區的電晶體時的電路結構。
在圖25中說明像素100的電晶體101是n通道型電晶體，但是如圖49所示的像素600那樣也可以是在氧化物半導體層中形成通道形成區的電晶體601。另外，在圖式中，如圖49所示，對電晶體601加上OS的符號，以表示該電晶體601是在氧化物半導體層中形成通道形成區的電晶體。
在圖49的結構中由於作為電晶體601使用在氧化物半導體層中形成通道形成區的電晶體，所以可以減少電晶體的截止電流。因此，可以實現錯誤工作少的像素的電路結構。
另外，構成像素600的各開關也可以由在氧化物半導體層中形成通道形成區的電晶體構成。明確而言，如圖50所示，各開關由在氧化物半導體層中形成通道形成區的電晶體602至電晶體606構成即可。
另外，在本說明書中說明的截止電流是指當電晶體處於非導通狀態時流過源極與汲極之間的電流。在n通道型電晶體(例如，臨界電壓為0V至2V左右)中，截止電流是指當施加到閘極與源極之間的電壓為負電壓時流過源極與汲極之間的電流。
接著，以下說明其中形成有通道形成區的氧化物半導體層的材料。如上所述在本實施方式的結構中例如也可以包含由氧化物半導體構成的層(氧化物半導體層)。
作為氧化物半導體，例如可以使用：四元金屬氧化物的In-Sn-Ga-Zn-O類氧化物半導體；三元金屬氧化物的In-Ga-Zn-O類氧化物半導體、In-Sn-Zn-O類氧化物半導體、In-Al-Zn-O類氧化物半導體、Sn-Ga-Zn-O類氧化物半導體、Al-Ga-Zn-O類氧化物半導體、Sn-Al-Zn-O類氧化物半導體、Hf-In-Zn-O類氧化物半導體；二元金屬氧化物的In-Zn-O類氧化物半導體、Sn-Zn-O類氧化物半導體、Al-Zn-O類氧化物半導體、Zn-Mg-O類氧化物半導體、Sn-Mg-O類氧化物半導體、In-Mg-O類氧化物半導體、In-Ga-O類氧化物半導體；以及一元金屬氧化物的In-O類氧化物半導體、Sn-O類氧化物半導體、Zn-O類氧化物半導體等。此外，也可以使用使上述氧化物半導體含有In、Ga、Sn、Zn以外的元素如SiO₂而得到的氧化物半導體。
例如，In-Sn-Zn-O類氧化物半導體是指包含銦(In)、錫(Sn)、鋅(Zn)的氧化物半導體，而對其成分比沒有限制。此外，例如，In-Ga-Zn-O類氧化物半導體是指包含銦(In)、鎵(Ga)、鋅(Zn)的氧化物半導體，而對其成分比沒有限制。另外，也可以將In-Ga-Zn-O類氧化物半導體稱為IGZO。
另外，氧化物半導體層可以使用氧化物半導體膜形成。當使用濺射法形成In-Sn-Zn-O類氧化物半導體膜時，靶材中的金屬元素的原子數比為In：Sn：Zn=1：2：2、2：1：3、1：1：1或20：45：35等。
此外，當使用濺射法形成In-Zn-O類氧化物半導體膜時，靶材中的金屬元素的原子數比為In：Zn=50：1至1：2(換算為莫耳數比則為In₂O₃：ZnO=25：1至1：4)，較佳為In：Zn=20：1至1：1(換算為莫耳數比則為In₂O₃：ZnO=10：1至1：2)，更佳為In：Zn=1.5：1至15：1(換算為莫耳數比則為In₂O₃：ZnO=3：4至15：2)。例如，在靶材的原子數比為In：Zn：O=X：Y：Z時，滿足Z>1.5X+Y。
另外，當使用濺射法形成In-Ga-Zn-O類氧化物半導體膜時，可以將靶材中的金屬元素的原子數比設定為In：Ga：Zn=1：1：0.5、1：1：1或1：1：2等。
另外，藉由將靶材的純度設定為99.99%以上，可以降低混入到氧化物半導體膜中的鹼金屬、氫原子、氫分子、水、羥基或氫化物等。另外，藉由使用該靶材，在氧化物半導體膜中可以降低鋰、鈉、鉀等鹼金屬的濃度。
另外，一般地認為，由於氧化物半導體對雜質不敏感，因此即使在膜中包含多量的金屬雜質也沒有問題，而也可以使用包含多量的鹼金屬諸如鈉(Na)等的廉價的鈉鈣玻璃(神谷、野村以及細野，“酸化物半導體物性開発現狀(Carrier Transport Properties and Electronic Structures of Amorphous Oxide Semiconductors：The present status：非晶氧化物半導體的物性及裝置開發的現狀)”，固體物理，2009年9月號，Vol.44，pp.621-633)。但是，這種意見不是適當的。因為鹼金屬不是構成氧化物半導體的元素，所以是雜質。在鹼土金屬不是構成氧化物半導體的元素的情況下，鹼土金屬也是雜質。尤其是，鹼金屬中的Na在與氧化物半導體層接觸的絕緣膜為氧化物的情況下擴散到該絕緣膜中而成為Na⁺。另外，在氧化物半導體層內，Na斷裂構成氧化物半導體的金屬與氧的接合或擠進其接合之中。其結果是，例如，產生因臨界電壓漂移到負方向而導致的常開啟化、遷移率的降低等的電晶體特性的劣化，而且還產生特性偏差。尤其是在氧化物半導體層中的氫濃度充分低時，該雜質所導致的電晶體的特性劣化及特性偏差的問題變得明顯。因此，當氧化物半導體層中的氫濃度為1×10¹⁸/cm³以下，尤其是1×10¹⁷/cm³以下時，較佳地降低上述雜質的濃度。明確而言，利用二次離子質譜分析法測量的Na濃度較佳為5×10¹⁶/cm³以下，更佳為1×10¹⁶/cm³以下，進一步佳為1×10¹⁵/cm³以下。同樣地，Li濃度較佳為5×10¹⁵/cm³以下，更佳為1×10¹⁵/cm³以下。同樣地，K濃度較佳為5×10¹⁵/cm³以下，更佳為1×10¹⁵/cm³以下。
另外，氧化物半導體膜處於單晶、多晶(polycrystal)或非晶等狀態。
氧化物半導體膜較佳的是CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：C軸配向結晶氧化物半導體)膜。
CAAC-OS膜不是完全的單晶，也不是完全的非晶。CAAC-OS膜是在非晶相中具有結晶部及非晶部的結晶-非晶混合相結構的氧化物半導體膜。另外，在很多情況下該結晶部的尺寸為能夠容納於一個邊長小於100nm的立方體的尺寸。另外，在使用透射電子顯微鏡(TEM：Transmission Electron Microscope)觀察時的影像中，包括在CAAC-OS膜中的非晶部與結晶部的邊界不明確。另外，利用TEM在CAAC-OS膜中觀察不到晶界(grain boundary)。因此，在CAAC-OS膜中，起因於晶界的電子遷移率的降低得到抑制。
包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，在從垂直於ab面的方向看時具有三角形或六角形的原子排列，且在從垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，在不同結晶部之間a軸及b軸的方向可以不同。在本說明書中，當只記載“垂直”時，還包括85°以上且95°以下的範圍。另外，當只記載“平行”時，還包括-5°以上且5°以下的範圍。
另外，在CAAC-OS膜中，結晶部的分佈也可以不均勻。例如，在CAAC-OS膜的形成過程中，在從氧化物半導體膜的表面一側進行結晶生長時，與被形成面近旁相比，有時在表面近旁結晶部所占的比例高。另外，藉由對CAAC-OS膜添加雜質，有時在該雜質添加區中結晶部被非晶化。
因為包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，所以根據CAAC-OS膜的形狀(被形成面的剖面形狀或表面的剖面形狀)有時朝向彼此不同的方向。另外，結晶部的c軸方向是平行於形成CAAC-OS膜時的被形成面的法線向量或表面的法線向量的方向。結晶部藉由進行成膜或進行成膜後的加熱處理等的晶化處理來形成。
使用CAAC-OS膜的電晶體可以降低因照射可見光或紫外光而產生的電特性變動。因此，這種電晶體的可靠性高。
以下，參照圖51A至圖54B詳細地說明包括在CAAC-OS膜中的結晶結構的一個例子。另外，在沒有特別的說明時，在圖51A至圖54B中，以垂直方向為c軸方向，並以與c軸方向正交的面為ab面。另外，在只說“上一半”或“下一半”時，其是指以ab面為邊界時的上一半或下一半。另外，在圖51A至圖51E中，由圓圈包圍的O表示四配位的O，由雙圈包圍的O表示三配位的O。
圖51A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構。這裏，將對於一個金屬原子只示出靠近其的氧原子的結構稱為小組。雖然圖51A所示的結構採用八面體結構，但是為了容易理解示出平面結構。另外，在圖51A的上一半及下一半中分別具有三個四配位O。圖51A所示的小組的電荷為0。
圖51B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都存在於ab面上。在圖51B的上一半及下一半分別具有一個四配位O。另外，因為In也採用五配位，所以也有可能採用圖51B所示的結構。圖51B所示的小組的電荷為0。
圖51C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構。在圖51C的上一半具有一個四配位O，並且在下一半具有三個四配位O。在圖51C的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖51C所示的小組的電荷為0。
圖51D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖51D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖51D所示的小組的電荷為+1。
圖51E示出包括兩個Zn的小組。在圖51E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖51E所示的小組的電荷為-1。
在此，將多個小組的集合體稱為中組，而將多個中組的集合體稱為大組(也稱為單元元件)。
這裏，說明這些小組彼此接合的規則。圖51A所示的六配位In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。圖51B所示的五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。圖51C所示的四配位Zn的上一半的一個O在下方向上分別具有一個靠近的Zn，而Zn的下一半的三個O在上方向上具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣，金屬原子的下方向上的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為O為四配位，所以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於一金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此接合。以下示出其理由。例如，在六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)和四配位金屬原子(Zn)中的任何一種接合。
具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。另外，除此以外，以使層結構的總和電荷成為0的方式使多個小組接合構成中組。
圖52A示出構成In-Sn-Zn類氧化物的層結構的中組的模型圖。圖52B示出由三個中組構成的大組。另外，圖52C示出從c軸方向上觀察圖52B的層結構時的原子排列。
在圖52A中，為了容易理解，省略三配位O，關於四配位O只示出其個數，例如，以③表示Sn的上一半及下一半分別具有三個四配位O。與此同樣，在圖52A中，以①表示In的上一半及下一半分別具有一個四配位O。此外，與此同樣，在圖52A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。
在圖52A中，構成In-Sn-Zn類氧化物的層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半分別具有三個四配位O的Sn與上一半及下一半分別具有一個四配位O的In接合；該In與上一半具有三個四配位O的Zn接合；藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的小組接合；藉由該小組的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合。多個上述中組彼此接合而構成大組。
這裏，三配位O及四配位O的一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包含Sn的小組的電荷為+1。因此，為了形成包含Sn的層結構，需要消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖51E所示的包含兩個Zn的小組。例如，因為如果對於一個包含Sn的小組有一個包含兩個Zn的小組則電荷被消除，而可以使層結構的總電荷為0。
明確而言，藉由反復圖52B所示的大組來可以得到In-Sn-Zn-O類結晶(In₂SnZn₃O₈)。注意，可以得到的In-Sn-Zn-O類的層結構可以由組成式In₂SnZn₂O₇(ZnO)_m(m是0或自然數)表示。
此外，使用如下材料時也與上述相同：四元金屬氧化物的In-Sn-Ga-Zn類氧化物；三元金屬氧化物的In-Ga-Zn類氧化物(也表示為IGZO)、In-Al-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物等。
例如，圖53A示出構成In-Ga-Zn-O類的層結構的中組的模型圖。
在圖53A中，構成In-Ga-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半和下一半分別具有三個四配位O的In與上一半具有一個四配位的O的Zn接合；藉由該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga接合；藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。多個上述中組彼此接合而構成大組。
圖53B示出由三個中組構成的大組。另外，圖53C示出從c軸方向上觀察圖53B的層結構時的原子排列。
在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包含In、Zn及Ga中的任一個的小組的電荷為0。因此，組合這些小組而成的中組的總電荷一直為0。
此外，構成In-Ga-Zn-O類層結構的中組不侷限於圖53A所示的中組，而有可能是組合In、Ga、Zn的排列不同的中組而成的大組。
明確而言，藉由反復圖53B所示的大組來可以得到In-Ga-Zn-O類結晶。注意，可以得到的In-Ga-Zn-O類的層結構可以由組成式InGaO₃(ZnO)_n(n是自然數)表示。
在n=1(InGaZnO₄)時，例如會得到圖54A所示的結晶結構。另外，在圖54A所示的結晶結構中，如圖51B所說明，因為Ga及In採用五配位，所以也會得到In取代Ga的結構。
另外，在n=2(InGaZn₂O₅)時，例如會得到圖54B所示的結晶結構。另外，在圖54B所示的結晶結構中，如圖51B所說明，因為Ga及In採用五配位，所以也會得到In取代Ga的結構。
CAAC-OS膜可以藉由濺射法來形成。作為靶材材料可以使用上述材料。當藉由使用濺射法形成CAAC-OS膜時，較佳為氛圍中的氧氣比高。例如，當在氬和氧的混合氣體氛圍中進行濺射法時，氧氣比較佳為30%以上，更佳為40%以上。這是因為可藉由從氛圍中補充氧來促進CAAC-OS膜的結晶化的緣故。
另外，較佳的是，在利用濺射法形成CAAC-OS膜時，預先將形成有CAAC-OS膜的基板加熱到150℃以上，更佳地加熱到170℃以上。這是因為隨著基板溫度的上升，CAAC-OS膜的結晶化被促進的緣故。
另外，較佳的是，在氮氛圍中或真空中對CAAC-OS膜進行熱處理之後，在氧氛圍中或在氧和其他氣體的混合氛圍中進行熱處理。這是因為：藉由從後一者的熱處理的氛圍中供應氧，可以補償在前一者的熱處理中產生的氧缺損。
另外，形成CAAC-OS膜的膜表面(被形成面)較佳為平坦。這是因為：由於CAAC-OS膜具有大致垂直於該被形成面的c軸，所以存在於該被形成面的凹凸會引發CAAC-OS膜中的晶界的產生。因此，較佳的是在形成CAAC-OS膜之前對該被形成表面進行化學機械拋光(CMP，即Chemical Mechanical Polishing)等平坦化處理。另外，該被形成面的平均粗糙度較佳為0.5nm以下，更佳為0.3nm以下。
另外，有時在藉由濺射等形成的氧化物半導體膜中包含作為雜質的水分或氫(包括羥基)。在本發明的一個方式中，為了減少氧化物半導體膜(或者，使用氧化物半導體膜形成的氧化物半導體層)中的水分或氫等雜質(實現脫水化或脫氫化)，在減壓氛圍下、氮或稀有氣體等惰性氣體氛圍下、氧氣氛圍下或超乾燥空氣(使用CRDS(cavity ring-down laser spectroscopy：光腔衰蕩光譜法)方式的露點計進行測量時的水分量是20ppm(露點換算為-55℃)以下，較佳的是1ppm以下，更佳的是10ppb以下的空氣)氛圍下對氧化物半導體膜(氧化物半導體層)進行加熱處理。
藉由對氧化物半導體膜(氧化物半導體層)進行加熱處理，可以使氧化物半導體膜(氧化物半導體層)中的水分或氫脫離。明確而言，在250℃以上且750℃以下，較佳的是在400℃以上且低於基板的應變點的溫度下進行加熱處理，即可。例如，以500℃進行3分鐘以上且6分鐘以下左右的加熱處理即可。若對加熱處理使用RTA法，則可以在短時間內進行脫水化或脫氫化，因此也能以超過玻璃基板的應變點的溫度進行處理。
這樣在使氧化物半導體膜(氧化物半導體層)中的水分或氫脫離之後添加氧。像這樣，藉由減少氧化物半導體膜(氧化物半導體層)中等的氧缺陷，可以使氧化物半導體膜(氧化物半導體層)成為i型化或無限趨近於i型。
例如，關於氧的添加，可藉由形成接觸於氧化物半導體膜(氧化物半導體層)且具有其氧量多於化學計量成分比的區域的絕緣膜，然後進行加熱來進行。這樣，可以對氧化物半導體膜(氧化物半導體層)供應絕緣膜中的過剩的氧。這樣，可以使氧化物半導體膜(氧化物半導體層)包含過剩的氧。過剩包含的氧例如存在於構成氧化物半導體膜(氧化物半導體層)的結晶的晶格間。
另外，也可以將具有其氧量多於化學計量成分比的區域的絕緣膜僅用於與氧化物半導體膜(氧化物半導體層)接觸的絕緣膜中的位於上層的絕緣膜和位於下層的絕緣膜中的某一方，但是較佳地用於兩者的絕緣膜。藉由將具有其氧量多於化學計量成分比的區域的絕緣膜用於與氧化物半導體膜(氧化物半導體層)接觸的絕緣膜中的位於上層及下層的絕緣膜，以形成夾著氧化物半導體膜(氧化物半導體層)的結構，從而可以進一步提高上述效果。
在此，具有其氧量多於化學計量成分比的區域的絕緣膜既可以為單層的絕緣膜又可以為由層疊的多個絕緣膜構成。此外，該絕緣膜較佳的是儘量不包含水分或氫等雜質。當在絕緣膜中包含氫時，該氫侵入到氧化物半導體膜(氧化物半導體層)，或氫抽出氧化物半導體膜(氧化物半導體層)中的氧，而使氧化物半導體膜低電阻化(n型化)，因此有可能形成寄生通道。因此，為了使絕緣膜儘量不含有氫，當形成膜時不使用氫是重要的。此外，絕緣膜較佳地使用阻擋性高的材料。例如，作為阻擋性高的絕緣膜，可以使用氮化矽膜、氮氧化矽膜、氮化鋁膜、氧化鋁膜或氮氧化鋁膜等。當使用多個層疊的絕緣膜時，將氮的含有比率低的氧化矽膜、氧氮化矽膜等的絕緣膜形成在與上述阻擋性高的絕緣膜相比更接近氧化物半導體膜(氧化物半導體層)的一側。然後，以夾著含氮比率低的絕緣膜且與氧化物半導體膜(氧化物半導體層)重疊的方式形成阻擋性高的絕緣膜。藉由使用阻擋性高的絕緣膜，可以防止水分或氫等雜質侵入到氧化物半導體膜(氧化物半導體層)內或者氧化物半導體膜(氧化物半導體層)與其他絕緣膜的介面及其附近。另外，藉由以與氧化物半導體膜(氧化物半導體層)接觸的方式形成氮比率低的氧化矽膜、氧氮化矽膜等的絕緣膜，從而可以防止使用阻擋性高的材料的絕緣膜直接接觸於氧化物半導體膜(氧化物半導體層)。
此外，使氧化物半導體膜(氧化物半導體層)中的水分或氫脫離之後的氧的添加也可以在氧氛圍下對氧化物半導體膜(氧化物半導體層)進行加熱處理來實施。加熱處理的溫度例如為100℃以上且小於350℃，較佳為150℃以上且小於250℃。上述用於氧氛圍下的加熱處理的氧氣較佳的是不包含水、氫等。或者，較佳的是將引入到加熱處理裝置中的氧氣的純度設定為6N(99.9999%)以上，更佳地設定為7N(99.99999%)以上(即，將氧中的雜質濃度設定為1ppm以下，較佳地設定為0.1ppm以下)。
或者，使氧化物半導體膜(氧化物半導體層)中的水分或氫脫離之後的氧添加也可以利用離子植入法或離子摻雜法等進行。例如，將以2.45GHz的微波電漿化後的氧添加到氧化物半導體膜(氧化物半導體層)，即可。
可以將上述那樣形成的氧化物半導體層用於電晶體601的半導體層。像這樣，可以得到顯著降低了截止電流的電晶體601。
或者，電晶體601的半導體層也可以包含微晶矽。微晶矽是具有非晶和晶體結構(包括單晶、多晶)之間的中間結構的半導體。在微晶矽中結晶粒徑為2nm以上且200nm以下，較佳為10nm以上且80nm以下，更佳為20nm以上且50nm以下，進一步佳為25nm以上且33nm以下的柱狀結晶或針狀結晶相對於基板表面沿法線方向成長。因此，柱狀結晶或針狀結晶的介面有時形成有晶界。
或者，電晶體601的半導體層也可以包含非晶矽。或者，電晶體601的半導體層也可以包含多晶矽。或者，電晶體601的半導體層也可以包含有機半導體或碳奈米管等。
本實施方式相當於對其他實施方式的一部分或整體進行改變、追加、修正、去除、應用、上位概念化或下位概念化的方式。因此，可以將本實施方式的一部分或整體自由地組合於、應用於或替換為其他實施方式的一部分或整體而實施。實施方式11
在本實施方式中，參照圖55A和圖55B說明具有上述實施方式所示的像素結構的顯示面板單元的結構。
另外，圖55A是顯示面板單元的俯視圖，圖55B是沿圖55A中的A-A’切斷的剖面圖。該顯示面板單元包括以虛線表示的信號線驅動電路6701、像素部6702、第一掃描線驅動電路6703、第二掃描線驅動電路6706。此外，該顯示面板單元還包括密封基板6704、密封材料6705。由密封材料6705圍繞的內側是空間6707。
另外，佈線6708是用來傳輸輸入到第一掃描線驅動電路6703、第二掃描線驅動電路6706以及信號線驅動電路6701的信號的佈線。並且，從成為外部輸入端子的FPC6709(撓性印刷電路)接收視頻信號、時脈信號、起始信號等。在FPC6709和顯示面板單元的連接部分上，藉由COG(Chip On Glass：玻璃上晶片)等安裝有IC晶片6719(形成記憶體電路、緩衝器電路等的半導體晶片)。此外，儘管在此僅圖示了FPC6709，但是也可以在該FPC6709上安裝印刷線路板(PWB)。本說明書中的顯示裝置不僅包括顯示面板單元的主體，還包括安裝有FPC或PWB的顯示面板。此外，還包括安裝有IC晶片等的顯示面板。
下面，參照圖55B說明剖面結構。在基板6710上形成有像素部6702和其週邊驅動電路(第一掃描線驅動電路6703、第二掃描線驅動電路6706以及信號線驅動電路6701)。在此，示出信號線驅動電路6701和像素部6702。
另外，信號線驅動電路6701由單一導電型的電晶體如n通道型電晶體6720和n通道型電晶體6721構成。另外，藉由作為像素結構使用圖25的像素結構，可以使用單一導電型的電晶體構成像素。因此，當由n通道型電晶體形成週邊驅動電路時，可以製造使用單一導電型的電晶體的顯示面板單元。當然，不僅使用n通道型電晶體，而且還可以使用p通道型電晶體形成CMOS電路。此外，在本實施方式中示出在基板上一起形成有週邊驅動電路的顯示面板單元，但是本發明不侷限於此，週邊驅動電路的整體或一部分也可以形成在IC晶片等上並且藉由COG等安裝。在上述情況下，驅動電路不需要是單一導電型的，而可以組合p通道型電晶體使用。
另外，像素部6702具有電晶體6711、電晶體6712。另外，電晶體6712的源極電極連接到第一電極6713(像素電極)。此外，以覆蓋第一電極6713的端部的方式形成有絕緣物6714。在此，藉由使用正型感光性丙烯樹脂膜，形成絕緣物6714。
此外，為了改善覆蓋率，以將絕緣物6714的上端部或下端部形成為具有曲率的曲面的方式形成絕緣物6714。例如，在採用正型感光性丙烯酸樹脂作為絕緣物6714的材料的情況下，較佳的是僅將絕緣物6714的上端部形成為具有曲率半徑(0.2μm至3μm)的曲面。此外，作為絕緣物6714，可以使用負型感光性樹脂或正型感光性樹脂。
在第一電極6713上分別形成有包含有機化合物的層6716以及第二電極6717(反電極)。在此，作為用於用作陽極的第一電極6713的材料，較佳地使用具有高功函數的材料。例如，除了使用氧化銦錫膜、氧化銦鋅膜、氮化鈦膜、鉻膜、鎢膜、Zn膜、Pt膜等的單層膜以外，還可以使用氮化鈦膜和以鋁為主要成分的膜的疊層，氮化鈦膜、以鋁為主要成分的膜和氮化鈦膜的三層結構等。此外，當採用疊層結構時，可以降低佈線的電阻，並實現優良的歐姆接觸，且將該疊層結構用作陽極。
此外，藉由使用蒸鍍掩模的蒸鍍法或噴墨法形成包含有機化合物的層6716。作為包含有機化合物的層6716，其一部分使用元素週期表的第四族的金屬錯合物。作為能夠與該金屬錯合物組合而使用的材料，可以使用低分子類材料或高分子類材料。此外，通常，作為用於包含有機化合物的層的材料，大多使用單層或疊層的有機化合物。但是，在本實施方式中也包括在由有機化合物構成的膜中的一部分使用無機化合物的結構。再者，也可以使用已知的三重態材料。
再者，作為用於形成在包含有機化合物的層6716上的用作陰極的第二電極6717的材料，使用具有低功函數的材料(Al、Ag、Li、Ca，或這些材料的合金諸如MgAg、MgIn、AlLi、CaF₂或Ca₃N₂)，即可。另外，當在包含有機化合物的層6716中產生的光透過第二電極6717時，較佳地使用使其膜厚成為薄的金屬薄膜和透明導電膜(氧化銦錫、氧化銦氧化鋅(In₂O₃-ZnO)或者氧化鋅(ZnO)等)的疊層作為第二電極6717(陰極)。
再者，藉由利用密封材料6705將密封基板6704和基板6710貼在一起，得到發光元件6718被配置在由基板6710、密封基板6704以及密封材料6705圍繞的空間6707中的結構。注意，空間6707可以填充有惰性氣體(氮、氬等)或密封材料6705。
另外，較佳地使用環氧類樹脂作為密封材料6705。此外，這些材料較佳的是盡可能不使水分和氧透過的材料。此外，作為密封基板6704，除了使用玻璃基板、石英基板以外，還可以使用由FRP(Fiberglass-Reinforced Plastics：玻璃纖維強化塑膠)、PVF(聚氟乙烯)、聚酯、丙烯酸樹脂等構成的塑膠基板。
藉由上述步驟，可以得到具有上述實施方式1至實施方式10的像素結構的顯示面板單元。
接著，參照圖97說明包括在圖55A和圖55B中說明的顯示面板單元的顯示模組的結構例。
顯示模組8000在上部覆蓋物8001與下部覆蓋物8002之間包括連接於FPC8003的觸摸面板單元8004、連接於FPC8005的顯示面板單元8006、框架8007、印刷基板8008。
上部覆蓋物8001及下部覆蓋物8002根據觸摸面板單元8004及顯示面板單元8006的尺寸可以適當地改變形狀或尺寸。
可以使電阻膜方式或靜電容量方式的觸摸面板重疊於顯示面板單元8006使用觸摸面板單元8004。此外，也可以使顯示面板單元8006的對置基板(密封基板)具有觸摸面板的功能。另外，也可以在顯示面板單元8006的各像素內設置光感測器，而用作光學觸摸面板。
作為顯示面板單元8006可以使用圖55A和圖55B的顯示面板單元。換言之，藉由將實施方式1至實施方式10的像素結構應用於像素結構，可以使用單一導電型的電晶體構成像素。此外，藉由使用n通道型電晶體構成週邊驅動電路可以製造使用單一導電型的電晶體的顯示面板單元。
框架8007除了具有保護顯示面板單元8006的功能以外還具有用來遮斷因印刷基板8008的工作而產生的電磁波的電磁遮罩的功能。此外，框架8007具有放熱板的功能。
印刷基板8008具有用來輸出電源電路、視頻信號及時脈信號的信號處理電路。將電力供應到電源電路的電源可以是外部的商業電源或另行設置的電池的電源。
此外，在顯示模組8000中還設置偏光板、相位差板、稜鏡片等的構件。
本實施方式相當於對其他實施方式的一部分或整體進行改變、追加、修正、去除、應用、上位概念化或下位概念化的方式。因此，可以將本實施方式的一部分或整體自由地組合於、應用於或替換為其他實施方式的一部分或整體而實施。實施方式12
在本實施方式中說明電子裝置的例子。
圖56A至圖56H以及圖57A至圖57D是示出電子裝置的圖。這些電子裝置可以包括外殼5000、顯示部5001、揚聲器5003、LED燈5004、操作鍵5005(包括電源開關或操作開關)、連接端子5006、感測器5007(它具有測定如下因素的功能：力、位移、位置、速度、加速度、角速度、轉速、距離、光、液、磁、溫度、化學物質、聲音、時間、硬度、電場、電流、電壓、電力、射線、流量、濕度、傾斜度、振動、氣味或紅外線)、麥克風5008等。
圖56A示出移動電腦，該移動電腦除了上述以外還可以包括開關5009、紅外埠5010等。圖56B示出具備儲存介質的可攜式影像再現裝置(例如DVD再現裝置)，該可攜式影像再現裝置除了上述以外還可以包括第二顯示部5002、儲存介質讀取部5011等。圖56C示出護目鏡型顯示器，該護目鏡型顯示器除了上述以外還可以包括第二顯示部5002、支撐部5012、耳機5013等。圖56D示出可攜式遊戲機，該可攜式遊戲機除了上述以外還可以包括儲存介質讀取部5011等。圖56E示出具有電視接收功能的數位相機，該數位相機除了上述以外還可以包括天線5014、快門按鈕5015、影像接收部5016等。圖56F示出可攜式遊戲機，該可攜式遊戲機除了上述以外還可以包括第二顯示部5002、儲存介質讀取部5011等。圖56G示出電視接收機，該電視接收機除了上述以外還可以包括調諧器、影像處理部等。圖56H示出可攜式電視接收機，該可攜式電視接收機除了上述以外還可以包括能夠收發信號的充電器5017等。圖57A示出顯示器，該顯示器除了上述以外還可以包括支撐台5018等。圖57B示出相機，該相機除了上述以外還可以包括外部連接埠5019、快門按鈕5015、影像接收部5016等。圖57C示出電腦，該電腦除了上述以外還可以包括指向裝置5020、外部連接埠5019、讀寫器5021等。圖57D示出行動電話機，該行動電話機除了上述以外還可以包括發送部、接收部、用於行動電話/移動終端的單波段播放(one-segment broadcasting)部分接收服務用調諧器等。
圖56A至圖56H、圖57A至圖57D所示的電子裝置可以具有各種功能。例如，可以具有如下功能：將各種資訊(靜態影像、動態影像、文字影像等)顯示在顯示部上；觸控面板；顯示日曆、日期或時刻等；藉由利用各種軟體(程式)控制處理；進行無線通信；藉由利用無線通信功能來連接到各種電腦網路；藉由利用無線通信功能，進行各種資料的發送或接收；讀出儲存在儲存介質中的程式或資料來將其顯示在顯示部上；等。再者，在具有多個顯示部的電子裝置中，可以具有如下功能：一個顯示部主要顯示影像資訊，而另一個顯示部主要顯示文字資訊；或者，在多個顯示部上顯示考慮到視差的影像來顯示立體影像；等。再者，在具有影像接收部的電子裝置中，可以具有如下功能：拍攝靜態影像；拍攝動態影像；對所拍攝的影像進行自動或手動校正；將所拍攝的影像儲存在儲存介質(外部或內置於相機)中；將所拍攝的影像顯示在顯示部上；等。注意，圖56A至圖56H、圖57A至圖57D所示的電子裝置可具有的功能不侷限於上述功能，而可以具有各種各樣的功能。
本實施方式所述的電子裝置的特徵在於具有用來顯示某些資訊的顯示部。
下面，說明半導體裝置的應用例子。
圖57E示出將半導體裝置和建築物設置為一體的例子。圖57E包括外殼5022、顯示部5023、作為操作部的遙控單元5024、揚聲器5025等。半導體裝置以壁掛式的方式結合到建築物內並且可以不需要較大的空間而設置。
圖57F示出在建築物內將半導體裝置和建築物設置為一體的另一個例子。顯示模組5026和浴室5027設置為一體，並且洗澡的人可以觀看顯示模組5026。
注意，在本實施方式中，舉出牆、浴室作為建築物的例子。但是，本實施方式不侷限於此，也可以將半導體裝置安裝到各種建築物。
下面，示出將半導體裝置和移動體設置為一體的例子。
圖57G是示出將半導體裝置設置到汽車中的例子的圖。顯示面板5028被安裝到汽車的車體5029，並且可以根據需要而顯示車體的工作或從車體內部或外部輸入的資訊。另外，也可以具有導航功能。
圖57H是示出將半導體裝置和旅客用飛機設置為一體的例子的圖。圖57H是示出在將顯示模組5031設置在旅客用飛機的座位上方的天花板5030的情況下的使用形狀的圖。顯示模組5031藉由鉸鏈部5032被結合到天花板5030，並且利用鉸鏈部5032的伸縮乘客可以觀看顯示模組5031。顯示模組5031具有藉由乘客的操作來顯示資訊的功能。
注意，在本實施方式中，舉出汽車、飛機作為移動體，但是不限於此，還可以設置在各種移動體諸如摩托車、自動四輪車(包括汽車、公共汽車等)、電車(包括單軌、鐵路等)以及船舶等。
注意，在本說明書等中，可以在某一個實施方式中所述的圖式或文章中取出其一部分而構成發明的一個方式。從而，在記載有說明某一部分的圖式或文章的情況下，取出其一部分的圖式或文章的內容也是作為發明的一個方式被公開的，所以能夠構成發明的一個方式。因此，例如，可以在記載有一個或多個有源元件(電晶體、二極體等)、佈線、無源元件(電容元件、電阻元件等)、導電層、絕緣層、半導體層、有機材料、無機材料、構件、裝置、工作方法、製造方法等的圖式或文章中，取出其一部分而構成發明的一個方式。例如，可以從具有N個(N是整數)電路元件(電晶體、電容元件等)構成的電路圖中取出M個(M是整數，M<N)電路元件(電晶體、電容元件等)來構成發明的一個方式。作為其他例子，可以從具有N個(N是整數)層構成的剖面圖中取出M個(M是整數，M<N)層來構成發明的一個方式。再者，作為其他例子，可以從具有N個(N是整數)要素構成的流程圖中取出M個(M是整數，M<N)要素來構成發明的一個方式。
此外，在本說明書等中，在某一個實施方式所述的圖式或文章中記載至少一個具體例子的情況下，所屬技術領域的普通技術人員可以很容易地理解一個事實就是由上述具體例子導出該具體例子的上位概念。從而，在某一個實施方式中所述的圖式或文章中記載至少一個具體例子的情況下，該具體例子的上位概念也作為發明的一個方式被公開，並可以構成發明的一個方式。
另外，在本說明書等中，至少在圖式中記載的內容(也可以是圖式中的一部分)作為發明的一個方式被公開，並可以構成發明的一個方式。因此，只要在圖式中記載某一個內容，即使不使用文章描述，就該內容作為發明的一個方式被公開，並可以構成發明的一個方式。同樣地，取出圖式中的一部分的圖式也作為發明的一個方式被公開，並可以構成發明的一個方式。
10‧‧‧電路
10_1‧‧‧電路
10_2‧‧‧電路
10_3‧‧‧電路
10A‧‧‧電路
10B‧‧‧電路
10C‧‧‧電路
10p‧‧‧電路
10q‧‧‧電路
10r‧‧‧電路
10s‧‧‧電路
10t‧‧‧電路
10v‧‧‧電路
10w‧‧‧電路
11‧‧‧電晶體
11A‧‧‧電晶體
11B‧‧‧電晶體
11C‧‧‧電晶體
11D‧‧‧電晶體
12‧‧‧開關
12T‧‧‧電晶體
13‧‧‧開關
13T‧‧‧電晶體
14‧‧‧開關

14T‧‧‧電晶體
15‧‧‧開關
15T‧‧‧電晶體
16‧‧‧開關
16T‧‧‧電晶體
17‧‧‧負載
18‧‧‧電容元件
19‧‧‧佈線
20‧‧‧佈線
21‧‧‧佈線
22‧‧‧佈線
23‧‧‧電路
24‧‧‧電路
25‧‧‧電路
26‧‧‧電路
27A‧‧‧電路
27B‧‧‧電路
27C‧‧‧電路
27D‧‧‧電路
27E‧‧‧電路
27F‧‧‧電路
27G‧‧‧電路
27H‧‧‧電路
27I‧‧‧電路
28‧‧‧電路
29‧‧‧電路
31‧‧‧佈線
32‧‧‧佈線
33‧‧‧佈線
34‧‧‧佈線
35‧‧‧佈線
36‧‧‧佈線
37‧‧‧佈線
38‧‧‧佈線
39‧‧‧佈線
41‧‧‧開關
41T‧‧‧電晶體
42‧‧‧開關
42T‧‧‧電晶體
43‧‧‧開關
43T‧‧‧電晶體
44‧‧‧佈線
45‧‧‧開關
45T‧‧‧電晶體
46‧‧‧佈線
51‧‧‧顯示裝置
52‧‧‧像素區
53‧‧‧閘極線驅動電路
54‧‧‧信號線驅動電路
55‧‧‧移位暫存器
56‧‧‧鎖存電路
57‧‧‧鎖存電路
58‧‧‧數位類比轉換電路
59‧‧‧參考電流源電路
60‧‧‧參考電流源電路
70_1‧‧‧開關
70_2‧‧‧開關
70_3‧‧‧開關
100‧‧‧像素
100p‧‧‧像素
100q‧‧‧像素
100r‧‧‧像素
100s‧‧‧像素
100t‧‧‧像素
100v‧‧‧像素
100w‧‧‧像素
101‧‧‧電晶體
101B‧‧‧電晶體
101G‧‧‧電晶體
101R‧‧‧電晶體
102‧‧‧開關
102T‧‧‧電晶體
103‧‧‧開關
103T‧‧‧電晶體
104‧‧‧開關
104T‧‧‧電晶體
105‧‧‧開關
105T‧‧‧電晶體
106‧‧‧開關
106T‧‧‧電晶體
107‧‧‧發光元件
107B‧‧‧發光元件
107G‧‧‧發光元件
107R‧‧‧發光元件
108‧‧‧電容元件
108B‧‧‧電容元件
108G‧‧‧電容元件
108R‧‧‧電容元件
109‧‧‧佈線
110‧‧‧佈線
111‧‧‧佈線
111B‧‧‧佈線
111G‧‧‧佈線
111R‧‧‧佈線
112‧‧‧佈線
127A‧‧‧電路
131‧‧‧佈線
132‧‧‧佈線
133‧‧‧佈線
134‧‧‧佈線
135‧‧‧佈線
141‧‧‧開關
142‧‧‧開關
143‧‧‧開關
144‧‧‧佈線
145‧‧‧開關
146‧‧‧佈線
201‧‧‧信號線驅動電路
202A‧‧‧掃描線驅動電路
202B‧‧‧掃描線驅動電路
202C‧‧‧掃描線驅動電路
202D‧‧‧掃描線驅動電路
202E‧‧‧掃描線驅動電路
203‧‧‧像素區
400‧‧‧基板
401‧‧‧絕緣層
402‧‧‧絕緣層
403‧‧‧絕緣層
410‧‧‧基板
411‧‧‧絕緣層
412‧‧‧絕緣層
413‧‧‧絕緣層
500‧‧‧像素
501‧‧‧p通道型電晶體
502T‧‧‧電晶體
503T‧‧‧電晶體
504T‧‧‧電晶體
505T‧‧‧電晶體
506T‧‧‧電晶體
507‧‧‧發光元件
600‧‧‧像素
601‧‧‧電晶體
602‧‧‧電晶體
605‧‧‧電晶體
851‧‧‧導電層
852‧‧‧半導體層
852_n‧‧‧雜質區
853‧‧‧導電層
854‧‧‧導電層
855‧‧‧導電層
856‧‧‧接觸孔
857‧‧‧接觸孔
858‧‧‧接觸孔
859‧‧‧接觸孔
860‧‧‧半導體層
5000‧‧‧外殼
5001‧‧‧顯示部
5002‧‧‧顯示部
5003‧‧‧揚聲器
5004‧‧‧LED燈
5005‧‧‧操作鍵
5006‧‧‧連接端子
5007‧‧‧感測器
5008‧‧‧麥克風
5009‧‧‧開關
5010‧‧‧紅外埠
5011‧‧‧儲存介質讀取部
5012‧‧‧支撐部
5013‧‧‧耳機
5014‧‧‧天線
5015‧‧‧快門按鈕
5016‧‧‧影像接收部
5017‧‧‧充電器
5018‧‧‧支撐台
5019‧‧‧外部連接埠
5020‧‧‧指向裝置
5021‧‧‧讀寫器
5022‧‧‧外殼
5023‧‧‧顯示部
5024‧‧‧遙控單元
5025‧‧‧揚聲器
5026‧‧‧顯示模組
5027‧‧‧浴室
5028‧‧‧顯示模組
5029‧‧‧車體
5030‧‧‧天花板
5031‧‧‧顯示模組
5032‧‧‧鉸鏈部
6701‧‧‧信號線驅動電路
6702‧‧‧像素部
6703‧‧‧掃描線驅動電路
6704‧‧‧密封基板
6705‧‧‧密封材料
6706‧‧‧掃描線驅動電路
6707‧‧‧空間
6708‧‧‧佈線
6710‧‧‧基板
6711‧‧‧電晶體
6712‧‧‧電晶體
6713‧‧‧電極
6714‧‧‧絕緣物
6717‧‧‧電極
6718‧‧‧發光元件
6719‧‧‧IC晶片
6720‧‧‧n通道型電晶體
6721‧‧‧n通道型電晶體
在圖式中：圖1A和圖1B是示出本發明的一個方式的電路的一個例子的電路圖；圖2A和圖2B是示出本發明的一個方式的電路的一個例子的電路圖；圖3A至圖3D是示出本發明的一個方式的電路的一個例子的電路圖；圖4A至圖4D是示出本發明的一個方式的電路的一個例子的電路圖；圖5A至圖5D是示出本發明的一個方式的電路的一個例子的電路圖；圖6A至圖6D是示出本發明的一個方式的電路的一個例子的電路圖；圖7是示出本發明的一個方式的電路的一個例子的電路圖；圖8是示出本發明的一個方式的電路的一個例子的電路圖；圖9是示出本發明的一個方式的電路的一個例子的電路圖；圖10A和圖10B是示出本發明的一個方式的電路的一個例子的電路圖；圖11A至圖11D是示出本發明的一個方式的電路的一個例子的電路圖；圖12A至圖12D是示出本發明的一個方式的電路的一個例子的電路圖；圖13A和圖13B是示出本發明的一個方式的電路的一個例子的電路圖；圖14A至圖14C是示出本發明的一個方式的電路的一個例子的電路圖；圖15A至圖15C是示出本發明的一個方式的電路的一個例子的電路圖；圖16是示出本發明的一個方式的電路的一個例子的電路圖；圖17A和圖17B是示出本發明的一個方式的電路的一個例子的電路圖；圖18A和圖18B是示出本發明的一個方式的電路的一個例子的電路圖；圖19A和圖19B是示出本發明的一個方式的電路的一個例子的電路圖；圖20A和圖20B是示出本發明的一個方式的電路的一個例子的電路圖；圖21是示出本發明的一個方式的電路的一個例子的塊圖；圖22是示出本發明的一個方式的電路的一個例子的塊圖；圖23是示出本發明的一個方式的電路的一個例子的電路圖；圖24是示出本發明的一個方式的電路的一個例子的電路圖；圖25是示出本發明的一個方式的像素的一個例子的電路圖；圖26A和圖26B是示出本發明的一個方式的像素的一個例子的剖面圖；圖27A和圖27B是示出本發明的一個方式的像素的一個例子的剖面圖；圖28是示出本發明的一個方式的像素的一個例子的電路圖；圖29是示出本發明的一個方式的像素的一個例子的塊圖；圖30是示出本發明的一個方式的像素的一個例子的電路圖；圖31是示出本發明的一個方式的像素的一個例子的電路圖；圖32是示出本發明的一個方式的像素的一個例子的電路圖；圖33是示出本發明的一個方式的像素的一個例子的電路圖；圖34是示出本發明的一個方式的像素的一個例子的電路圖；圖35是示出本發明的一個方式的像素的一個例子的電路圖；圖36是示出本發明的一個方式的像素的一個例子的電路圖；圖37是示出本發明的一個方式的像素的一個例子的俯視圖；圖38是示出本發明的一個方式的像素的一個例子的俯視圖；圖39是示出本發明的一個方式的像素的一個例子的俯視圖；圖40是示出本發明的一個方式的像素的一個例子的俯視圖；圖41是示出本發明的一個方式的像素的一個例子的俯視圖；圖42是示出本發明的一個方式的像素的一個例子的俯視圖；圖43是示出本發明的一個方式的像素的一個例子的俯視圖；圖44是示出本發明的一個方式的像素的一個例子的俯視圖；圖45是示出本發明的一個方式的像素的一個例子的電路圖；圖46是示出本發明的一個方式的像素的一個例子的電路圖；圖47是示出本發明的一個方式的像素的一個例子的電路圖；圖48是示出本發明的一個方式的像素的一個例子的電路圖；圖49是示出本發明的一個方式的像素的一個例子的電路圖；圖50是示出本發明的一個方式的像素的一個例子的電路圖；圖51A至圖51E是說明有關本發明的一個方式的氧化物材料的結構的圖；圖52A至圖52C是說明有關本發明的一個方式的氧化物材料的結構的圖；圖53A至圖53C是說明有關本發明的一個方式的氧化物材料的結構的圖；圖54A和圖54B是說明有關本發明的一個方式的氧化物材料的結構的圖；圖55A和圖55B是示出本發明的一個方式的顯示面板單元的一個例子的俯視圖及剖面圖；圖56A至圖56H是說明可應用本發明的一個方式的顯示裝置的電子裝置的圖；圖57A至圖57H是說明可應用本發明的一個方式的顯示裝置的電子裝置的圖；圖58是示出本發明的一個方式的電路的一個例子的電路圖；圖59是示出本發明的一個方式的電路的一個例子的電路圖；圖60是示出本發明的一個方式的電路的一個例子的電路圖；圖61是示出本發明的一個方式的電路的一個例子的電路圖；圖62A和圖62B是示出本發明的一個方式的像素的一個例子的電路圖；圖63A和圖63B是示出本發明的一個方式的像素的一個例子的電路圖；圖64是示出本發明的一個方式的電路的一個例子的電路圖；圖65是示出本發明的一個方式的電路的一個例子的電路圖；圖66是示出本發明的一個方式的電路的一個例子的電路圖；圖67是示出本發明的一個方式的電路的一個例子的電路圖；圖68是示出本發明的一個方式的電路的一個例子的電路圖；圖69是示出本發明的一個方式的電路的一個例子的電路圖；圖70是示出本發明的一個方式的電路的一個例子的電路圖；圖71是示出本發明的一個方式的電路的一個例子的電路圖；圖72是示出本發明的一個方式的電路的一個例子的電路圖；圖73是示出本發明的一個方式的電路的一個例子的電路圖；圖74是示出本發明的一個方式的電路的一個例子的電路圖；圖75是示出本發明的一個方式的電路的一個例子的電路圖；圖76是示出本發明的一個方式的電路的一個例子的電路圖；圖77是示出本發明的一個方式的電路的一個例子的電路圖；圖78是示出本發明的一個方式的電路的一個例子的電路圖；圖79A和圖79B是示出本發明的一個方式的電路的一個例子的電路圖；圖80是示出本發明的一個方式的電路的一個例子的電路圖；圖81是示出本發明的一個方式的電路的一個例子的電路圖；圖82是示出本發明的一個方式的電路的一個例子的電路圖；圖83是示出本發明的一個方式的電路的一個例子的電路圖；圖84是示出本發明的一個方式的電路的一個例子的電路圖；圖85是示出本發明的一個方式的電路的一個例子的電路圖；圖86是示出本發明的一個方式的電路的一個例子的電路圖；圖87是示出本發明的一個方式的電路的一個例子的電路圖；圖88A和圖88B是示出本發明的一個方式的電路的一個例子的電路圖；圖89是示出本發明的一個方式的電路的一個例子的電路圖；圖90是示出本發明的一個方式的電路的一個例子的電路圖；圖91是示出本發明的一個方式的電路的一個例子的電路圖；圖92是示出本發明的一個方式的電路的一個例子的電路圖；圖93是示出本發明的一個方式的電路的一個例子的電路圖；圖94是示出本發明的一個方式的電路的一個例子的電路圖；圖95是示出本發明的一個方式的電路的一個例子的電路圖；圖96是示出本發明的一個方式的電路的一個例子的電路圖；圖97是示出本發明的一個方式的顯示模組的一個例子的圖。
10‧‧‧電路
11‧‧‧電晶體
12‧‧‧開關
13‧‧‧開關
14‧‧‧開關
15‧‧‧開關
16‧‧‧開關
17‧‧‧負載
18‧‧‧電容元件
19‧‧‧佈線
20‧‧‧佈線
21‧‧‧佈線
22‧‧‧佈線

权利要求:
Claims (23)
[1] 一種半導體裝置，包括：電晶體；一方的端子與該電晶體的閘極電連接的第一開關；一方的端子與該電晶體的源極和汲極中的一方電連接的第二開關；一方的端子與該電晶體的該源極和汲極中的一方電連接的第三開關；一方的端子與該電晶體的該源極和汲極中的另一方及該第一開關的另一方的端子電連接的第四開關；一方的端子與該第三開關的另一方的端子電連接的第五開關；一方的電極與該電晶體的該閘極電連接且另一方的電極與該第三開關的另一方的端子電連接的電容元件；以及一方的電極與該電晶體的該源極和汲極中的一方電連接的負載。
[2] 根據申請專利範圍第1項之半導體裝置，還包括：與該第二開關的另一方的端子電連接的第一佈線；與該第四開關的另一方的端子電連接的第二佈線；與該負載的另一方的電極電連接的第三佈線；以及與該第五開關的另一方的端子電連接的第四佈線，其中，該第一佈線與能夠供應第一電位的電路電連接，該第二佈線與能夠供應第二電位的電路電連接，該第三佈線與能夠供應第三電位的電路電連接，該第四佈線與能夠供應第四電位的電路電連接，該第一電位低於該第三電位，該第二電位高於該第三電位，並且，該第四電位高於該第一電位。
[3] 根據申請專利範圍第1項之半導體裝置，還包括：與該第二開關的另一方的端子電連接的第一佈線；與該第四開關的另一方的端子電連接的第二佈線；以及與該負載的另一方的電極及該第五開關的另一方的端子電連接的第三佈線，其中，該第一佈線與能夠供應第一電位的電路電連接，該第二佈線與能夠供應第二電位的電路電連接，該第三佈線與能夠供應第三電位的電路電連接，該第一電位低於該第三電位，並且，該第二電位高於該第三電位。
[4] 根據申請專利範圍第1項之半導體裝置，其中該第一至第五開關是電晶體。
[5] 根據申請專利範圍第1項之半導體裝置，其中該第一至第五開關是具有同一導電型的電晶體。
[6] 根據申請專利範圍第1項之半導體裝置，還包括：一方的端子與該電晶體的該源極和汲極中的一方電連接，且另一方的端子與該負載的該一方的電極電連接的第六開關。
[7] 根據申請專利範圍第2項之半導體裝置，還包括：一方的端子與該電晶體的該源極和汲極中的另一方電連接，且另一方的端子與第五佈線電連接的第七開關，其中，該第五佈線與能夠供應第五電位的電路電連接，並且，該第五電位高於該第三電位。
[8] 根據申請專利範圍第1項之半導體裝置，其中該負載是具有整流性的顯示元件。
[9] 一種包括根據申請專利範圍第1項之半導體裝置的顯示模組，其中該顯示模組包括撓性印刷電路。
[10] 一種半導體裝置，包括：電晶體；一方的端子與該電晶體的閘極電連接的第一開關；一方的端子與該電晶體的源極和汲極中的一方電連接的第二開關；一方的端子與該電晶體的該源極和汲極中的一方電連接的第三開關；一方的端子與該電晶體的該源極和汲極中的另一方及該第一開關的另一方的端子電連接的第四開關；一方的端子與該第三開關的另一方的端子電連接的第五開關；一方的電極與該電晶體的該閘極電連接且另一方的電極與該第三開關的另一方的端子電連接的電容元件；一方的電極與該電晶體的該源極和汲極中的一方電連接的負載；與該第二開關的另一方的端子電連接的第一佈線；與該第四開關的另一方的端子及該第五開關的另一方的端子電連接的第二佈線；以及與該負載的另一方的電極電連接的第三佈線，其中，該第一佈線與能夠供應第一電位的佈線電連接，該第二佈線與能夠供應第二電位的佈線電連接，該第三佈線與能夠供應第三電位的佈線電連接，該第一電位低於該第三電位，並且，該第二電位高於該第三電位。
[11] 根據申請專利範圍第10項之半導體裝置，其中該第一至第五開關是電晶體。
[12] 根據申請專利範圍第10項之半導體裝置，其中該第一至第五開關是具有同一導電型的電晶體。
[13] 根據申請專利範圍第10項之半導體裝置，還包括：一方的端子與該電晶體的該源極和汲極中的一方電連接，且另一方的端子與該負載的該一方的電極電連接的第六開關。
[14] 根據申請專利範圍第10項之半導體裝置，還包括：一方的端子與該電晶體的該源極和汲極中的另一方電連接，且另一方的端子與第五佈線電連接的第七開關，其中，該第五佈線與能夠供應第五電位的電路電連接，並且，該第五電位高於該第三電位。
[15] 根據申請專利範圍第10項之半導體裝置，其中該負載是具有整流性的顯示元件。
[16] 一種包括根據申請專利範圍第10項之半導體裝置的顯示模組，其中該顯示模組包括撓性印刷電路。
[17] 一種半導體裝置，包括：電晶體；一方的端子與該電晶體的閘極電連接的第一開關；一方的端子與該電晶體的源極和汲極中的一方電連接的第二開關；一方的端子與該電晶體的該源極和汲極中的一方電連接的第三開關；一方的端子與該電晶體的該源極和汲極中的另一方及該第一開關的另一方的端子電連接的第四開關；一方的端子與該第三開關的另一方的端子電連接的第五開關；一方的電極與該電晶體的該閘極電連接且另一方的電極與該第三開關的另一方的端子電連接的電容元件；一方的電極與該電晶體的該源極和汲極中的一方電連接的負載；與該第二開關的另一方的端子電連接的第一佈線；與該第四開關的另一方的端子電連接的第二佈線；與該負載的另一方的電極電連接的第三佈線，以及與該第五開關的另一方的端子電連接的第四佈線，其中，該第一佈線與能夠供應第一電位的佈線電連接，該第二佈線與能夠供應第二電位的佈線電連接，該第三佈線與能夠供應第三電位的佈線電連接，該第四佈線與能夠供應第四電位的佈線電連接，該第一電位低於該第三電位，並且，該第二電位高於該第三電位。
[18] 根據申請專利範圍第17項之半導體裝置，其中該第一至第五開關是電晶體。
[19] 根據申請專利範圍第17項之半導體裝置，其中該第一至第五開關是具有同一導電型的電晶體。
[20] 根據申請專利範圍第17項之半導體裝置，還包括：一方的端子與該電晶體的該源極和汲極中的一方電連接，且另一方的端子與該負載的該一方的電極電連接的第六開關。
[21] 根據申請專利範圍第17項之半導體裝置，還包括：一方的端子與該電晶體的該源極和汲極中的另一方電連接，且另一方的端子與第五佈線電連接的第七開關，其中，該第五佈線與能夠供應第五電位的電路電連接，並且，該第五電位高於該第三電位。
[22] 根據申請專利範圍第17項之半導體裝置，其中該負載是具有整流性的顯示元件。
[23] 一種包括根據申請專利範圍第17項之半導體裝置的顯示模組，其中該顯示模組包括撓性印刷電路。

类似技术:

公开号 | 公开日 | 专利标题

TWI587260B|2017-06-11|半導體裝置

USRE48576E1|2021-06-01|Semiconductor device and driving method thereof

JP6412190B2|2018-10-24|半導体装置の駆動方法

JP2019117412A|2019-07-18|発光装置

JP6454375B2|2019-01-16|半導体装置、電子機器、及び表示モジュール

US8446397B2|2013-05-21|Display device, method for driving the same, and electronic device using the display device and the method

CN108281116A|2018-07-13|扫描驱动器和包括该扫描驱动器的显示装置

JP2018097358A|2018-06-21|半導体装置、表示システム及び電子機器

US20140327662A1|2014-11-06|Method of Driving Display Device, Display Device, and Electronic Appliance

同族专利:

公开号 | 公开日

US9136287B2|2015-09-15|

US8710505B2|2014-04-29|

KR101926334B1|2018-12-07|

TWI587260B|2017-06-11|

US20140312347A1|2014-10-23|

KR20130016119A|2013-02-14|

US20130032806A1|2013-02-07|

JP5968138B2|2016-08-10|

JP2013054346A|2013-03-21|

引用文献:

公开号 | 申请日 | 公开日 | 申请人 | 专利标题

US5684365A|1994-12-14|1997-11-04|Eastman Kodak Company|TFT-el display panel using organic electroluminescent media|

JP3647523B2|1995-10-14|2005-05-11|株式会社半導体エネルギー研究所|マトリクス型液晶表示装置|

US6229506B1|1997-04-23|2001-05-08|Sarnoff Corporation|Active matrix light emitting diode pixel structure and concomitant method|

US6518945B1|1997-07-25|2003-02-11|Aurora Systems, Inc.|Replacing defective circuit elements by column and row shifting in a flat-panel display|

JP3629939B2|1998-03-18|2005-03-16|セイコーエプソン株式会社|トランジスタ回路、表示パネル及び電子機器|

JP2001318627A|2000-02-29|2001-11-16|Semiconductor Energy Lab Co Ltd|発光装置|

JP4700160B2|2000-03-13|2011-06-15|株式会社半導体エネルギー研究所|半導体装置|

GB0008019D0|2000-03-31|2000-05-17|Koninkl Philips Electronics Nv|Display device having current-addressed pixels|

TW554637B|2000-05-12|2003-09-21|Semiconductor Energy Lab|Display device and light emitting device|

JP2002072963A|2000-06-12|2002-03-12|Semiconductor Energy Lab Co Ltd|発光モジュールおよびその駆動方法並びに光センサ|

JP2002351401A|2001-03-21|2002-12-06|Mitsubishi Electric Corp|自発光型表示装置|

TW550878B|2001-04-06|2003-09-01|Delta Electronics Inc|Zero-voltage zero-current switching power factor correction converter|

CN100371962C|2001-08-29|2008-02-27|株式会社半导体能源研究所|发光器件、发光器件驱动方法、以及电子设备|

US6858989B2|2001-09-20|2005-02-22|Emagin Corporation|Method and system for stabilizing thin film transistors in AMOLED displays|

SG120075A1|2001-09-21|2006-03-28|Semiconductor Energy Lab|Semiconductor device|

JP3655859B2|2001-09-26|2005-06-02|東芝マイクロエレクトロニクス株式会社|定電流回路|

US7365713B2|2001-10-24|2008-04-29|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device and driving method thereof|

US7456810B2|2001-10-26|2008-11-25|Semiconductor Energy Laboratory Co., Ltd.|Light-emitting device and driving method thereof|

JP3732477B2|2001-10-26|2006-01-05|株式会社半導体エネルギー研究所|画素回路、発光装置および電子機器|

JP4498669B2|2001-10-30|2010-07-07|株式会社半導体エネルギー研究所|半導体装置、表示装置、及びそれらを具備する電子機器|

CN1278297C|2001-11-09|2006-10-04|三洋电机株式会社|对光学元件的亮度数据具有初始化功能的显示器|

KR100940342B1|2001-11-13|2010-02-04|가부시키가이샤 한도오따이 에네루기 켄큐쇼|표시장치 및 그 구동방법|

US7071932B2|2001-11-20|2006-07-04|Toppoly Optoelectronics Corporation|Data voltage current drive amoled pixel circuit|

US6768348B2|2001-11-30|2004-07-27|Semiconductor Energy Laboratory Co., Ltd.|Sense amplifier and electronic apparatus using the same|

JP2003195810A|2001-12-28|2003-07-09|Casio Comput Co Ltd|駆動回路、駆動装置及び光学要素の駆動方法|

EP2348502B1|2002-01-24|2013-04-03|Semiconductor Energy Laboratory Co. Ltd.|Semiconductor device and method of driving the semiconductor device|

US7042162B2|2002-02-28|2006-05-09|Semiconductor Energy Laboratory Co., Ltd.|Light emitting device|

GB0205859D0|2002-03-13|2002-04-24|Koninkl Philips Electronics Nv|Electroluminescent display device|

JP4610843B2|2002-06-20|2011-01-12|カシオ計算機株式会社|表示装置及び表示装置の駆動方法|

JP3832415B2|2002-10-11|2006-10-11|ソニー株式会社|アクティブマトリクス型表示装置|

US7327168B2|2002-11-20|2008-02-05|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device and driving method thereof|

EP1577870B1|2002-12-27|2010-09-29|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device and display device using the same|

JP2004246320A|2003-01-20|2004-09-02|Sanyo Electric Co Ltd|アクティブマトリクス駆動型表示装置|

US7528643B2|2003-02-12|2009-05-05|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device, electronic device having the same, and driving method of the same|

JP4734529B2|2003-02-24|2011-07-27|奇美電子股▲ふん▼有限公司|表示装置|

KR101101340B1|2003-02-28|2012-01-02|가부시키가이샤 한도오따이 에네루기 켄큐쇼|반도체 장치 및 그 구동방법|

US7612749B2|2003-03-04|2009-11-03|Chi Mei Optoelectronics Corporation|Driving circuits for displays|

KR100502912B1|2003-04-01|2005-07-21|삼성에스디아이 주식회사|발광 표시 장치 및 그 표시 패널과 구동 방법|

WO2004107078A1|2003-05-14|2004-12-09|Semiconductor Energy Laboratory Co., Ltd.|半導体装置|

JP4062179B2|2003-06-04|2008-03-19|ソニー株式会社|画素回路、表示装置、および画素回路の駆動方法|

JP2005099715A|2003-08-29|2005-04-14|Seiko Epson Corp|電子回路の駆動方法、電子回路、電子装置、電気光学装置、電子機器および電子装置の駆動方法|

JP2005099714A|2003-08-29|2005-04-14|Seiko Epson Corp|電気光学装置、電気光学装置の駆動方法および電子機器|

JP2005189643A|2003-12-26|2005-07-14|Sony Corp|ディスプレイ装置及びディスプレイ装置の駆動方法|

KR100684712B1|2004-03-09|2007-02-20|삼성에스디아이 주식회사|발광 표시 장치|

JP4036209B2|2004-04-22|2008-01-23|セイコーエプソン株式会社|電子回路、その駆動方法、電気光学装置および電子機器|

KR101142994B1|2004-05-20|2012-05-08|삼성전자주식회사|표시 장치 및 그 구동 방법|

US7173590B2|2004-06-02|2007-02-06|Sony Corporation|Pixel circuit, active matrix apparatus and display apparatus|

EP1610292B1|2004-06-25|2016-06-15|Semiconductor Energy Laboratory Co., Ltd.|Display device, driving method thereof and electronic device|

KR100673760B1|2004-09-08|2007-01-24|삼성에스디아이 주식회사|발광 표시장치|

KR100600345B1|2004-11-22|2006-07-18|삼성에스디아이 주식회사|화소회로 및 그를 이용한 발광 표시장치|

US8426866B2|2004-11-30|2013-04-23|Semiconductor Energy Laboratory Co., Ltd.|Display device and driving method thereof, semiconductor device, and electronic apparatus|

CA2490858A1|2004-12-07|2006-06-07|Ignis Innovation Inc.|Driving method for compensated voltage-programming of amoled displays|

KR100602363B1|2005-01-10|2006-07-18|삼성에스디아이 주식회사|발광제어구동부 및 그를 이용한 발광 표시장치|

JP4923410B2|2005-02-02|2012-04-25|ソニー株式会社|画素回路及び表示装置|

JP2006215275A|2005-02-03|2006-08-17|Sony Corp|表示装置|

US8681077B2|2005-03-18|2014-03-25|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device, and display device, driving method and electronic apparatus thereof|

US20060221005A1|2005-03-31|2006-10-05|Kazuyoshi Omata|Display, array substrate, and method of driving display|

KR101160830B1|2005-04-21|2012-06-29|삼성전자주식회사|표시 장치 및 그 구동 방법|

KR20060128445A|2005-06-10|2006-12-14|삼성전자주식회사|유기전계발광 표시패널 및 이를 갖는 표시장치|

US7898623B2|2005-07-04|2011-03-01|Semiconductor Energy Laboratory Co., Ltd.|Display device, electronic device and method of driving display device|

EP1764770A3|2005-09-16|2012-03-14|Semiconductor Energy Laboratory Co., Ltd.|Display device and driving method of display device|

JP4753373B2|2005-09-16|2011-08-24|株式会社半導体エネルギー研究所|表示装置及び表示装置の駆動方法|

EP1995787A3|2005-09-29|2012-01-18|Semiconductor Energy Laboratory Co, Ltd.|Semiconductor device having oxide semiconductor layer and manufacturing method therof|

KR101324756B1|2005-10-18|2013-11-05|가부시키가이샤 한도오따이 에네루기 켄큐쇼|표시장치 및 그의 구동방법|

US8004477B2|2005-11-14|2011-08-23|Sony Corporation|Display apparatus and driving method thereof|

US7692610B2|2005-11-30|2010-04-06|Semiconductor Energy Laboratory Co., Ltd.|Display device|

EP1793367A3|2005-12-02|2009-08-26|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device|

KR101358697B1|2005-12-02|2014-02-07|가부시키가이샤 한도오따이 에네루기 켄큐쇼|반도체 장치, 디스플레이 장치, 및 전자 장치|

EP1793366A3|2005-12-02|2009-11-04|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device, display device, and electronic device|

JP5397219B2|2006-04-19|2014-01-22|イグニス・イノベーション・インコーポレイテッド|アクティブマトリックス表示装置用の安定な駆動スキーム|

KR100719662B1|2006-02-28|2007-05-17|삼성에스디아이 주식회사|화소 및 이를 이용한 유기 발광 표시장치와 그의 구동방법|

JP2008134625A|2006-10-26|2008-06-12|Semiconductor Energy Lab Co Ltd|半導体装置、表示装置及び電子機器|

CN102097055A|2007-03-08|2011-06-15|夏普株式会社|显示装置及其驱动方法|

JP2009237558A|2008-03-05|2009-10-15|Semiconductor Energy Lab Co Ltd|半導体装置の駆動方法|

WO2010050419A1|2008-10-31|2010-05-06|Semiconductor Energy Laboratory Co., Ltd.|Driver circuit and display device|

US9047815B2|2009-02-27|2015-06-02|Semiconductor Energy Laboratory Co., Ltd.|Method for driving semiconductor device|

JP5736114B2|2009-02-27|2015-06-17|株式会社半導体エネルギー研究所|半導体装置の駆動方法、電子機器の駆動方法|

US8922464B2|2011-05-11|2014-12-30|Semiconductor Energy Laboratory Co., Ltd.|Active matrix display device and driving method thereof|

US8878589B2|2011-06-30|2014-11-04|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device and driving method thereof|DE112012004350T5|2011-10-18|2014-07-17|Semiconductor Energy Laboratory Co., Ltd.|Halbleitervorrichtung|

US10043794B2|2012-03-22|2018-08-07|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device and electronic device|

WO2015046025A1|2013-09-26|2015-04-02|Semiconductor Energy Laboratory Co., Ltd.|Switch circuit, semiconductor device, and system|

KR20150040447A|2013-10-07|2015-04-15|삼성디스플레이 주식회사|화소 및 이를 이용한 유기전계발광 표시장치|

US9384813B2|2014-02-07|2016-07-05|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device applicable to a multi-context programmable logic device|

KR102203103B1|2014-04-11|2021-01-15|삼성디스플레이 주식회사|유기 발광 표시 패널, 유기 발광 표시 장치 및 유기 발광 표시 패널의 리페어 방법|

KR20170020571A|2015-08-12|2017-02-23|삼성디스플레이 주식회사|표시 장치|

CN111971738A|2018-03-28|2020-11-20|夏普株式会社|显示装置及其驱动方法|

US20210257016A1|2018-06-15|2021-08-19|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device and electronic device|

US10854306B1|2019-09-19|2020-12-01|Analog Devices, Inc.|Common-gate comparator and fuse reader|

法律状态:

优先权:

申请号 | 申请日 | 专利标题

JP2011171476||2011-08-05||

[返回顶部]