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    • 专利摘要:
    本發明揭示一種用於使用一時脈閘控電路來控制一時脈信號之頻率的方法及裝置。在一項實施例中，將一根時脈信號及一啟用信號提供至一時脈閘控電路。該時脈閘控電路經組態以在該啟用信號經確證時提供一操作時脈信號(基於該根時脈信號)。當該啟用信號經撤銷確證時，該操作時脈信號被抑制。藉由針對每N個時脈循環中之一者確證該啟用信號，可以降低之頻率(相對於該根時脈信號)輸出該操作時脈信號之頻率。此外，可藉由改變相對於該根時脈信號確證該啟用信號之比率來動態地改變該操作時脈信號之頻率，而無需中止接收該操作時脈信號之功能單元之操作。
    公开号:TW201312336A
    申请号:TW101125679
    申请日:2012-07-17
    公开日:2013-03-16
    发明作者:James Wang；Patrick Y Law
    申请人:Apple Inc；
    IPC主号:H03K5-00
    专利说明:
    使用粗調時脈閘之動態頻率控制
    本發明係關於積體電路，且更特定言之，係關於分散於積體電路中之時脈信號之控制。
    時脈閘控為在多種積體電路(IC)中使用之電力節省技術。在可操作以執行時脈閘控之IC中，將呈時脈閘控邏輯形式之額外硬體添加至用以散發時脈信號之時脈樹的各個點。用以將時脈信號直接散發至電路(例如，正反電路(flop circuit))之時脈樹之點可稱為「葉」節點。因此，可將時脈閘控邏輯置放於葉節點處。每一葉節點之時脈閘控邏輯可經耦接以接收啟用信號，該啟用信號在經確證時使時脈信號能夠被提供至與該葉節點相關聯之時脈電路。當耦接至相應葉節點之電路閒置時，該啟用信號可經撤銷確證以抑制該時脈信號被提供至該電路，從而節省電力。
    涉及時脈信號之另一電力節省技術為頻率按比例調整。頻率按比例調整為可藉以取決於處理工作負載而改變時脈頻率的技術。當處理工作負載較高時，使用頻率按比例調整之系統可以較高時脈頻率操作。若工作負載減小，則時脈頻率可相應地減小。改變時脈頻率可藉由以下動作來完成：暫時中止處理操作、在其來源(例如，在鎖相迴路處)處改變時脈頻率，且接著一旦時脈信號以其新頻率穩定地循環即恢復操作。
    揭示一種用於使用一時脈閘控電路來動態地改變一時脈頻率之方法及裝置。在一項實施例中，一積體電路(IC)包括具有許多葉節點之時脈樹。該時脈樹經耦接以將一時脈信號散發至耦接至該複數個葉節點中之每一者的許多同步電路。IC之一或多個功能區塊中之每一者至少包括許多葉節點之一子集及其對應地耦接之同步電路。一粗調時脈閘控單元經耦接以接收根時脈信號及一啟用信號，且經耦接以將一操作時脈信號提供至功能單元之該等葉節點(且因此提供至該等同步電路)。當該啟用信號經確證時，該粗調時脈閘控單元可以與該根時脈信號之頻率相同的頻率輸出該操作時脈信號。當該啟用信號經撤銷確證時，該粗調時脈閘控單元可抑制該操作時脈信號。此外，藉由針對每N個時脈循環中之一者確證該啟用信號，可以相對於該根時脈信號之頻率降低的時脈頻率來輸出該操作時脈信號。此外，可在無需中止該時脈信號所提供至的功能單元之操作的情況下動態地改變(亦即，「在運作中」)該時脈信號之頻率。
    在一項實施例中，一IC包括產生提供至一時脈樹之根時脈信號的時脈產生單元。該IC包括一或多個功能單元。一或多個粗調時脈閘控單元經耦接以接收該根時脈信號。該一或多個粗調時脈閘控單元中之每一者經耦接以將一對應操作時脈信號提供至該一或多個功能單元中之一相關聯者。該時脈樹包括複數個葉節點，每一葉節點與一精細時脈閘控單元相關聯，該精細時脈閘控單元經耦接以將該操作時脈散發至耦接至其之一或多個同步電路。該等功能單元中之每一者包括該複數個葉節點之一獨特子集。該等精細時脈閘控單元中之每一者經組態以執行對所接收操作時脈信號之時脈閘控。類似地，該等粗調時脈閘控單元可對其各別功能單元執行時脈閘控。
    粗調時脈閘控單元及精細時脈閘控單元中之每一者經耦接以接收來自時脈控制單元之對應啟用信號。時脈控制單元可藉由撤銷確證給定時脈閘控單元之各別啟用信號而抑制由給定時脈閘控單元輸出該操作時脈信號。時脈控制單元可藉由確證給定時脈閘控單元之各別啟用信號而使該操作時脈信號能夠自給定時脈閘控單元提供。另外，該時脈控制單元可藉由在根時脈信號之每N個循環中之僅一者確證粗調時脈閘控單元中之一給定者的各別時脈啟用信號來更改由粗調時脈閘控單元中之該給定者輸出的該操作時脈信號之工作循環。改變由給定粗調時脈閘控單元輸出之操作時脈信號之工作循環可有效地改變該操作時脈信號之例項的頻率。因此，時脈控制單元可藉由在對應功能單元處於作用中但因其他原因而未處理大的工作負載時降低由粗調時脈閘控單元輸出之操作時脈信號之例項的頻率來實現電力節省。若耦接至精細時脈閘控單元之同步電路閒置，則時脈控制單元可抑制該操作時脈信號被提供，從而以此方式提供電力節省。類似地，若功能單元之所有同步電路閒置，則時脈控制單元可抑制自對應粗略時脈閘控單元(coarse grain clock-gating unit)輸出該操作時脈。
    以下詳細描述參考了隨附圖式，現簡潔描述該等圖式。
    雖然本發明容易具有各種修改及替代形式，但在附圖中以舉例方式展示了其特定實施例，且將在本文中對其進行詳細描述。然而，應瞭解，該等圖式及對其之詳細描述並非意欲將本發明限於所揭示的特定形式，而正相反，本發明意欲涵蓋屬於附屬申請專利範圍所界定的本發明之精神及範疇內的所有修改、均等物或替代。本文中所使用之標題僅為達成組織性目的，且不意欲用來限制此描述之範疇。如本申請案全篇中所使用之詞語「可」係在允許意義(亦即，意謂有可能)而非強制意義上(亦即，意謂必須)使用。類似地，詞語「包括」意謂包括但不限於。
    可將各種單元、電路或其他組件描述為「經組態以」執行一或多個任務。在此等情況下，「經組態以」係對結構之廣泛敍述，其大體上意謂「具有在操作期間執行該一或多個任務之電路」。因而，單元/電路/組件可經組態以甚至在該單元/電路/組件當前未接通時執行該任務。大體上，形成對應於「經組態以」之結構之電路可包括硬體電路。類似地，為便於描述，可將各種單元/電路/組件描述為執行一或多個任務。此等描述應解釋為包括片語「經組態以」。敍述經組態以執行一或多個任務之單元/電路/組件明確地不意欲援引35 U.S.C.§ 112第六段對於該單元/電路/組件之解釋。 積體電路：
    圖1為積體電路(IC)之一項實施例之方塊圖。在所示實施例中，IC 10包括經耦接以產生根時脈信號之時脈產生單元11。根時脈信號為可經由對應粗調時脈閘控單元14而投送至許多功能單元15中之每一者的全域時脈信號。時脈信號經由時脈樹散發至功能單元15(且因此散發至每一功能單元中之電路)，該時脈樹在此處為了簡單而未展示，但將參看圖2進一步論述。
    粗調時脈閘控單元14中之每一者經耦接以接收來自時脈控制單元12的各別時脈啟用信號。當針對各別粗調時脈閘控單元14確證啟用信號時，使時脈信號導通以散發至對應功能單元15。若啟用信號經撤銷確證，則各別粗調時脈閘控單元14可抑制該時脈信號被提供至對應功能單元15。舉例而言，若時脈控制單元12確證CCLKEn0信號，則對應粗調時脈閘控單元14可將Clk0提供至分別耦接之功能單元15。若CCLKEn0信號由時脈控制單元12撤銷確證，則無時脈信號提供至對應功能單元15。如下文將進一步詳細論述，時脈控制單元12亦可藉由雙態觸發其分別接收之時脈啟用信號而動態地(亦即，「在運作中」)改變由給定粗調時脈閘控單元提供之時脈信號的頻率。
    所展示實施例中之每一功能單元15包括許多不同同步電路。此等同步電路中之任一給定者可為鎖存器、正反器或根據時脈信號操作之任何其他電路。每一功能單元15亦可包括許多精細時脈閘控單元。每一精細時脈閘控單元可與一或多個同步電路相關聯。時脈控制單元12可將對應群組啟用信號(例如，FLCKE[N：0])提供至每一功能單元15，其中每一精細時脈閘控單元接收該等啟用信號中之一者。此等啟用信號可經確證或撤銷確證以便使時脈信號能夠被提供至各別同步電路或抑制時脈信號被提供至各別同步電路。
    所示實施例中的功能單元15中之每一者耦接至指示時脈控制單元12之效能的信號(如所展示之「效能」信號)。此些指示可包括處理工作負載、記憶體請求、快取記憶體請求及/或快取記憶體命中之指示，以及可指示特定功能單元15之效能需求的實際上任何其他類型之資訊。基於所接收之指示，時脈控制單元12可進行多種動作以控制時脈信號以最佳化效能與電力消耗之間的平衡。舉例而言，若功能單元15之一些同步電路(或其群組)完全閒置，而其他同步電路為忙碌，則時脈控制單元12可撤銷確證提供至各別精細時脈閘控單元之對應時脈啟用信號。此可接著抑制時脈信號被提供至閒置同步電路，從而導致較低電力消耗。若給定功能單元15之所有電路閒置，則時脈控制單元15可撤銷確證提供至各別粗調時脈閘控單元14之對應啟用信號。此可抑制時脈信號被提供至全部的閒置功能單元15，從而可導致甚至更大之電力節省。
    在一些狀況下，給定功能單元15可正作用中，然而卻可能具有低效能需求。舉例而言，考慮以下情形：給定功能單元15已對功能單元15中之另一者(或針對IC 10外部之代理)進行許多資訊請求。在此狀況下，在滿足此些請求時可能存在顯著的潛時。因此，起始該等請求之功能單元15在等待所請求資訊返回時可能無其他工作要執行。在此情形中，時脈控制單元12可降低提供至該特定功能單元15之時脈信號之頻率。更特定言之，時脈控制單元12可針對根時脈信號之每N個循環中之一者而啟用自對應粗調時脈閘控單元14輸出之時脈信號。舉例而言，時脈控制單元12可藉由針對根時脈信號之每四個循環中之僅一者而確證啟用信號來有效地降低由粗調時脈閘控單元14輸出之時脈信號的頻率。此接著導致粗調時脈閘控單元14輸出有效地具有根時脈信號之頻率的1/4之時脈信號。該時脈信號之工作循環為根時脈信號之工作循環的1/8。藉由降低提供至功能單元15(具有減少之效能需求但因其他原因而為非閒置的)之時脈信號之有效頻率及工作循環，可降低與藉此所接收之時脈信號相關聯之電力消耗。應注意，時脈控制單元12可動態地實現自特定粗調時脈閘控單元提供之時脈信號之頻率的改變而無需中止對應功能單元15之操作。此可防止IC 10之在時脈頻率之改變伴隨有操作中止時原本可能引起的效能損失。應注意，粗調時脈閘控單元14此處展示為以分散式方式來實施。然而，其中粗調時脈閘控單元14實施於單一區塊中的實施例亦為可能且預期的。當粗調時脈閘控單元以如圖所示之分散式配置實施時，1/M(其中M為N的倍數)工作循環時脈同步信號可散發在所有粗調時脈閘控單元14中。1/M工作循環時脈同步信號可用以使粗調時脈閘控單元中之每一者之間的1/N週期同步。此可致能功能單元15中之每一者之間的同步通信。為了簡單起見，此處未展示1/M工作循環時脈同步信號之信號連接，但應理解，該等信號連接原本存在於所說明實施例中。
    在所示實施例中，功能單元15中之每一者包括將其耦接至功能單元15中之至少另一者之至少一介面(「IF」)。儘管未明確展示，但功能單元中之一或多者亦可包括與IC 10外部之一或多個代理的介面。每一介面可包括針對將在兩個耦接之功能單元15之間傳送之指定信號集合的連接。在一些狀況下，該等介面可根據用於兩個不同功能單元之間的通信的先前界定之協定而配置。該等介面亦可包括用於將在耦接在一起之兩個功能單元15之間傳送之交握信號的連接。該等交握信號可用以傳送使操作在兩個功能單元15之間同步化所必需的交握資訊，包括其中功能單元15以相對於彼此不同之時脈頻率操作的情形。交握可進一步用以確保以降低時脈頻率操作之兩個功能單元15使其分別接收之時脈信號在同一時脈循環上啟用。若以降低頻率操作之兩個功能單元15不使其各別時脈信號在同一循環上啟用，則時脈控制單元12可改變模式，在該模式中：對應啟用信號針對至少一粗調時脈閘控單元14而確證以使兩時脈信號對準(亦即，對應時脈啟用信號在根時脈信號之同一循環上經確證)。在一些實施例中，時脈控制單元12可經組態以使提供至粗調時脈閘控單元中之每一者的啟用信號同步，使得當以降低頻率操作時，該等啟用信號各自在同一根時脈循環上經確證。 時脈樹：
    現轉至圖2，展示說明可實施於IC 10中之時脈樹之一項實施例的圖。在所說明實施例中，時脈產生器11經組態以產生一時脈信號，該時脈信號經由時脈驅動器13而傳送至根時脈信號節點。時脈產生器11可為任何適當類型之時脈產生電路，諸如鎖相迴路(PLL)或環式振盪器。
    根時脈信號可經由反相器13之額外例項而散發至粗調時脈閘控單元14之各個例項(此處為了說明而僅展示其中一者)。每一粗調時脈閘控單元14經耦接以將各別時脈信號輸出至功能單元15之對應例項。由每一粗調時脈閘控單元14輸出之時脈信號可經由另一反相器13而提供至功能單元15中之每一者中的許多不同葉節點17。葉節點17中之每一者包括一精細時脈閘控單元16及一或多個同步電路19。同步電路19可包括根據時脈信號操作之正反器、鎖相器及/或其他類型之電路。
    每一精細時脈閘控單元16可具有耦接至其之少達一個同步電路19。精細時脈閘控單元16中之每一者亦可接收對應啟用信號(例如，EN0)，每一啟用信號可獨立於其他啟用信號而經確證及撤銷確證。時脈控制單元12可藉由撤銷確證對應啟用信號而抑制時脈被提供至任何葉節點17之同步電路19。此可致能精細電力節省。當給定啟用信號經確證時，其對應精細時脈閘控單元16可允許時脈信號被提供至耦接至其之同步電路。儘管未明確展示，但功能單元15可包括效能監視電路，該效能監視電路耦接至葉節點中之每一者且經組態以判定其對應同步電路19處於作用中或是非作用中。此資訊可具備如上文所論述之效能資訊。
    如先前所提及，時脈樹21可在各種時脈散發分支中包括許多反相器13。其中使用非反相緩衝器來替代反相器之實施例為可能且預期的。在任一狀況下，反相器/緩衝器之使用可用以控制分散於各個葉節點17中的時脈信號之偏斜，使得時脈邊緣實質上自一個葉節點17對準至下一葉節點以及自一個功能單元15對準至下一功能單元。 例示性時脈閘控單元：
    圖3為時脈閘控單元之一項實施例的邏輯圖。圖3中所示之時脈閘控單元25之組態可用以實施上文所論述之粗調時脈閘控單元14及精細時脈閘控單元16。然而，應注意，在一些實施例中，粗調時脈閘控單元及精細時脈閘控單元可使用不同組態來實施。
    所展示實施例中之時脈閘控單元25包括一鎖存器26及一及(AND)閘27。所示實施例中之鎖存器26為位準敏感鎖存器，其經耦接以在其「D」輸入端接收啟用信號(「EN」)且在其時脈輸入端接收輸入時脈信號(「ClkIn」)。鎖存器26之輸出為同步啟用信號(「EnIn」)，其經提供為AND閘27之第二輸入。當提供至AND閘27之同步啟用信號為高位準時，時脈閘控單元25之輸出(來自AND閘27)沿循輸入時脈信號之狀態。否則，輸出時脈信號為低位準。
    應注意，圖3中所示之時脈閘控單元25之組態為時脈閘控單元之許多可能組態中之僅一者。舉例而言，利用根據啟用信號而接通或斷開之導通閘的時脈閘控電路為可能且預期的，其中時脈信號在啟用信號經確證時導通。在另一實施例中，無鎖存器之簡單AND閘用作時脈閘控電路為可能且預期的。 時序圖：
    圖4為說明使用時脈閘控單元以更改輸出時脈信號相對於輸入時脈信號之頻率的時序圖。在該圖之左手邊，啟用信號(「ENIn」)保持經確證。在此狀況下，輸出時脈信號(「ClkOut」)在輸入時脈信號之後，且具有相同頻率及工作循環(在此狀況下為50%)。
    移至時序圖之右手邊，啟用信號針對每四個時脈信號中之三者保持撤銷確證，且針對每四個時脈信號中之一者保持確證。結果，對於每四個循環中之僅一者，輸出時脈信號轉變為高位準。實際上，在此狀況下，輸出時脈信號在啟用信號之後。在此實例中，輸出時脈信號之頻率為輸入時脈信號頻率的1/4，而輸出時脈信號之工作循環為輸入時脈信號之工作循環的1/8。大體上，對於給定值N，提供至時脈閘控單元之時脈啟用信號可以工作循環1/N提供以產生具有基本頻率之1/N的有效頻率的時脈信號。降低時脈頻率信號之工作循環可為1/2N。
    應注意，如在所說明實例中展示之兩個不同輸出時脈頻率之間的改變可藉由上文所論述之硬體之各種實施例而動態地完成。舉例而言，若圖1之時脈控制單元12判定給定功能單元15可以較低時脈頻率操作，則其可撤銷確證提供至其對應粗調時脈閘控單元14之啟用信號，且開始針對每N個時脈循環中之僅一者確證啟用信號。對於剩餘N-1個時脈信號，啟用信號可保持撤銷確證。由於改變可藉由啟用信號之確證/撤銷確證模式而生效，所以不必中止對應功能單元15之操作來完成頻率改變。此外，返回至輸入時脈信號之全頻率可藉由確證啟用信號且保持於該狀態而完成。
    應注意，所說明之實例係針對僅兩個時脈頻率：全頻率及為全頻率之¼的降低頻率。然而，其中額外時脈頻率為可能的實施例為可能且預期的。舉例而言，時脈控制單元可允許輸出時脈信號以全頻率、½全頻率(藉由針對每兩個時脈循環中之一者確證啟用信號)或所展示之¼頻率來循環。另外，藉由以兩種不同工作循環之各種混合序列啟用全頻率及1/N頻率之時脈而達成各種有效頻率亦為可能的。此外，在一些實施例中，N之值可為固定的以簡化時脈閘控單元之設計。固定值N亦可簡化各種粗調時脈閘控單元中之時脈信號的同步。 方法流程圖：
    現轉至圖5，展示用於改變由時脈閘控單元輸出之時脈信號之頻率的方法之一項實施例的流程圖。在所示實施例中，方法500以提供輸入時脈信號及啟用信號至粗調時脈閘控單元而開始(區塊505)。粗調時脈閘控單元可經耦接以在啟用信號經確證時提供輸出時脈信號至對應耦接之功能單元。當啟用信號保持於撤銷確證狀態中時，可抑制輸出時脈信號被提供至功能單元。當啟用信號在其確證狀態與撤銷確證狀態之間週期性雙態觸發時，粗調時脈閘控單元可有效地提供輸出時脈信號至功能單元，該輸出時脈信號與輸入時脈信號之全頻率及工作循環相比具有較低頻率及較小工作循環。
    若將以全頻率提供輸出時脈信號(區塊510，全)，則啟用信號可保持於確證狀態(區塊515)。可以全頻率(例如，與輸入時脈信號相同之頻率)及工作循環將時脈信號提供至對應功能單元(區塊515)。若將以降低頻率提供輸出時脈信號(區塊510，降低)，則啟用信號可經雙態觸發(區塊520)。此外，啟用信號可針對輸入時脈信號之每N個循環中之一者經確證，且可針對輸入信號之剩餘N-1個時脈循環經撤銷確證。N的值可為大於1之整數值。藉由以如本文所述之週期性方式確證啟用信號，可以相對於輸入時脈信號降低之頻率及工作循環來有效地提供輸出時脈信號。
    在以全時脈頻率操作時，若判定將要降低輸出時脈頻率(區塊525，是)，則該方法可轉移至區塊520。否則，根據區塊515，啟用信號可保持經確證，且可提供輸出時脈信號。在以降低時脈頻率操作時，若判定時脈頻率將要返回至全時脈頻率(區塊530，是)，則方法轉移至區塊515，停止啟用信號之週期性確證而改為將啟用信號保持為確證。否則，根據區塊520，該方法繼續以降低頻率提供輸出時脈信號。可在正進行頻率改變的同時接收功能單元之操作無任何中止的情況下動態地執行改變至輸出時脈頻率(降低及增加)。
    雖然所說明實施例中之方法係針對僅兩個頻率(全頻率及一個降低頻率)來執行，但應注意，該方法可經修改以適應額外時脈頻率。舉例而言，預期一種方法，其中可以與輸入時脈信號相同之頻率(例如，全時脈頻率)、以第一降低頻率(例如，½輸入時脈頻率)及以第二降低頻率(例如，¼輸入時脈頻率)來提供輸出時脈。可藉由改變啟用信號經確證及撤銷確證之模式來完成此等頻率之間的改變。對於全時脈頻率，啟用信號可保持經確證。對於½全頻率之輸出時脈信號，啟用信號可針對輸入時脈信號之每兩個循環中之一者經確證，且可針對每兩個循環中之另一者經撤銷確證。對於¼全頻率之輸出時脈信號，啟用信號可針對每四個輸入時脈循環中之一者經確證，且可針對每四個輸入時脈循環中之其他三者經撤銷確證。 例示性系統：
    接下來轉至圖6，展示系統150之一項實施例之方塊圖。在所說明之實施例中，系統150包括耦接至一或多個周邊裝置154及外部記憶體158之IC 10的至少一個例項(例如，來自圖1)。亦提供一電源供應器156，其將供電電壓供應至IC 10以及將一或多個供電電壓供應至記憶體158及/或周邊裝置154。在一些實施例中，可包括IC 10之一個以上例項(且亦可包括一個以上外部記憶體158)。
    取決於系統150之類型，周邊裝置154可包括任何所要電路。舉例而言，在一項實施例中，系統150可為行動器件(例如，個人數位助理(PDA)、智慧型手機等等)，且周邊裝置154可包括用於各種類型之無線通信(諸如wifi、藍芽、蜂巢式、全球定位系統等)之器件。周邊裝置154亦可包括額外儲存器，包括RAM儲存器、固態儲存器或磁碟儲存器。周邊裝置154可包括諸如顯示螢幕之使用者介面器件，包括觸控顯示螢幕或多點觸控顯示螢幕、鍵盤或其他輸入器件、麥克風、揚聲器等。在其他實施例中，系統150可為任何類型之計算系統(例如，桌上型個人電腦、膝上型電腦、工作站、機上盒等)。
    外部記憶體158可包括任何類型之記憶體。舉例而言，外部記憶體158可為SRAM、動態RAM(DRAM)(諸如同步DRAM(SDRAM))、雙資料速率(DDR、DDR2、DDR3、LPDDR1、LPDDR2等)SDRAM、RAMBUS DRAM等。外部記憶體158可包括記憶體器件所安裝至之一或多個記憶體模組，諸如單一內嵌記憶體模組(SIMM)、雙列記憶體模組(DIMM)等。
    對於熟習此項技術者而言，一旦已完全瞭解上述揭示內容，眾多變化及修改便將變得顯而易見。希望將以下申請專利範圍解釋為涵蓋所有此等變化及修改。
    10‧‧‧積體電路(IC)
    11‧‧‧時脈產生單元/時脈產生器
    12‧‧‧時脈控制單元
    13‧‧‧時脈驅動器/反相器
    14‧‧‧粗調時脈閘控單元
    15‧‧‧功能單元
    16‧‧‧精細時脈閘控單元
    17‧‧‧葉節點
    19‧‧‧同步電路
    21‧‧‧時脈樹
    25‧‧‧時脈閘控單元
    26‧‧‧鎖存器
    27‧‧‧及(AND)閘
    150‧‧‧系統
    154‧‧‧周邊裝置
    156‧‧‧電源供應器
    158‧‧‧記憶體
    圖1為積體電路(IC)之一項實施例之方塊圖。
    圖2為說明用於IC之時脈樹之一項實施例的圖。
    圖3為說明時脈閘控單元之一項實施例的圖。
    圖4為說明使用時脈閘控單元以改變時脈信號之頻率的時序圖。
    圖5為說明用於改變時脈信號之頻率的方法之一項實施例的流程圖。
    圖6為例示性系統之一項實施例的方塊圖。
    权利要求:
    Claims (20)
    [1] 一種裝置，其包含：一時脈樹，其經耦接以將一時脈信號散發至複數個葉節點中之每一者，其中每一葉節點耦接至一或多個同步電路；複數個精細時脈閘控單元，其中該複數個精細時脈閘控單元中之每一者經組態以閘控提供至該複數個葉節點中之一對應葉節點的該一或多個同步電路中之每一者的該時脈信號；一功能單元，其包括該複數個葉節點之一子集；一粗調時脈閘控單元，其經組態以針對該複數個葉節點之該子集中之每一者閘控該時脈信號；及一閘控控制單元，其耦接至該粗調時脈閘控單元，其中該閘控控制單元經組態以藉由啟用該時脈信號之每N個循環中之一者且抑制該時脈信號之每N個循環中之N-1者來選擇性地控制提供至該複數個葉節點之該子集中之每一者的該時脈信號之一頻率。
    [2] 如請求項1之裝置，其進一步包含經組態以產生該時脈信號之一時脈產生單元。
    [3] 如請求項1之裝置，其中該閘控控制單元經進一步耦接以將各別啟用信號提供至該等精細時脈閘控單元中之每一者，其中該等精細時脈單元中之每一者經組態以在其各別啟用信號經確證時將該時脈信號提供至分別耦接之同步電路，且經進一步組態以在其各別啟用信號經撤銷確證時抑制該時脈信號被提供至該等分別耦接之同步電路。
    [4] 如請求項1之裝置，其中該等同步電路包括至少一正反電路及至少一鎖存器。
    [5] 如請求項1之裝置，其中該粗調時脈閘控單元及該等精細時脈閘控單元中之每一者包括：一鎖存器，其經耦接以接收該啟用信號及該時脈信號；及一AND閘，其具有經耦接以接收來自該鎖存器之該啟用信號之一第一輸入端及經耦接以接收該時脈信號之一第二輸入端。
    [6] 如請求項1之裝置，其中該功能單元經組態以在該時脈信號之該頻率之一改變期間繼續操作而無中止。
    [7] 如請求項1之裝置，其中該閘控控制單元經組態以動態地改變該時脈信號之該頻率。
    [8] 如請求項1之裝置，其中該閘控控制單元經組態以：回應於該功能單元之一處理工作負載之一降低而降低該時脈信號之該頻率；及回應於該功能單元之一處理工作負載之一增加而增加該時脈信號之該時脈頻率。
    [9] 一種方法，其包含：提供一第一時脈信號至一粗調時脈閘控單元，其中該粗調時脈閘控單元經耦接以將基於該第一時脈信號之一第二時脈信號散發至一時脈樹之複數個葉節點，其中該等葉節點中之每一者與一對應精細時脈閘控單元相關聯，該對應精細時脈閘控單元經耦接以在啟用時將該時脈信號散發至對應之一或多個同步電路中之每一者，其中該第一時脈信號具有一第一頻率，且該第二時脈信號具有一第二時脈頻率；將一粗調閘控啟用信號提供至該粗調時脈閘控單元，其中該粗調時脈閘控單元經組態以在該粗調閘控啟用信號經確證時輸出該第二時脈信號，且經進一步組態以在該粗調閘控啟用信號經撤銷確證時抑制該第二時脈信號；及藉由針對該第一時脈信號之每N個循環中之一者確證該粗調閘控啟用信號及針對該第一時脈信號之每N-1個循環撤銷確證該粗調閘控啟用信號而使該第二時脈頻率小於該第一時脈頻率。
    [10] 如請求項9之方法，其進一步包含一時脈產生單元，該時脈產生單元產生該第一時脈信號且將該第一時脈信號提供至該時脈樹。
    [11] 如請求項9之方法，其進一步包含藉由針對該第一時脈信號之每N個循環中之N者確證該粗調時脈閘控啟用信號而使該第一時脈頻率與該第二時脈頻率相等。
    [12] 如請求項9之方法，其中一功能單元包括該複數個葉節點，且其中該方法進一步包含：將該第二時脈頻率自等於該第一時脈頻率動態地改變為小於該第一時脈頻率；及在該動態改變該第二時脈頻率期間繼續該功能單元之操作。
    [13] 如請求項12之方法，其進一步包含：回應於該功能區塊之一處理工作負載之一降低而將該第二時脈頻率自等於該第一時脈頻率降低；及回應於該功能區塊之該處理工作負載之一增加而將該第二時脈頻率增加至等於該第一時脈頻率。
    [14] 如請求項9之方法，其進一步包含回應於該功能區塊之該處理工作負載之一增加而將該第二時脈頻率增加至等於該第一時脈頻率。
    [15] 如請求項9之方法，其中N為大於1之一整數值。
    [16] 一種方法，其包含：以一第一頻率將一根時脈信號提供至一時脈閘控單元；自該時脈閘控單元輸出一操作時脈信號，其中該操作時脈信號係基於該根時脈信號；將一啟用信號提供至該時脈閘控單元；藉由針對該根時脈信號之每N個循環中之N者確證該啟用信號來以該第一頻率輸出該操作時脈信號；及藉由針對該根時脈信號之每N個循環中之一者確證該啟用信號及針對該根時脈信號之每N個循環中之N-1者撤銷確證該啟用信號而以小於該第一頻率之一第二頻率輸出該操作時脈信號。
    [17] 如請求項16之方法，其進一步包含：將該操作時脈信號提供至一功能區塊；在無需中止該功能區塊之操作的情況下動態地改變該第二頻率。
    [18] 如請求項17之方法，其進一步包含：回應於該功能區塊之一工作負載之一降低而將該操作時脈信號之一頻率自該第一頻率改變至該第二頻率；及回應於該功能區塊之該工作負載之一增加而將該操作時脈信號之該頻率自該第二頻率改變至該第一頻率。
    [19] 如請求項16之方法，其中N為大於1之一整數值。
    [20] 如請求項16之方法，進一步包含：一第一時脈閘控單元，其接收該根時脈信號，且以該第二頻率將一第一操作時脈信號提供至一第一功能區塊；一第二時脈閘控單元，其接收該根時脈信號，且以該第二頻率將一第二操作時脈信號提供至一第二功能區塊；及一時脈控制單元，其在該根時脈信號之同一循環上針對該第一時脈閘控單元確證一第一啟用信號且針對該第二時脈閘控單元確證一第二啟用信號。
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    同族专利:
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    US20130021072A1|2013-01-24|
    EP2549354A2|2013-01-23|
    KR20130010446A|2013-01-28|
    EP2549354B1|2019-09-25|
    JP2013027050A|2013-02-04|
    KR101396652B1|2014-05-19|
    WO2013012615A1|2013-01-24|
    US8671380B2|2014-03-11|
    JP5542180B2|2014-07-09|
    TWI460583B|2014-11-11|
    CN102904553B|2015-06-03|
    CN102904553A|2013-01-30|
    EP2549354A3|2017-03-15|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    US5408640A|1990-02-21|1995-04-18|Digital Equipment Corporation|Phase delay compensator using gating signal generated by a synchronizer for loading and shifting of bit pattern to produce clock phases corresponding to frequency changes|
    US5600824A|1994-02-04|1997-02-04|Hewlett-Packard Company|Clock generating means for generating bus clock and chip clock synchronously having frequency ratio of N-1/N responsive to synchronization signal for inhibiting data transfer|
    US5757218A|1996-03-12|1998-05-26|International Business Machines Corporation|Clock signal duty cycle correction circuit and method|
    KR100240870B1|1997-03-15|2000-01-15|윤종용|동기형 반도체 메모리 장치|
    JP2001034647A|1999-07-16|2001-02-09|Sanyo Electric Co Ltd|クロック分配回路、クロック分配回路の設計方法及び半導体集積回路|
    US6983389B1|2002-02-01|2006-01-03|Advanced Micro Devices, Inc.|Clock control of functional units in an integrated circuit based on monitoring unit signals to predict inactivity|
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