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    • 专利摘要:
    本發明提出一種高壓元件及其製造方法，高壓元件形成於第一導電型基板中，包含：第二導電型埋層，形成於第一導電型基板中；高壓第一導電型井區，由剖視圖視之，其介於基板上表面與第二導電型埋層間；以及第二導電型本體區，與高壓第一導電型井區在水平方向上不同位置並相鄰接。其中，高壓第一導電型井區由形成於同基板中之低壓元件之(1)第一導電型井區、(2)具有柵狀結構之第一導電型井區、或(3)第一導電型通道阻絕層，其中一種相同製程步驟所形成；且第二導電型本體區由形成低壓元件之第二導電型井區相同製程步驟所形成。
    公开号:TW201310640A
    申请号:TW100129265
    申请日:2011-08-16
    公开日:2013-03-01
    发明作者:Tsung-Yi Huang；Yuh-Chyuan Wang
    申请人:Richtek Technology Corp；
    IPC主号:H01L29-00
    专利说明:
    高壓元件及其製造方法
    本發明係有關一種高壓元件及其製造方法，特別是指一種利用低壓元件製程之高壓元件及其製造方法。
    第1圖顯示先前技術之雙擴散金屬氧化物半導體(double diffused metal oxide semiconductor,DMOS)元件剖視圖。如第1圖所示，P型基板11中具有複數絕緣區12，以定義元件區100，絕緣區12例如為淺溝槽絕緣(shallow trench isolation,STI)結構或如圖所示之區域氧化(local oxidation of silicon,LOCOS)結構；P型基板11還包含N型埋層14。DMOS元件形成於元件區100中，除N型埋層14外，還包含閘極13、汲極15、源極16、本體區17、以及高壓P型井區18。其中，N型埋層14、汲極15、源極16、以及本體區17係由微影技術或以部分或全部之閘極13、絕緣區12為遮罩，以定義各區域，並分別以離子植入技術，將N型雜質，以加速離子的形式，植入定義的區域內所形成；而高壓P型井區18則是由微影技術，定義該區域，並以離子植入技術，將P型雜質，以加速離子的形式，植入定義的區域內所形成。此外，輕摻雜區20係由微影技術與部分或全部之閘極13為遮罩，以定義該區域，並以離子植入技術，將P型雜質，以加速離子的形式，植入定義的區域內所形成。其中，汲極15與源極16分別位於閘極13兩側下方。而且DMOS元件中，閘極13有一部分位於場氧化區22上。
    DMOS元件為高壓元件，亦即其係設計供應用於較高的操作電壓，但當高壓元件需要與一般較低操作電壓之元件整合於同一基板上時，為配合較低操作電壓之元件製程，需要以相同的離子植入參數來製作高壓元件和低壓元件，使得高壓元件的離子植入參數受到限制，因而降低了高壓元件崩潰防護電壓，限制了元件的應用範圍。若不犧牲高壓元件崩潰防護電壓，則必須增加製程步驟，另行以不同離子植入參數的步驟來製作高壓元件，但如此一來將提高製造成本，才能達到所欲的崩潰防護電壓。
    有鑑於此，本發明即針對上述先前技術之不足，提出一種高壓元件及其製造方法，在不增加製程步驟的情況下，提高元件操作之崩潰防護電壓，增加元件的應用範圍，並可整合於低壓元件之製程。
    本發明目的在提供一種高壓元件及其製造方法。
    為達上述之目的，本發明提供了一種高壓元件，形成於一第一導電型基板中，，且另有一低壓元件形成於該第一導電型基板中，該第一導電型基板具有一基板上表面，該高壓元件包含：一第二導電型埋層，形成於該第一導電型基板中；一高壓第一導電型井區，形成於該基板上表面下方，且由剖視圖視之，該高壓第一導電型井區介於該基板上表面與該第二導電型埋層之間，且該高壓第一導電型井區由形成該低壓元件之(1)第一導電型井區、(2)具有柵狀結構之第一導電型井區、或(3)第一導電型通道阻絕層，其中一種相同製程步驟所形成；以及一第二導電型本體區，形成於該基板上表面下方，且該第二導電型本體區與該高壓第一導電型井區在水平方向上位於不同位置並相鄰接，其中，該第二導電型本體區由形成該低壓元件之第二導電型井區相同製程步驟所形成。
    就另一觀點，本發明也提供了一種高壓元件製造方法，包含：提供一第一導電型基板，其具有一基板上表面，且另有一低壓元件形成於該第一導電型基板中；形成一第二導電型埋層於該第一導電型基板中；形成一高壓第一導電型井區於該基板上表面下方，且由剖視圖視之，該高壓第一導電型井區介於該基板上表面與該第二導電型埋層之間，且該高壓第一導電型井區由形成該低壓元件之(1)第一導電型井區、(2)具有柵狀結構之第一導電型井區、或(3)第一導電型通道阻絕層，其中一種相同製程步驟所形成；以及形成一第二導電型本體區於該基板上表面下方，且該第二導電型本體區與該第一導電型井區在水平方向上位於不同位置並相鄰接，其中，該第二導電型本體區由形成該低壓元件之第二導電型井區相同製程步驟所形成。
    其中一種較佳的實施例中，上述高壓元件宜更包含一輕摻雜區，形成於該基板上表面下方之第二導電型本體區中，且該輕摻雜區由形成該低壓元件之(1)第二導電型輕摻雜汲極區、或(2)第二導電型輕摻雜汲極區與第二導電型空乏層其中一種相同製程步驟所形成。
    另一種較佳實施例中，上述高壓元件宜更包含複數絕緣區，形成於該基板中，用以於基板中電性隔絕該高壓元件與其他元件，且該絕緣區為區域氧化(local oxidation of silicon,LOCOS)結構或淺溝槽絕緣(shallow trench isolation,STI)結構。
    又一種更佳實施例中，該高壓元件係一雙擴散金屬氧化物半導體(double diffused metal oxide semiconductor,DMOS)元件。
    上述高壓元件中，其中該第二導電型輕摻雜汲極區利用一離子植入技術完成，其製程參數根據該第二導電型為N型或P型而宜有所不同：第二導電型為N型時：植入離子為含磷離子，加速電壓為30~120千伏特，植入劑量為2*1013至6*1013個離子/cm2；以及第二導電型為P型時：植入離子為含硼離子，加速電壓為10~100千伏特，植入劑量為2*1013至6*1013個離子/cm2或植入離子為含二氟化硼離子，加速電壓為30~140千伏特，植入劑量為2*1013至6*1013個離子/cm2；且該第二導電型空乏層利用一離子植入技術完成，當第二導電型為N型時，其製程參數為：植入離子為含磷離子，加速電壓為30~80千伏特，植入劑量為2*1012至1*1013個離子/cm2。
    上述高壓元件中，其中該絕緣區為LOCOS結構，且當該第一導電型為P型，則較佳地：第一導電型井區利用一離子植入技術完成，其製程參數為：植入離子為含硼離子，加速電壓為50~200千伏特，植入劑量為5*1012至1.5*1013個離子/cm2；第一導電型通道阻絕層利用一離子植入技術完成，其製程參數包括：植入離子為含硼離子，加速電壓為20~50千伏特，植入劑量為2*1013至6*1013個離子/cm2；以及植入離子為含硼離子，加速電壓為120~220千伏特，植入劑量為1*1012至5*1012個離子/cm2；以及第二導電型井區利用一離子植入技術完成，其製程參數為：植入離子為含磷離子，加速電壓為80~220千伏特，植入劑量為5*1012至1.5*1013個離子/cm2；當該第一導電型為N型，則較佳地：第一導電型井區利用一離子植入技術完成，其製程參數為：植入離子為含磷離子，加速電壓為80~220千伏特，植入劑量為5*1012至1.5*1013個離子/cm2；以及第二導電型井區利用一離子植入技術完成，其製程參數為：植入離子為含硼離子，加速電壓為50~200千伏特，植入劑量為5*1012至1.5*1013個離子/cm2。
    上述高壓元件中，其中該絕緣區為STI結構，且當該第一導電型為P型，則較佳地：第一導電型井區利用一離子植入技術完成，其製程參數為：植入離子為含硼離子，加速電壓為30~500千伏特，植入劑量為1*1013至5*1013個離子/cm2；以及第二導電型井區利用一離子植入技術完成，其製程參數為：植入離子為含磷離子，加速電壓為40~800千伏特，植入劑量為1*1013至5*1013個離子/cm2；當該第一導電型為N型，則較佳地：第一導電型井區利用一離子植入技術完成，其製程參數為：植入離子為含磷離子，加速電壓為40~800千伏特，植入劑量為1*1013至5*1013個離子/cm2；以及第二導電型井區利用一離子植入技術完成，其製程參數為：植入離子為含硼離子，加速電壓為30~500千伏特，植入劑量為1*1013至5*1013個離子/cm2。
    底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
    本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
    請參閱第2圖，顯示本發明的第一個實施例，本實施例顯示本發明應用於DMOS元件之剖視示意圖。於基板11中，形成絕緣區12以定義元件區100，其中基板11例如為P型但不限於為P型(在其他實施型態中亦可以為N型)；絕緣區12例如為STI結構或如圖所示之區域氧化LOCOS結構，並且，基板11中，包含導電型與基板11不相同之N型(在其他實施型態中亦可以為P型)埋層14。此外，如第2圖所示，於基板11中，形成N型(在其他實施型態中亦可以為P型)本體區17a與P型(在其他實施型態中亦可以為N型)井區18a。其中，N型本體區17a介於基板11上表面與N型埋層14之間；高壓P型井區18a形成於基板11上表面下方，且N型本體區17a與高壓P型井區18a在水平方向上位於不同位置並相鄰接。於基板11表面，元件區100中，以氧化技術於該基板11表面上形成場氧化區22，其例如為STI結構或區域氧化LOCOS結構；並且，場氧化區22可利用但不限於與絕緣區12相同製程步驟形成。此外，輕摻雜區20a係由微影技術與部分或全部之閘極13為遮罩，以定義該區域，並以離子植入技術，將P型雜質，以加速離子的形式，植入定義的區域內所形成。接著於元件區100中，形成閘極13、汲極15、與源極16；其中，汲極15與源極16例如為N型但不限於為N型(在其他實施型態中亦可以為P型)，分別位於元件區100中之閘極13兩側，且由上視圖(未示出)視之，汲極15與源極16由閘極13與場氧化區22隔開。
    與先前技術不同的是，在本實施例中，高壓P型井區18a由形成於同一基板11中之低壓元件之(1)P型(在其他實施型態中亦可以為N型)井區、(2)具有柵狀結構之P型(在其他實施型態中亦可以為N型)井區、或(3)P型(在其他實施型態中亦可以為N型)通道阻絕層，其中一種相同製程步驟所形成。此外，N型本體區17a(在其他實施型態中亦可以為P型)，形成於基板11上表面下方，且N型本體區17a與高壓P型井區18a在水平方向上位於不同位置並相鄰接，其中，N型本體區17a由形成低壓元件之N型井區相同製程步驟所形成。
    此外，高壓元件例如可更包含輕摻雜區20a，其可以但不限於由形成於同一基板11中之低壓元件之(1)N型(在其他實施型態中亦可以為P型)輕摻雜汲極(lightly doped drain,LDD)區、或(2)N型輕摻雜汲極區與N型空乏層其中一種相同製程步驟所形成。
    此種安排方式的優點，在製程上可以但不限於利用形成於同一基板11中之低壓元件相同製程步驟，而不需要另外新增光罩或製程步驟，故可降低製造成本。
    第3圖顯示本發明的第二個實施例。與第一個實施例不同的是，本實施例仍係應用本發明於DMOS元件，但本實施例DMOS元件之閘極13a並非有一部分位於場氧化區22上，而是完全位於P型基板11表面上；另外，本實施例之絕緣區12a係以STI結構為例。
    第4A-4D圖舉例說明本發明之高壓元件的製造方法。並說明如何利用基板11中之低壓元件製程，來完成本發明之高壓元件。為方便說明，第4A-4D圖中，由左而右以橫向虛線示意分開但形成於基板11的三個不同元件；分別為：低壓N型MOS元件、低壓P型MOS元件、以及本發明之高壓元件。如第4A圖所示，首先提供例如但不限於P型基板11(在其他實施型態中亦可以為N型)，其具有基板上表面；並於基板11中形成N型埋層14。接著於P型基板11中，如圖所示利用同一光罩所形成之光阻17b或其他遮罩，同時定義低壓P型MOS元件之N型井區與高壓元件之N型本體區17a，並以如虛線箭頭所示意之N型雜質加速離子植入P型基板11中，以於低壓P型元件中形成N型井區17c，並同時於高壓元件中形成N型本體區17a。
    接下來，如第4B圖所示，利用同一光罩所形成之光阻18b或其他遮罩同時定義低壓N型MOS元件之P型井區18c與高壓元件之高壓P型井區18a，並以如虛線箭頭所示意之P型雜質之加速離子植入P型基板11中，以於低壓N型元件中形成P型井區18c，並同時於高壓元件中形成高壓P型井區18a。其中，由剖視圖第4B圖視之，高壓元件中之N型本體區17a介於基板11上表面與N型埋層14之間，且N型本體區17a與高壓P型井區18a在水平方向上位於不同位置並相鄰接。
    再接下來，於基板11中，形成絕緣區12以定義元件區100(未示出)，並如第4C圖所示，例如但不限於利用同樣的製程步驟，形成場氧化區22。並於基板11表面上，形成閘極13的一部分，其用意在作為輕摻雜汲極的遮罩。第4C圖示意低壓P型MOS元件之P型LDD區已經完成。利用同一光罩所形成之光阻20b或其他遮罩同時定義低壓N型MOS元件之N型LDD區20c與高壓元件之輕摻雜區20a，並以如虛線箭頭所示意之N型雜質之加速離子植入P型基板11中，以於低壓N型元件中形成N型LDD區20c，並同時於高壓元件中形成輕摻雜區20a。其中，高壓元件中之輕摻雜區20a，除了可單獨由與形成低壓N型MOS元件之N型LDD區20c之相同製程步驟完成之外，亦可以加上形成N型空乏層之製程步驟來共同形成輕摻雜區20a。其中，N型空乏層係指將增強型(enhanced)低壓N型MOS元件改變為空乏型(depleted)低壓N型MOS元件之製程步驟；其製程參數範圍如下：植入離子為含磷離子，加速電壓為30~80千伏特，植入劑量為2*1012至1*1013個離子/cm2。
    最後請參閱第4D圖，於元件區100中，完成閘極13、汲極15、與源極16；其中，汲極15與源極16例如為P型但不限於為P型(在其他實施型態中亦可以為N型)，分別位於元件區100中之閘極13兩側，且由上視圖(未示出)視之，汲極15與源極16由閘極13與場氧化區22隔開。
    第5A-5B圖顯示形成高壓P型井區18a的另一種實施例。如第5A圖所示，利用同一光罩所形成之光阻18b或其他遮罩同時定義低壓N型MOS元件之P型井區18c與高壓元件之高壓P型井區18a，並以如虛線箭頭所示意之P型雜質之加速離子植入P型基板11中，以於低壓N型元件中形成P型井區18c，並同時於高壓元件中形成高壓P型井區18a。與上述實施例不同的是，光罩所形成之光阻18b在高壓元件區具有柵狀結構，使得高壓P型井區18a於離子植入製程步驟後，亦具有柵狀結構，但是在如第5B圖彎曲虛線箭頭所示意之後續高溫製程之後，雜質會擴散如圖所示之高壓P型井區18a，使得雜質濃度低於低壓N型MOS元件，且其雜質濃度不需要完全均勻分布，不均勻的雜質分布可承受更高的操作電壓。
    除了利用同一光罩來同時定義低壓N型MOS元件之P型井區18c與高壓元件之高壓P型井區18a之外，高壓元件之高壓P型井區18a亦可以利用與低壓MOS元件之P型通道阻絕層相同的光罩來同時定義(未示出)。低壓MOS元件之P型通道阻絕層係用以加強絕緣區12電性隔絕不同元件的能力，其為相同技術領域中具有通常知識者所熟知，在此不予贅述。
    上述所有的實施例中，視元件的應用範圍，高壓元件可以包含或不包含輕摻雜區20a。並且，其製程參數根據輕摻雜區20a為N型或P型而不同，例如下列：
    (1)　當輕摻雜區20a與低壓N型MOS元件之N型LDD區20c利用相同離子植入製程步驟完成時，植入離子為含磷離子，加速電壓為30~120千伏特，植入劑量為2*1013至6*1013個離子/cm2；
    (2)　當輕摻雜區20a與低壓P型MOS元件之P型LDD區利用相同離子植入製程步驟完成時，植入離子為含硼離子，加速電壓為10~100千伏特，植入劑量為2*1013至6*1013個離子/cm2或植入離子為含二氟化硼離子，加速電壓為30~140千伏特，植入劑量為2*1013至6*1013個離子/cm2；
    (3)　當輕摻雜區20a由低壓N型MOS元件之N型LDD區20c以及形成N型空乏層之製程步驟來共同形成時，其製程參數如前所述。
    此外，上述所有的實施例中，當絕緣區12為LOCOS結構，所利用之N型低壓MOS元件之P型井區18c之製程參數為：植入離子為含硼離子，加速電壓為50~200千伏特，植入劑量為5*1012至1.5*1013個離子/cm2；而P型通道阻絕層之製程為兩道離子植入步驟；其參數分別為：植入離子為含硼離子，加速電壓為20~50千伏特，植入劑量為2*1013至6*1013個離子/cm2；以及植入離子為含硼離子，加速電壓為120~220千伏特，植入劑量為1*1012至5*1012個離子/cm2。並且，所利用之P型低壓MOS元件之N型井區17c之製程參數為：植入離子為含磷離子，加速電壓為80~220千伏特，植入劑量為5*1012至1.5*1013個離子/cm2。
    另一方面，當絕緣區12為STI結構，所利用之N型低壓MOS元件之P型井區18c之製程參數為：植入離子為含硼離子，加速電壓為30~500千伏特，植入劑量為1*1013至5*1013個離子/cm2。並且，所利用之P型低壓MOS元件之N型井區17c之製程參數為：植入離子為含磷離子，加速電壓為40~800千伏特，植入劑量為1*1013至5*1013個離子/cm2。
    以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如深井區等；又如，微影技術並不限於光罩技術，亦可包含電子束微影技術。本發明的範圍應涵蓋上述及其他所有等效變化。
    11．．．基板
    12．．．絕緣區
    13,13a．．．閘極
    14．．．N型埋層
    15．．．汲極
    16．．．源極
    17,17a,17c．．．本體區
    17b,18b,20b．．．光阻
    18,18a,18c．．．高壓P型井區
    20,20a,20c．．．輕摻雜區
    22．．．場氧化區
    100．．．元件區
    第1圖顯示先前技術之DMOS元件剖視圖。
    第2圖顯示本發明的第一個實施例。
    第3圖顯示本發明的第二個實施例。
    第4A-4D圖舉例說明本發明之高壓元件的製造方法。
    第5A-5B圖顯示形成高壓P型井區18a的另一種實施例。
    11．．．基板
    12．．．絕緣區
    13．．．閘極
    14．．．N型埋層
    15．．．汲極
    16．．．源極
    17a．．．本體區
    18a．．．高壓P型井區
    20a．．．輕摻雜區
    22．．．場氧化區
    100．．．元件區
    权利要求:
    Claims (14)
    [1] 一種高壓元件，形成於一第一導電型基板中，且另有一低壓元件形成於該第一導電型基板中，該第一導電型基板具有一基板上表面，該高壓元件包含：一第二導電型埋層，形成於該第一導電型基板中；一高壓第一導電型井區，形成於該基板上表面下方，且由剖視圖視之，該高壓第一導電型井區介於該基板上表面與該第二導電型埋層之間，且該高壓第一導電型井區由形成該低壓元件之(1)第一導電型井區、(2)具有柵狀結構之第一導電型井區、或(3)第一導電型通道阻絕層，其中一種相同製程步驟所形成；以及一第二導電型本體區，形成於該基板上表面下方，且該第二導電型本體區與該高壓第一導電型井區在水平方向上位於不同位置並相鄰接，其中，該第二導電型本體區由形成該低壓元件之第二導電型井區相同製程步驟所形成。
    [2] 如申請專利範圍第1項所述之高壓元件，更包含一輕摻雜區，形成於該基板上表面下方之第二導電型本體區中，且該輕摻雜區由形成該低壓元件之(1)第二導電型輕摻雜汲極區、或(2)第二導電型輕摻雜汲極區與第二導電型空乏層其中一種相同製程步驟所形成。
    [3] 如申請專利範圍第1項所述之高壓元件，更包含複數絕緣區，形成於該基板中，用以於基板中電性隔絕該高壓元件與其他元件，且該絕緣區為區域氧化(local oxidation of silicon,LOCOS)結構或淺溝槽絕緣(shallow trench isolation,STI)結構。
    [4] 如申請專利範圍第1項所述之高壓元件，其中該高壓元件係一雙擴散金屬氧化物半導體(double diffused metal oxide semiconductor,DMOS)元件。
    [5] 如申請專利範圍第2項所述之高壓元件，其中該第二導電型輕摻雜汲極區利用一離子植入技術完成，其製程參數根據該第二導電型為N型或P型而不同：第二導電型為N型時：植入離子為含磷離子，加速電壓為30~120千伏特，植入劑量為2*1013至6*1013個離子/cm2；以及第二導電型為P型時：植入離子為含硼離子，加速電壓為10~100千伏特，植入劑量為2*1013至6*1013個離子/cm2或植入離子為含二氟化硼離子，加速電壓為30~140千伏特，植入劑量為2*1013至6*1013個離子/cm2；且該第二導電型空乏層利用一離子植入技術完成，當第二導電型為N型時，其製程參數為：植入離子為含磷離子，加速電壓為30~80千伏特，植入劑量為2*1012至1*1013個離子/cm2。
    [6] 如申請專利範圍第3項所述之高壓元件，其中該絕緣區為LOCOS結構，且當該第一導電型為P型，則：第一導電型井區利用一離子植入技術完成，其製程參數為：植入離子為含硼離子，加速電壓為50~200千伏特，植入劑量為5*1012至1.5*1013個離子/cm2；第一導電型通道阻絕層利用一離子植入技術完成，其製程參數包括：植入離子為含硼離子，加速電壓為20~50千伏特，植入劑量為2*1013至6*1013個離子/cm2；以及植入離子為含硼離子，加速電壓為120~220千伏特，植入劑量為1*1012至5*1012個離子/cm2；以及第二導電型井區利用一離子植入技術完成，其製程參數為：植入離子為含磷離子，加速電壓為80~220千伏特，植入劑量為5*1012至1.5*1013個離子/cm2；當該第一導電型為N型，則：第一導電型井區利用一離子植入技術完成，其製程參數為：植入離子為含磷離子，加速電壓為80~220千伏特，植入劑量為5*1012至1.5*1013個離子/cm2；以及第二導電型井區利用一離子植入技術完成，其製程參數為：植入離子為含硼離子，加速電壓為50~200千伏特，植入劑量為5*1012至1.5*1013個離子/cm2。
    [7] 如申請專利範圍第3項所述之高壓元件，其中該絕緣區為STI結構，且當該第一導電型為P型，則：第一導電型井區利用一離子植入技術完成，其製程參數為：植入離子為含硼離子，加速電壓為30~500千伏特，植入劑量為1*1013至5*1013個離子/cm2；以及第二導電型井區利用一離子植入技術完成，其製程參數為：植入離子為含磷離子，加速電壓為40~800千伏特，植入劑量為1*1013至5*1013個離子/cm2；當該第一導電型為N型，則：第一導電型井區利用一離子植入技術完成，其製程參數為：植入離子為含磷離子，加速電壓為40~800千伏特，植入劑量為1*1013至5*1013個離子/cm2；以及第二導電型井區利用一離子植入技術完成，其製程參數為：植入離子為含硼離子，加速電壓為30~500千伏特，植入劑量為1*1013至5*1013個離子/cm2。
    [8] 一種高壓元件製造方法，包含：提供一第一導電型基板，其具有一基板上表面，且另有一低壓元件形成於該第一導電型基板中；形成一第二導電型埋層於該第一導電型基板中；形成一高壓第一導電型井區於該基板上表面下方，且由剖視圖視之，該高壓第一導電型井區介於該基板上表面與該第二導電型埋層之間，且該高壓第一導電型井區由形成該低壓元件之(1)第一導電型井區、(2)具有柵狀結構之第一導電型井區、或(3)第一導電型通道阻絕層，其中一種相同製程步驟所形成；以及形成一第二導電型本體區於該基板上表面下方，且該第二導電型本體區與該第一導電型井區在水平方向上位於不同位置並相鄰接，其中，該第二導電型本體區由形成該低壓元件之第二導電型井區相同製程步驟所形成。
    [9] 如申請專利範圍第8項所述之高壓元件製造方法，更包含形成一輕摻雜區於該基板上表面下方之第二導電型本體區中，且該輕摻雜區由形成該低壓元件之(1)第二導電型輕摻雜汲極區、或(2)第二導電型輕摻雜汲極區與第二導電型空乏層其中一種相同製程步驟所形成。
    [10] 如申請專利範圍第8項所述之高壓元件製造方法，更包含形成複數絕緣區於該基板中，用以於基板中電性隔絕該高壓元件與其他元件，且該絕緣區為區域氧化(local oxidation of silicon,LOCOS)結構或淺溝槽絕緣(shallow trench isolation,STI)結構。
    [11] 如申請專利範圍第8項所述之高壓元件製造方法，其中該高壓元件係一雙擴散金屬氧化物半導體(double diffused metal oxide semiconductor,DMOS)元件。
    [12] 如申請專利範圍第9項所述之高壓元件製造方法，其中該第二導電型輕摻雜汲極區利用一離子植入技術完成，其製程參數根據該第二導電型為N型時：植入離子為含磷離子，加速電壓為30~120千伏特，植入劑量為2*1013至6*1013個離子/cm2；以及第二導電型為P型時：植入離子為含硼離子，加速電壓為10~100千伏特，植入劑量為2*1013至6*1013個離子/cm2或植入離子為含二氟化硼離子，加速電壓為30~140千伏特，植入劑量為2*1013至6*1013個離子/cm2。且該第二導電型空乏層利用一離子植入技術完成，當第二導電型為N型時，其製程參數為：植入離子為含磷離子，加速電壓為30~80千伏特，植入劑量為2*1012至1*1013個離子/cm2。
    [13] 如申請專利範圍第10項所述之高壓元件製造方法，其中該絕緣區為LOCOS結構，且當該第一導電型為P型，則：第一導電型井區利用一離子植入技術完成，其製程參數為：植入離子為含硼離子，加速電壓為50~200千伏特，植入劑量為5*1012至1.5*1013個離子/cm2；第一導電型通道阻絕層利用一離子植入技術完成，其製程參數包括：植入離子為含硼離子，加速電壓為20~50千伏特，植入劑量為2*1013至6*1013個離子/cm2；以及植入離子為含硼離子，加速電壓為120~220千伏特，植入劑量為1*1012至5*1012個離子/cm2；以及第二導電型井區利用一離子植入技術完成，其製程參數為：植入離子為含磷離子，加速電壓為80~220千伏特，植入劑量為5*1012至1.5*1013個離子/cm2；當該第一導電型為N型，則：第一導電型井區利用一離子植入技術完成，其製程參數為：植入離子為含磷離子，加速電壓為80~220千伏特，植入劑量為5*1012至1.5*1013個離子/cm2；以及第二導電型井區利用一離子植入技術完成，其製程參數為：植入離子為含硼離子，加速電壓為50~200千伏特，植入劑量為5*1012至1.5*1013個離子/cm2。
    [14] 如申請專利範圍第10項所述之高壓元件製造方法，其中該絕緣區為STI結構，且當該第一導電型為P型，則：第一導電型井區利用一離子植入技術完成，其製程參數為：植入離子為含硼離子，加速電壓為30~500千伏特，植入劑量為1*1013至5*1013個離子/cm2；以及第二導電型井區利用一離子植入技術完成，其製程參數為：植入離子為含磷離子，加速電壓為40~800千伏特，植入劑量為1*1013至5*1013個離子/cm2；當該第一導電型為N型，則：第一導電型井區利用一離子植入技術完成，其製程參數為：植入離子為含磷離子，加速電壓為40~800千伏特，植入劑量為1*1013至5*1013個離子/cm2；以及第二導電型井區利用一離子植入技術完成，其製程參數為：植入離子為含硼離子，加速電壓為30~500千伏特，植入劑量為1*1013至5*1013個離子/cm2。
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    引用文献:
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