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    本發明揭露一種積體電路，包括該積體電路的一井區，該井區具有一第一摻雜濃度；複數個半導體區，該等半導體區被植入該井區，其中該等半導體區的每一個皆具有一第二摻雜濃度，以及其中該第二摻雜濃度大於該第一摻雜濃度；以及複數個多晶矽區，該等多晶矽區配置在該等半導體區上，其中該等多晶矽區分別連接至該等半導體區，以及其中該等半導體區為一金屬氧化物半導體場效應電晶體的汲極。
    公开号:TW201310615A
    申请号:TW101120132
    申请日:2012-06-05
    公开日:2013-03-01
    发明作者:Sehat Sutardja；Ravishanker Krishnamoorthy；Siew Yong Chui
    申请人:Marvell World Trade Ltd；
    IPC主号:H01L27-00
    专利说明:
    用於超高壓裝置的鎮流電阻器
    本發明主要涉及的是一種積體電路(Integrated Circuit，IC)，尤其是一種用於在超高壓(Super High Voltage，SHV)金屬氧化物半導體場效應電晶體(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)的汲極實現電阻器以保護該SHV MOSFET免受放電靜電(Electrostatic Discharge，ESD)影響的方法。
    本文提供的先前技術描述是為了一般性地呈現出本發明背景的目的。發明人所做的工作，即已在此先前技術部分中作出描述的工作，以及說明書方面不應作為申請時的現有技術的內容，這些均不應被明確或隱含地承認為相對於本發明的現有技術。
    像金屬氧化物半導體場效應電晶體(MOSFET)這樣的裝置由於靜電放電(ESD)會被破壞。為了保護積體電路中的MOSFET免受ESD影響，可在所述IC的外部或內部使用附加的電路。
    一個超高壓(SHV)MOSFET在一個IC中所占的晶片面積要比低功耗MOSFET所占的晶片面積大。因此，在IC中增加電路以保護SHV MOSFET免受ESD影響要消耗額外的IC的晶片面積，所以這種做法是不符合需求的。SHV MOSFET因此而需要自我保護。也就是說，在IC中沒有附加的ESD保護電路的條件下，IC中的SHV MOSFET需要保護自身免受ESD影響。
    一種積體電路包括：該積體電路的一井區，該井區具有一第一摻雜濃度；複數個半導體區，該等半導體區被植入該井區，其中該等半導體區的每一個皆具有一第二摻雜濃度，以及其中該第二摻雜濃度大於該第一摻雜濃度；以及複數個多晶矽區，該等多晶矽區配置在該等半導體區上，其中該等多晶矽區分別連接至該等半導體區，其中該等半導體區為一金屬氧化物半導體場效應電晶體的汲極。
    在其他特徵中，該井區與該等半導體區均具有一第一摻雜類型，其中該井區配置在一具有一第二摻雜類型的基板上，以及其中該第二摻雜類型與該第一摻雜類型相反。
    在其他特徵中，該等半導體區沿一軸線配置，其中該等多晶矽區的每一個皆具有一長度和一寬度，其中該長度大於該寬度，並且其中該長度沿著該軸線延伸。
    在其他特徵中，該等半導體區沿一軸線配置，其中該等多晶矽區的每一個皆具有一長度和一寬度，其中該寬度大於該長度，並且其中該寬度垂直於該軸線。
    在其他特徵中，該等多晶矽區具有一至少一歐姆的電阻。
    在其他特徵中，該等多晶矽區保護該金屬氧化物半導體場效應電晶體免受靜電放電的影響。
    又在其他特徵中，一種積體電路包括：該積體電路的一井區，該井區具有一第一摻雜類型以及一第一摻雜濃度，其中該井區配置在一具有一第二摻雜類型的基板上，以及其中該第二摻雜類型與該第一摻雜類型相反；複數個半導體區，該等半導體區被植入該井區，其中該等半導體區的每一個皆具有該第一摻雜類型以及一第二摻雜濃度，以及其中該第二摻雜濃度大於該第一摻雜濃度；以及複數個多晶矽區，該等多晶矽區分別連接至該等半導體區，其中該等半導體區為一金屬氧化物半導體場效應電晶體的汲極。
    在其他特徵中，該等半導體區沿一軸線配置，其中該等多晶矽區的每一個皆具有一長度和一寬度，其中該長度大於該寬度，並且其中該長度沿著該軸線延伸。
    在其他特徵中，該等半導體區沿一軸線配置，其中該等多晶矽區的每一個皆具有一長度和一寬度，其中該寬度大於該長度，並且其中該寬度垂直於該軸線。
    在其他特徵中，該等多晶矽區具有一至少一歐姆的電阻。
    在其他特徵中，等多晶矽區保護該金屬氧化物半導體場效應電晶體免受靜電放電的影響。
    又在其他特徵中，一種金屬氧化物半導體場效應電晶體積體電路包括：複數個該金屬氧化物半導體場效應電晶體積體電路的汲極區，其中該等汲極區包括複數個具有一第一摻雜濃度的半導體區，其中該等半導體區被植入一具有一第二摻雜濃度的井區，以及其中該第一摻雜濃度大於該第二摻雜濃度；以及複數個分別連接至該等汲極區的電阻器，其中該等電阻器包括複數個分別配置在該金屬氧化物半導體場效應電晶體積體電路中的該等半導體區上的多晶矽區。
    在其他特徵中，該金屬氧化物半導體場效應電晶體積體電路進一步包括該井區，其中該等半導體區與該井區均具有一第一摻雜類型，其中該井區配置在一具有一第二摻雜類型的基板上，以及其中該第二摻雜類型與該第一摻雜類型相反。
    在其他特徵中，該等半導體區沿一軸線配置，其中該等多晶矽區的每一個皆具有一長度和一寬度，其中該長度大於該寬度，並且其中該長度沿著該軸線延伸。
    在其他特徵中，該等半導體區沿一軸線配置，其中該等多晶矽區的每一個皆具有一長度和一寬度，其中該寬度大於該長度，並且其中該寬度垂直於該軸線。
    在其他特徵中，該等電阻器具有一至少一歐姆的電阻。
    在其他特徵中，該等電阻器保護該金屬氧化物半導體場效應電晶體積體電路免受靜電放電的影響。
    又在其他特徵中，一種方法包括：在一積體電路的一井區中植入複數個具有一第一摻雜濃度的半導體區，其中該井區具有一第二摻雜濃度，以及其中該第一摻雜大於該第二摻雜濃度；在該積體電路中的該等半導體區上配置複數個多晶矽區；以及使該等多晶矽區分別連接至該半導體區。
    在其他特徵中，該等多晶矽區的每一個皆具有一長度與一寬度，並且其中該長度大於該寬度，該方法進一步包括：沿一軸線配置該等半導體區；以及將該等多晶矽區的長配置以平行於該軸線。
    在其他特徵中，該等多晶矽區的每一個皆具有一長度與一寬度，並且其中該寬度大於該長度，該方法進一步包括：沿一軸線配置該等半導體區；以及將該等多晶矽區的寬配置以垂直於該軸線。
    進一步從本發明的具體描述、申請專利範圍以及所附圖式中能夠很清楚理解本發明的適用範圍。具體描述以及特定實例只是為了舉例說明，而並非意圖限制本發明的範圍。
    超高壓(SHV)金屬氧化物半導體場效應電晶體(MOSFET)避免靜電放電(ESD)影響的自我保護可能存在問題。例如，因相對於低功耗MOSFET而言，SHV MOSFET的體積較大，因此由於製程變化的原因，SHV MOSFET的結構可能無法統一化。所以，該SHV MOSFET的不同部分可能在不同ESD電壓的作用下擊穿(breakdown)。該ESD電壓一達到最低擊穿電壓，則具有最低擊穿電壓的部分便導通，攜帶所有的電流並使其被燒壞，致使該SHV MOSFET無法使用。處於該SHV MOSFET的不同部分的該擊穿電壓的變化或範圍可與該SHV MOSFET的大小成比例。
    參考第1圖，SHV MOSFET 100包括複數個並聯之組合的MOSFET M1、M2、...、Mn，其中n是大於1的整數。為了考慮到擊穿電壓的分攤以及靜電放電產生的橫跨SHV MOSFET 100的平均分配能量，而如圖所示在SHV MOSFET 100中添加了複數個鎮流電阻器Rballast。具體的是，在SHV MOSFET 100的汲極接腳(或汲極端子)與每個該組合的MOSFET M1、M2、...、Mn的汲極之間添加鎮流電阻器Rballast。
    如下所述，該鎮流電阻器阻止帶有最低擊穿電壓的MOSFET的導通。僅作為舉例，假設SHV MOSFET 100的平均擊穿電壓為600V。自600V的1%的變化則能導致高達6V的差異。因此，MOSFET M1可在602V擊穿；MOSFET M2可在600V擊穿；...；以及MOSFET Mn可在606V擊穿。當一ESD事件發生時，在SHV MOSFET 100的汲極接腳的ESD電壓從0V增加。
    當在SHV MOSFET 100的汲極接腳的ESD電壓接近600V時，例如在599V時，MOSFET M1、M2、...、Mn都沒有導通。然而，漏電流卻正在流經MOSFET M1、M2、...、Mn。這些漏電流產生橫跨連接MOSFET M1、M2、...、Mn汲極的鎮流電阻器的壓降。當SHV MOSFET 100的汲極接腳的電壓接近MOSFET的擊穿電壓，通過MOSFET的漏電流以及因而產生橫跨連接至MOSFET M1、M2、...、Mn的汲極的鎮流電阻器的壓降會增加。
    例如，當在SHV MOSFET 100的汲極接腳的電壓接近599V時，即接近了MOSFET M2的擊穿電壓(600V)時，流經MOSFET M2的較高漏電流產生橫跨連接至MOSFET M2的汲極的鎮流電阻器的壓降。該壓降可將在SHV MOSFET 100的汲極接腳處的電壓提高到602V。
    當在SHV MOSFET 100的汲極接腳處的電壓接近602V，即接近了MOSFET M1的擊穿電壓(602V)時，較高的漏電流流經該MOSFET M1。由於MOSFET M1開始傳導較高的漏電流，如MOSFET M2導通則MOSFET M1為該電流提供一條額外的路徑流通。換言之，由於在SHV MOSFET 100的汲極接腳處之增加的電壓所致，當MOSFET M2接近導通時，MOSFET M1分流(即，為其提供一條路徑)部分流經MOSFET M2的電流。實際上，儘管在SHV MOSFET 100的汲極接腳處的電壓超過了MOSFET M2的擊穿電壓(600V)，但這樣阻止(或延遲)了MOSFET M2導通。
    流經連接MOSFET M1的汲極的鎮流電阻器的漏電流產生橫跨連接MOSFET M1的汲極的該鎮流電阻器的壓降。該壓降可將在SHV MOSFET 100的汲極接腳處的電壓提高至602V以上，導致較高的漏電流流經另一個該等MOSFET的其中之一，從而分流流經MOSFET M1及MOSFET M2的部分電流。這樣儘管在SHV MOSFET 100的汲極接腳處的電壓超過了MOSFET M1的擊穿電壓(602V)，但也阻止(或延遲)了MOSFET M1導通。此時，MOSFET M2可接近導通。
    這個過程繼續進行直到在SHV MOSFET 100的汲極接腳處的電壓增加至接近606V時，並且較高的漏電流流經MOSFET Mn，此時MOSFET Mn分流流經MOSFET M1、MOSFET M2等的部分電流。此時，MOSFET M2可非常接近導通，MOSFET M1可接近導通，以此類推。
    實際上，由於橫跨連接MOSFET M1、M2...Mn的汲極的鎮流電阻器的壓降所致，MOSFET M1、M2...Mn的導通時間被同步。因此，當在SHV MOSFET 100的汲極接腳處的電壓超過606V時，MOSFET M1、M2...Mn接連不斷地快速導通，可視為是幾乎同時發生。通過所有的MOSFET M1、M2...Mn分配了流經SHV MOSFET 100汲極的電流。這樣只能阻止MOSFET M1、M2...Mn中具有最低擊穿電壓的那一個(例如，MOSFET M2)導通，攜帶全部電流進而造成故障。
    參考第2圖，顯示了沒有鎮流電阻器之SHV MOSFET的汲極區的剖面配置圖。在SHV MOSFET 150的汲極區，氧化層被分割成152-1及152-2兩部分(總體為氧化層152)，以及N+汲極區154被植入高壓N型井156，N+汲極區154的摻雜濃度大於高壓N型井156的摻雜濃度。崁入的N型井158選擇性地配置在高壓N型井156與P型基板160之間。高壓N型井156和/或崁入的N型井158配置在P型基板160上。值得注意的是摻雜材料的極性可反轉(即，N變成P、P變成N、N+變成P+等等)。
    金屬層162配置在N+汲極區154之上。高壓N型井156能夠承受大於氧化層152的擊穿電壓的電壓。因此，金屬層162與SHV MOSFET 150的汲極能夠承受大於氧化層152的擊穿電壓的電壓。
    眾所周知的是添加鎮流電阻器到MOSFET的汲極來分配電流。然而，在典型的SHV製程中，在該汲極區只允許金屬的連接，例如在第3A圖的152-1與152-2之間。這種侷限性歸因於存在於N+汲極區154的汲極的高電壓。典型的金屬電阻器在毫歐姆範圍，所以實施具有大電阻以及高電流能力的金屬電阻是不實際的。為了有效的鎮流保護，該電阻器需要在幾歐姆的範圍。
    本發明揭露了一種利用多晶矽實施幾歐姆的電阻來提供足夠的保護的方法。
    一種配置連接至SHV MOSFET 150的汲極的鎮流電阻器的方式是將金屬層162延伸至氧化層152。例如，金屬層162可延伸至氧化層152右邊的152-2部分或延伸至氧化層152左邊的152-1部分。另外，只有氧化層152的各部分沿著金屬層162延伸，而該高壓N型井156沒有延伸至該氧化層152的各分部下方。因此，在氧化層152的延伸的152-1或152-2部分下方沒有高壓N型井156。所以，由延伸的金屬層162形成的電阻器及在該電阻器下方延伸的氧化層152的部分都將在氧化層152的擊穿電壓作用下擊穿。
    因此，該電阻器需要配置在N+汲極區154之上以便使高壓N型井156出現在該電阻器下方以防止該電阻器在氧化層152的擊穿電壓作用下擊穿。本發明提供不同之在N+汲極區154之上配置複數個多晶矽區的配置方式。在這些配置方式中，複數個多晶矽區直接配置在N+汲極區154的複數個部分的頂部以形成複數個鎮流電阻器。具體地，正如下文會說明的，複數個多晶矽區配置在MOSFET 150的N+汲極區154的上面，且在MOSFET 150的兩個氧化層部分152-1與152-2之間。
    然而，配置多晶矽區在N+汲極區154之上削弱了N+汲極區154的導電性，從而使N+汲極區154的電阻增加。這種現象通常使在N+汲極區154之上配置多晶矽區不被接受。然而在本說明書中，這種現象卻是好的，因為被削弱的N+汲極區154的額外電阻率增加了由多晶矽區及被削弱的N+汲極區154所提供的全部電阻。由多晶矽區及被削弱的N+汲極區154所提供的聯合電阻的值可通過預估由多晶矽區所致的N+汲極區154的退化(degeneration)來估算出。
    參考第3A圖至第3D圖，可以通過不同的方式在汲極區上面配置多晶矽來實施複數個鎮流電阻器。具體地，複數個多晶矽層配置在複數個N+汲極區154部分，以使其植入高壓N型井156。
    在第3A圖及第3B圖中，顯示了依據第一種配置之具有複數個鎮流電阻器的SHV MOSFET 200的汲極區的剖面配置圖。與第2圖顯示的元件符號相同的元件說明在這裏被省略。為了簡單說明，省略了P型基板160。
    在第3A圖中，複數個多晶矽區配置在N+汲極區154之上，其中在該剖面視圖中只有包括元件202-1及202-2的第一多晶矽區為可見的。在第3B圖中，顯示了包括元件204-1及204-2的第二多晶矽區。雖然這裏只顯示了兩個多晶矽區，但是其餘的多晶矽區可想而知。每個多晶矽區都配置在N+汲極區154的相應部分之上。N+汲極區154部分沿一軸線配置且沿著(即，平行於)該軸線延伸。
    每個多晶矽區沿著(即，平行於)該軸線延伸。具體地，一多晶矽區的每個元件被延長且沿該軸線縱向延伸。更具體地，一多晶矽區的一元件沿該軸線延伸的長度L大於該多晶矽區的該元件的寬度W。
    高壓N型井156、可選之崁入的N井158及P型基板160也沿著配置N+汲極區154的部分且延伸的軸線來配置和延伸。由多晶矽所致的N+汲極區154的退化同樣沿著該軸線延伸。
    第一多晶矽區提供第一鎮流電阻器。該第一鎮流電阻器連接N+汲極區154的第一部分，以形成SHV MOSFET 200的第一MOSFET的第一汲極區。第二多晶矽區提供第二鎮流電阻器。該第二鎮流電阻器連接N+汲極區154的第二部分，以形成SHV MOSFET 200的第二MOSFET的第二汲極區，依此類推。
    在第3C圖及第3D圖中，顯示了依據第二種配置之具有複數個鎮流電阻器之SHV MOSFET 300的汲極區的剖面配置圖。與第2圖顯示的元件符號相同的元件說明在這裏被省略。為了簡單說明，省略P型基板160。
    在第3C圖中，複數個多晶矽區配置在N+汲極區154之上，其中在該剖面視圖中只有包括元件302-1及302-2的第一多晶矽區為可見的。在第3D圖中，顯示了包括元件304-1及304-2的第二多晶矽區。雖然這裏只顯示了兩個多晶矽區，但是其餘的多晶矽區可想而知。每個多晶矽區都配置在N+汲極區154的相應部分之上。N+汲極區154部分沿一軸線配置並沿該軸線延伸。
    每個多晶矽區垂直該軸線延伸。具體地，每個多晶矽區垂直於該軸線被延長。更具體地，一多晶矽區垂直於該軸線延伸的組合寬度2W(即，每兩個多晶矽區的元件寬度W的總和)大於該多晶矽區的長度L。
    高壓N型井156、可選之崁入的N井158及P型基板160沿著配置N+汲極區154的部分且延伸的軸線來配置和延伸。由多晶矽所致的N+汲極區154的退化同樣沿著該軸線延伸。
    依據第二種配置方式配置多晶矽時之N+汲極區154的退化大於依據第一種配置方式配置多晶矽時之N+汲極區154的退化。由於較大的退化，所以依據第二種配置方式配置多晶矽時之N+汲極區154提供的電阻大於依據第一種配置方式配置多晶矽時之N+汲極區154提供的電阻。
    第一多晶矽區提供第一鎮流電阻器。該第一鎮流電阻器連接N+汲極區154的第一部分，以形成SHV MOSFET 300的第一MOSFET的第一汲極區。第二多晶矽區提供第二鎮流電阻器。該第二鎮流電阻器連接N+汲極區154的第二部分，以形成SHV MOSFET 300的第二MOSFET的第二汲極區，依此類推。
    前述內容實質上僅僅是用以解釋說明而絕非意圖限制本發明的公開、應用或使用。本發明的廣泛教導可通過各種形式實施。然而，儘管本發明包括特殊實例，但本發明的實際範圍不應因通過研究學習本發明做出的其他修改而被限制。為了描述清楚，附圖中所使用的相同的元件符號表示同樣的元件。本文所使用的A、B及C的至少其中之一這樣的短語應解釋為採用非排他的邏輯“或”來表示(A或B或C)。而應該理解地是在不改變本發明原理的基礎上，方法中的一個或多個步驟可以不同的順序(或同時地)被執行。
    本申請案主張於2011年6月27日提出的美國臨時申請第61/501507號的優先權。上述申請公開的內容全部納入至本文中作為參考。
    100、150、200、300‧‧‧SHV金屬氧化物半導體場效應電晶體
    152-1、152-2‧‧‧氧化層
    154‧‧‧N+汲極區
    156‧‧‧高壓N型井
    158‧‧‧崁入的N型井
    160‧‧‧P型基板
    162‧‧‧金屬層
    202-1、202-2‧‧‧第一多晶矽區元件
    204-1、204-2‧‧‧第二多晶矽區元件
    302-1、302-2‧‧‧第一多晶矽區元件
    304-1、304-2‧‧‧第二多晶矽區元件
    M1、M2、...、Mn‧‧‧金屬氧化物半導體場效應電晶體
    Rballast‧‧‧鎮流電阻器
    從具體描述以及所附圖式記載的內容將更加充分地理解本發明，其中：第1圖為帶有鎮流電阻器之超高壓(SHV)金屬氧化物半導體場效應電晶體(MOSFET)的示意圖；第2圖為沒有鎮流電阻器之SHV MOSFET的汲極區的剖面配置圖；第3A圖為依據第一種提供鎮流電阻器的配置之配置在汲極區中具有多晶矽的SHV MOSFET的汲極區的剖面配置圖；第3B圖顯示依據第一種配置之配置在汲極區中複數個多晶矽區的詳圖；第3C圖為依據第二種提供鎮流電阻器的配置之配置在汲極區中具有多晶矽的SHV MOSFET的汲極區的剖面配置圖；以及第3D圖顯示依據第二種配置之配置在汲極區中複數個多晶矽區的詳圖。
    100‧‧‧SHV金屬氧化物半導體場效應電晶體
    M1、M2、...、Mn‧‧‧金屬氧化物半導體場效應電晶體
    Rballast‧‧‧鎮流電阻器
    权利要求:
    Claims (20)
    [1] 一種積體電路，包括：該積體電路的一井區，該井區具有一第一摻雜濃度；複數個半導體區，該等半導體區被植入該井區，其中該等半導體區的每一個皆具有一第二摻雜濃度，以及其中該第二摻雜濃度大於該第一摻雜濃度；以及複數個多晶矽區，該等多晶矽區配置在該等半導體區上，其中該等多晶矽區分別連接至該等半導體區，其中該等半導體區為一金屬氧化物半導體場效應電晶體的汲極。
    [2] 依據申請專利範圍第1項所述的積體電路，其中該井區與該等半導體區均具有一第一摻雜類型，其中該井區配置在一具有一第二摻雜類型的基板上，以及其中該第二摻雜類型與該第一摻雜類型相反。
    [3] 依據申請專利範圍第1項所述的積體電路，其中該等半導體區沿一軸線配置，其中該等多晶矽區的每一個皆具有一長度和一寬度，其中該長度大於該寬度，並且其中該長度沿著該軸線延伸。
    [4] 依據申請專利範圍第1項所述的積體電路，其中該等半導體區沿一軸線配置，其中該等多晶矽區的每一個皆具有一長度和一寬度，其中該寬度大於該長度，並且其中該寬度垂直於該軸線。
    [5] 依據申請專利範圍第1項所述的積體電路，其中該等多晶矽區具有一至少一歐姆的電阻。
    [6] 依據申請專利範圍第1項所述的積體電路，其中該等多晶矽區保護該金屬氧化物半導體場效應電晶體免受靜電放電的影響。
    [7] 一種積體電路，包括：該積體電路的一井區，該井區具有一第一摻雜類型以及一第一摻雜濃度，其中該井區配置在一具有一第二摻雜類型的基板上，以及其中該第二摻雜類型與該第一摻雜類型相反；複數個半導體區，該等半導體區被植入該井區，其中該等半導體區的每一個皆具有該第一摻雜類型以及一第二摻雜濃度，以及其中該第二摻雜濃度大於該第一摻雜濃度；以及複數個多晶矽區，該等多晶矽區分別連接至該等半導體區，其中該等半導體區為一金屬氧化物半導體場效應電晶體的汲極。
    [8] 依據申請專利範圍第7項所述的積體電路，其中該等半導體區沿一軸線配置，其中該等多晶矽區的每一個皆具有一長度和一寬度，其中該長度大於該寬度，並且其中該長度沿著該軸線延伸。
    [9] 依據申請專利範圍第7項所述的積體電路，其中該等半導體區沿一軸線配置，其中該等多晶矽區的每一個皆具有一長度和一寬度，其中該寬度大於該長度，並且其中該寬度垂直於該軸線。
    [10] 依據申請專利範圍第7項所述的積體電路，其中該等多晶矽區具有一至少一歐姆的電阻。
    [11] 依據申請專利範圍第7項所述的積體電路，其中該等多晶矽區保護該金屬氧化物半導體場效應電晶體免受靜電放電的影響。
    [12] 一種金屬氧化物半導體場效應電晶體積體電路，包括：複數個該金屬氧化物半導體場效應電晶體積體電路的汲極區，其中該等汲極區包括複數個具有一第一摻雜濃度的半導體區，其中該等半導體區被植入一具有一第二摻雜濃度的井區，以及其中該第一摻雜濃度大於該第二摻雜濃度；以及複數個分別連接至該等汲極區的電阻器，其中該等電阻器包括複數個分別配置在該金屬氧化物半導體場效應電晶體積體電路中的該等半導體區上的多晶矽區。
    [13] 依據申請專利範圍第12項所述的金屬氧化物半導體場效應電晶體積體電路，進一步包括該井區，其中該等半導體區與該井區均具有一第一摻雜類型，其中該井區配置在一具有一第二摻雜類型的基板上，以及其中該第二摻雜類型與該第一摻雜類型相反。
    [14] 依據申請專利範圍第12項所述的金屬氧化物半導體場效應電晶體積體電路，其中該等半導體區沿一軸線配置，其中該等多晶矽區的每一個皆具有一長度和一寬度，其中該長度大於該寬度，並且其中該長度沿著該軸線延伸。
    [15] 依據申請專利範圍第12項所述的金屬氧化物半導體場效應電晶體積體電路，其中該等半導體區沿一軸線配置，其中該等多晶矽區的每一個皆具有一長度和一寬度，其中該寬度大於該長度，並且其中該寬度垂直於該軸線。
    [16] 依據申請專利範圍第12項所述的金屬氧化物半導體場效應電晶體積體電路，其中該等電阻器具有一至少一歐姆的電阻。
    [17] 依據申請專利範圍第12項所述的金屬氧化物半導體場效應電晶體積體電路，其中該等電阻器保護該金屬氧化物半導體場效應電晶體積體電路免受靜電放電的影響。
    [18] 一種方法，包括：在一積體電路的一井區中植入複數個具有一第一摻雜濃度的半導體區，其中該井區具有一第二摻雜濃度，以及其中該第一摻雜大於該第二摻雜濃度；在該積體電路中的該等半導體區上配置複數個多晶矽區；以及使該等多晶矽區分別連接至該等半導體區。
    [19] 依據申請專利範圍第18項所述的方法，其中該等多晶矽區的每一個皆具有一長度與一寬度，並且其中該長度大於該寬度，該方法進一步包括：沿一軸線配置該等半導體區；以及將該等多晶矽區的長配置以平行於該軸線。
    [20] 依據申請專利範圍第18項所述的方法，其中該等多晶矽區的每一個皆具有一長度與一寬度，並且其中該寬度大於該長度，該方法進一步包括：沿一軸線配置該等半導體區；以及將該等多晶矽區的寬配置以垂直於該軸線。
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