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    • 专利摘要:
    一種半導體元件之電晶體的製造方法，此方法包括：於半導體基底上形成閘極圖案；於閘極圖案的側壁上形成間隙壁；濕式蝕刻半導體基底以於半導體基底中形成第一凹陷，其中第一凹陷鄰近於間隙壁；以及濕式蝕刻第一凹陷以於半導體基底中形成第二凹陷。
    公开号:TW201310549A
    申请号:TW101129423
    申请日:2012-08-14
    公开日:2013-03-01
    发明作者:Seok-Hoon Kim；Sang-Su Kim；Chung-Geun Koh；Byeong-Chan Lee；Sung-Hil Lee；Jin-Yeong Joe
    申请人:Samsung Electronics Co Ltd；
    IPC主号:H01L29-00
    专利说明:
    半導體元件及其製造方法【相關申請案的交叉參照】
    本案主張2011年8月19日申請之韓國專利申請案第10-2011-0082715號之優先權，所述韓國專利申請案之揭示內容以全文引用方式併入本文。
    本發明概念是有關於半導體元件(semiconductor device)及其製造方法。
    半導體元件幾乎被使用於每個工業領域中，包括各種電子設備、運輸工具(vehicle)、容器(vessel)等等。場效電晶體(field effect transistor)(以下稱為電晶體)是現今半導體元件的基本組件。有一些電晶體是被個別封裝，但更多的電晶體是被埋置於積體電路中。
    電晶體可包括在半導體基底中彼此分離的源極與汲極，以及覆蓋通道區頂表面的閘極電極，其中所述通道區位於源極與汲極之間。源極與汲極可藉由在半導體基底中植入摻雜離子而形成。閘極電極可藉由閘氧化層與通道區絕緣，其中閘氧化層配置在半導體基底與閘極電極之間。
    為了實現高積集度、高速的半導體元件，目前已進行許多相關發展。因此，電晶體的尺寸變小，因而可能減小電晶體的導通電流(turn-on current)。然而，減小電晶體的導通電流可能造成電晶體的操作速度的減小。因此，可能降低半導體元件的可靠度(reliability)與操作速度。如此一來，在高積集度的半導體元件中有增加電晶體的導通電流之需求。
    本發明概念的示範性實施例提供具有經改善可靠度的半導體元件及其製造方法。
    本發明概念的示範性實施例提供具有高積集度的半導體元件及其製造方法。
    本發明概念的示範性實施例提供可增加電晶體導通電流的半導體元件及其製造方法。
    根據本發明概念的示範性實施例，一種半導體元件之電晶體的製造方法包括：於半導體基底上形成閘極圖案(gate pattern)；於所述閘極圖案的側壁(sidewall)上形成間隙壁(spacer)；濕式蝕刻(wet etch)所述半導體基底，以於所述半導體基底中形成第一凹陷(recess)，其中所述第一凹陷鄰近於所述間隙壁；以及濕式蝕刻所述第一凹陷，以於所述半導體基底中形成第二凹陷。
    所述第一凹陷具有弧形(curved)側壁且所述第二凹陷具有錐形(tapered)側壁。
    至少一錐形側壁具有{111}晶面(crystal plane)。
    鄰近於所述半導體基底的表面的部分所述間隙壁從所述閘極圖案之所述側壁向外突出。
    具有所述突出部分(protruding portion)的所述間隙壁具有懸臂(cantilever)形狀。
    所述方法更包括進行磊晶成長(epitaxial growth)製程，以形成填滿所述第二凹陷的磊晶圖案。
    所述磊晶圖案的表面是配置於所述半導體基底的所述表面上方。
    所述磊晶圖案的摻雜部分(doped portion)是所述電晶體的源極或汲極。
    所述電晶體的通道區形成於相鄰的磊晶圖案之間。
    所述閘極圖案包括所述電晶體的閘極電極。
    根據本發明概念的示範性實施例，一種半導體元件的製造方法包括：將非晶化元素離子(amorphization elemention)植入至半導體基底中，以於所述半導體基底中形成非晶化區(amorphous region)；回火(anneal)所述非晶化區，以於所述半導體基底中形成相變區(phase change region)；濕式蝕刻所述相變區，以於所述半導體基底中形成第一凹陷；以及濕式蝕刻所述第一凹陷，以於所述半導體基底中形成第二凹陷。
    所述第一凹陷具有弧形側壁且所述第二凹陷具有錐形側壁。
    所述回火溫度少於攝氏500度。
    所述回火溫度為約攝氏350度到約攝氏450度。
    根據本發明概念的示範性實施例，一種半導體元件的製造方法包括：濕式蝕刻半導體基底，以於所述半導體基底中形成第一凹陷，其中所述第一凹陷具有弧形側壁；以及濕式蝕刻所述第一凹陷，以於所述半導體基底中形成第二凹陷，其中所述第二凹陷具有錐形側壁。
    所述第一凹陷具有凹槽(concave)形狀。
    所述第二凹陷的所述錐形側壁藉由實質上筆直的線(straight line)連接。
    於濕式蝕刻所述半導體基底以形成所述第一凹陷之前，所述方法包括：將非晶化元素離子植入至所述半導體基底中，以於所述半導體基底中形成非晶化區；以及回火所述非晶化區，以於所述半導體基底中形成相變區，其中藉由濕式蝕刻所述相變區來形成所述第一凹陷。
    所述回火是在攝氏500度以下的溫度進行。
    所述溫度為約攝氏350度到約攝氏450度。
    藉由垂直或傾斜植入法(vertical or tilt implantation method)將所述非晶化元素離子植入至所述半導體基底中。
    於濕式蝕刻所述半導體基底以形成所述第一凹陷的步驟中，所使用的蝕刻劑(etchant)包括氫氟酸(hydrofluoric acid，HF)、硝酸(nitric acid，HNO3)以及醋酸(acetic acid，CH3COOH)中至少一者。
    在濕式蝕刻所述第一凹陷以形成所述第二凹陷之後，所述方法包括進行磊晶成長製程，以形成填滿所述第二凹陷的磊晶圖案。
    所述磊晶圖案具有六角形(hexagon)形狀。
    所述磊晶圖案具有與所述半導體基底不同的半導體元素。
    根據本發明概念的示範性實施例，一種半導體元件的製造方法包括：將非晶化元素離子植入至半導體基底中，以於所述半導體基底中形成非晶化區；回火所述非晶化區，以於所述半導體基底中形成相變區；乾式蝕刻所述相變區，以於所述半導體基底中形成第一凹陷；以及濕式蝕刻所述第一凹陷，以於所述半導體基底中形成第二凹陷。
    所述第一凹陷具有弧形側壁且所述第二凹陷具有錐形側壁。
    以下將參照附圖來詳細描述本發明概念的示範性實施例。然而，本發明概念可以多種不同形式來實施，且不應該被解釋為限於本文所述的示範性實施例。為了清楚起見，圖式的某些部分可能是誇大的。
    將理解的是，當諸如層、區或基底等一元件被提及「連接」或「耦接」至另一元件時，其可能直接地連接或耦接至其它元件，或者可能存在介於中間的元件。
    同樣地，將理解的是當諸如層、區或基底等一元件被提及位於另一元件「上」時，其可以是直接位於其它元件上，或者可以存在介於中間的元件。
    相同的符號在全文與圖式中可代表相同元件，除非另有說明。
    圖1A到圖1G是根據本發明概念的示範性實施例所繪示之一種半導體元件的製造方法的剖視圖。圖2是根據本發明概念的示範性實施例所繪示之一種凹槽區(concave region)的形成方法的流程圖。
    請參照圖1A，可在半導體基底100上形成閘極圖案110。在半導體基底100上可能形成有元件隔離圖案(device isolation pattern)(未繪示)，以定義出主動部分(active portion)。所述主動部分可相當於被元件隔離圖案所圍繞的部分半導體基底100。所述閘極圖案110可跨越(cross over)主動部分。在一些實施例中，閘極圖案110可包括依序堆疊的閘介電圖案(gate dielectric pattern)102、閘極電極104、以及硬罩幕圖案(hard mask pattern)106。
    所述半導體基底100可由半導體元素形成。舉例來說，半導體基底100可是矽基底。半導體基底100可是單晶態(single-crystalline state)。半導體基底100可摻雜有第一導電型摻質。所述閘介電圖案102可包括氧化物(諸如氧化矽(silicon oxide))、氮化物(諸如氮化矽(silicon nitride))、氮氧化物(諸如氮氧化矽(silicon oxynitride))、及/或高介電常數的介電質(諸如絕緣金屬氧化物)。所述閘極電極104可包括經摻質摻雜的半導體(諸如摻雜矽)、金屬-半導體化合物(諸如金屬矽化物(metal silicide))、導電的金屬氮化物(諸如氮化鈦(titanium nitride)、及/或氮化鉭(tantalum nitride))以及過渡金屬(諸如鈦及/或鉭)中的至少一者。所述硬罩幕圖案106可包括氮化物(諸如氮化矽)及/或氮氧化物(諸如氮氧化矽)。
    可使用閘極圖案110作為罩幕來進行摻質植入(dopant implantation)製程，以形成第一與第二源極/汲極延伸區(source/drain extensions)113a及113b。第一與第二源極/汲極延伸區113a及113b可分別形成在位於閘極圖案110的兩側的半導體基底100中。換言之，閘極圖案110可配置在第一與第二源極/汲極延伸區113a及113b之間的半導體基底100上。所述第一與第二源極/汲極延伸區113a及113b可摻雜有第二導電型摻質。舉例來說，第一導電型摻質中的一者可是P型摻質，而第二導電型摻質中的一者可是N型摻質，且反之亦然。
    接著，可在半導體基底100上共形地(conformally)形成間隙壁層(spacer layer)115。所述間隙壁層115可包括絕緣材料。在一些實施例中，可在間隙壁層115上共形地形成額外(additional)間隙壁層117。所述額外間隙壁層117可包括不同於間隙壁層115的絕緣材料。舉例來說，間隙壁層115可由氮化物(諸如氮化矽)形成，而額外間隙壁層117可由氧化物(諸如氧化矽)形成。在這種情況中，在形成間隙壁層115之前，可先於半導體基底100上形成緩衝氧化層(buffer oxide layer)(未繪示)。所述緩衝氧化層可藉由熱氧化(thermal oxidation)製程、化學氣相沉積(chemical vapor deposition，CVD)製程及/或原子層沈積(atomic layer deposition，ALD)製程來形成。然而，本發明概念不限於此。所述間隙壁層115可由氮化物以外的其它絕緣材料形成。所述額外間隙壁層117的厚度可能比間隙壁層115薄。
    請參照圖1B，可藉由進行回蝕刻(etch-back)製程連續蝕刻額外間隙壁層117與間隙壁層115。因此，可在閘極圖案110的兩側壁上形成閘間隙壁(gate spacer)115a。在一些實施例中，每個閘間隙壁115a可包括從其下面部分橫向延伸的突出部分115p。舉例來說，每個閘間隙壁115a可具有「L」形狀。位於突出部分115p上的額外間隙壁層117在回蝕刻製程期間可用作蝕刻罩幕，如此一來可形成突出部分115p。
    在形成閘間隙壁115a之後，可移除額外間隙壁層117。可藉由回蝕刻製程移除所述額外間隙壁層117。另外，在進行回蝕刻製程之後，可能會有部分額外間隙壁層117被留下。所述額外間隙壁層117的剩餘部分可藉由後續的清洗(cleaning)製程來移除。
    接著，可在位於閘極圖案110兩側的半導體基底100中分別形成圖1E所繪示的凹槽區130a與130b。接下來將參照圖2的流程圖及圖1C至圖1E，以更詳細地描述凹槽區130a與130b的形成方法。
    如圖2所繪示，可改變部分半導體基底100的相態(phase)，以形成相變區(S150)。所述半導體基底100可能是單晶態，且所述相變區可能具有不同於單晶態的相態。在一些實施例中，相變區(S150)的形成方法可包括將非晶化元素離子植入至部分半導體基底中，以形成非晶化區(S155)，以及回火所述非晶化區(S157)。將於下文中更詳細地描述這些製程。
    請參照圖1C與圖2，使用閘極圖案110與閘間隙壁115a作為罩幕，可將非晶化元素離子120植入至半導體基底100中(S155)。可藉由非晶化元素離子120對具有單晶態的部分半導體基底100進行非晶化。因此，可在位於閘極圖案110兩側的半導體基底100中分別形成第一非晶化區125a與第二非晶化區125b。
    所述非晶化元素離子120的非晶化元素可是能夠非晶化部分半導體基底100的元素。此外，非晶化元素能與半導體基底100達成電性中和。舉例來說，非晶化元素可包括鍺(Ga)、矽(Si)、惰性氣體元素(諸如氬(Ar)、氪(Kr)、氙(Xe)等等)、碳(C)、氮(N)以及氧(O)中至少一者。非晶化元素離子120的植入能量可是在約5KeV到約40KeV的範圍內。非晶化元素離子120的劑量(dose)可是在每平方公分約1×1014個原子到約1×1016個原子的範圍內。然而，本發明概念不限於上述範圍。
    在一些實施例中，可藉由垂直植入法將非晶化元素離子120植入至半導體基底100中。垂直植入法的植入方向可實質上垂直於半導體基底100的頂表面。換言之，垂直植入法的植入方向可垂直於半導體基底100的頂表面，或者是可略微傾斜於半導體基底100的頂表面，以最小化離子穿隧。舉例來說，相對於從半導體基底100的頂表面延伸出來之垂直線，垂直植入法的植入方向與其具有在0度到約7度範圍內的夾角。
    可在室溫下植入非晶化元素離子120。在這種情況中，所述非晶化元素可包括鍺(Ga)、矽(Si)以及氙(Xe)中至少一者。
    另外，可在約攝氏負20度到約攝氏負100度範圍內的較低製程溫度下植入非晶化元素離子120。在這種情況中，即使是藉由垂直植入法來植入非晶化元素離子120，仍能增加非晶化元素離子120在半導體基底100中的橫向分量(lateral component)。如此一來，可增加每個非晶化區125a與125b的寬度。當在較低的製程溫度下植入非晶化元素離子120時，非晶化元素可包括鍺(Ga)、矽(Si)、惰性氣體元素(諸如氬(Ar)、氪(Kr)、氙(Xe)等等)、碳(C)、氮(N)以及氧(O)中至少一者。
    請參照圖1D與圖2，可藉由對半導體基底100進行回火製程，以回火第一與第二非晶化區125a與125b(S157)。因此，可形成第一與第二相變區127a與127b。由於進行回火製程，因此可改變第一與第二非晶化區125a與125b的相態，以形成第一與第二相變區127a與127b。可藉由回火製程將至少部分第一非晶化區125a改變成第一相變區127a，以及將至少部分第二非晶化區125b改變成第二相變區127b。在一些實施例中，每個第一與第二相變區127a與127b可是微晶態(micro-crystalline state)。所述微晶態可具有介於非晶態(amorphous state)與多晶態(poly-crystalline state)之間的相態。舉例來說，微晶態可包括多個晶核(crystalline nuclei)。
    可在約攝氏300度到約攝氏650度範圍內的製程溫度下進行回火製程。回火製程的製程時間可在約0.1秒到約5分鐘範圍內。在一些實施例中，回火製程可在小於攝氏500度的製程溫度下進行。舉例來說，回火製程可在約攝氏350度到約攝氏450度範圍內的製程溫度下進行。在這種情況中，可將全部的第一與第二非晶化區125a與125b改變成第一與第二相變區127a與127b。另外，可在約攝氏450度到約攝氏650度範圍內的製程溫度下進行回火製程。在這種情況中，可將部分的第一與第二非晶化區125a與125b改變成成第一與第二相變區。將在後文中描述這種情況。
    回火製程可藉由分批回火方法(batch annealing method)、快速熱回火方法(rapid thermal annealing method)、尖端快速熱回火方法(spike rapid thermal annealing method)以及閃光快速熱回火方法(flash rapid thermal annealing method)中的至少一者來進行。
    請參照圖1E與圖2，可移除第一相變區127a與第二相變區127b，以分別形成第一凹槽區130a與第二凹槽區130b(S160)。
    第一與第二相變區127a與127b可被濕式蝕刻製程移除。如此一來，可改善相變區127a與127b及半導體基底100之間的蝕刻選擇性(etch selectivity)。此外，可改善相變區127a與127b及閘間隙壁115a之間的蝕刻選擇性。在一些實施例中，於濕式蝕刻製程中，相變區127a與127b的蝕刻速率與半導體基底100的蝕刻速率之間的比例可在約50：1到約300：1的範圍內。此外，於濕式蝕刻製程中，相變區127a與127b的蝕刻速率與閘間隙壁115a的蝕刻速率之間的比例可在約10：1到約100：1的範圍內。濕式蝕刻製程實質上可對第一與第二相變區127a與127b進行等向性(isotropically)蝕刻。在一些實施例中，可改善相變區127a與127b及硬罩幕圖案106在濕式蝕刻製程中的蝕刻選擇性。當硬罩幕圖案106包括與閘間隙壁115a相同的材料時，在濕式蝕刻製程中，相變區127a與127b的蝕刻速率與硬罩幕圖案106的蝕刻速率之間的比例可在約10：1到約100：1的範圍內。
    舉例來說，當半導體基底100是矽基底且閘間隙壁115a包括氮化矽時，濕式蝕刻製程的蝕刻劑可包括氫氟酸(HF)、硝酸(HNO3)以及醋酸(CH3COOH)。此外，所述蝕刻劑可更包括去離子水(deionized water)。在蝕刻劑中，氫氟酸(HF)的含量比例(content ratio)可在約0.3重量%(重量百分比(weight percentage))到約1.5重量%的範圍內。在蝕刻劑中，硝酸(HNO3)的含量比例可在約40重量%到約60重量%的範圍內。在蝕刻劑中，醋酸(CH3COOH)的含量比例可在約1重量%到約5重量%的範圍內。在一些實施例中，蝕刻劑可包括約0.7重量%的氫氟酸(HF)、約50重量%的硝酸(HNO3)、約2.6重量%的醋酸(CH3COOH)以及約46.7重量%的去離子水。
    根據上述的凹槽區130a與130b的形成方法，可植入非晶化元素離子120以形成非晶化區125a與125b，且可回火非晶化區125a與125b，以形成相變區127a與127b。相變區127a與127b可被移除，以形成凹槽區130a與130b。在相變區127a與127b的移除製程中，藉由回火製程所形成的相變區127a與127b可被快速地蝕刻掉。換言之，可增加相變區127a與127b在移除製程中的蝕刻速率。此外，相變區127a與127b可具有不同於半導體基底100的相態。舉例來說，相變區127a與127b可是微晶態。因此，可改善相變區127a與127b及半導體基底100之間的蝕刻選擇性。
    此外，可藉由濕式蝕刻製程來移除相變區127a與127b。因此，可改善相變區127a與127b及半導體基底100之間的蝕刻選擇性。另外，也可改善相變區127a與127b及閘間隙壁115a之間的蝕刻選擇性。
    在一些實施例中，可在約攝氏負20度到約攝氏負100度範圍內的較低製程溫度下植入非晶化元素離子120。在這種情況中，凹槽區130a與130b可具有平滑(smooth)的內表面。
    接著，請參照圖1F，可對第一與第二凹槽區130a與130b進行非等向性濕式蝕刻製程。因此，可形成第一與第二凹陷區(recess region)135a與135b。在所述非等向性濕式蝕刻製程中，可使用半導體基底100的{111}晶面作為蝕刻終止表面(etch stop surface)。換言之，在非等向性濕式蝕刻製程中，對{111}晶面的蝕刻速率可小於對半導體基底100的其它晶面的蝕刻速率。因此，可藉由非等向性濕式蝕刻製程蝕刻凹槽區130a與130b的底表面及側壁，以形成包括錐形底切區(tapered undercut region)137a與137b的凹陷區135a與135b。第一凹陷區135a與第二凹陷區135b可分別包括第一錐形底切區137a與第二錐形底切區137b。第一與第二錐形底切區137a與137b的內表面可被包括在{111}晶面中包括。在一些實施例中，如果半導體基底100是矽基底，則非等向性濕式蝕刻製程可使用包括氫氧化銨(ammonium hydroxide，NH4OH)及/或四甲基氫氧化銨(tetramethyl ammonium hydroxide，TMAH)的非等向性蝕刻劑。
    第一凹陷區135a的第一錐形底切區137a可具有朝位於閘極圖案110下之通道區成橫向錐形的形狀，且第二凹陷區135b的第二錐形底切區137b可具有朝通道區成橫向錐形的形狀。在一些實施例中，相對於通道區，第一錐形底切區137a可實質上對稱於第二錐形底切區137b。然而，本發明概念不限於此。
    請參照圖1G，可對具有第一與第二凹陷區135a與135b的半導體基底100進行磊晶成長製程，以形成第一與第二磊晶圖案(epitaxial pattern)140a與140b。第一與第二磊晶圖案140a與140b可分別填滿第一與第二凹陷區135a與135b。因為第一與第二錐形底切區137a與137b，使得第一磊晶圖案140a可包括朝通道區成橫向錐形的第一錐形部分(tapered portion)142a，以及第二磊晶圖案140b可包括朝通道區成橫向錐形的第二錐形部分142b。可在半導體基底100中，配置第一與第二錐形部分142a與142b。換言之，可在閘極圖案110下方的半導體基底100的頂表面下方，配置第一與第二錐形部分142a與142b的尖端(tip)。
    第一與第二磊晶圖案140a與140b可包括與半導體基底100之半導體元素不同的半導體元素。因此，第一與第二磊晶圖案140a與140b可對位於閘極圖案110下方的通道區提供壓縮力(compressive force)或拉力(tensile force)。如此一來，當操作包括所述通道區的電晶體時，可增加在通道區中所產生之通道載子(carrier)的遷移率(mobility)。由於第一與第二磊晶圖案140a與140b包括第一與第二錐形部分142a與142b，因此可進一步增加提供至通道區的壓縮力或拉力。如此一來，可進一步增加通道中載子的遷移率。
    當包括所述通道區的電晶體是PMOS電晶體時，第一與第二磊晶圖案140a與140b可對通道區提供壓縮力。因此，可增加通道中電洞(hole)的遷移率。為了對通道區提供壓縮力，第一與第二磊晶圖案140a與140b可包括直徑比半導體基底100之半導體元素大的半導體元素。舉例來說，當半導體基底100是矽基底時，第一與第二磊晶圖案140a與140b可包括矽鍺(silicon-germanium，SiGe)或鍺(Ge)。
    當包括所述通道區的電晶體是NMOS電晶體時，第一與第二磊晶圖案140a與140b可對通道區提供拉力。因此，可增加通道中電子(electron)的遷移率。為了對通道區提供拉力，第一與第二磊晶圖案140a與140b可包括直徑比半導體基底100之半導體元素小的半導體元素。舉例來說，當半導體基底100是矽基底時，第一與第二磊晶圖案140a與140b可包括碳化矽(silicon carbide，SiC)。
    在一些實施例中，第一與第二磊晶圖案140a與140b的頂表面可配置在閘極圖案110下方的半導體基底100之頂表面上方。在這種情況中，閘間隙壁115a的突出部分115p可保護半導體基底100及磊晶圖案140a與140b之間的界面。換言之，突出部分115p可覆蓋鄰近半導體基底100之頂表面的界面末端，使得所述界面可受到保護。如此一來，可改善電晶體的可靠度。
    每個第一與第二磊晶圖案140a與140b的至少一部分可被摻雜有第二導電型摻質。在一些實施例中，可藉由原位方法(in-situ method)來摻雜第一與第二磊晶圖案140a與140b。在這種情況中，每個第一與第二磊晶圖案140a與140b可完全地摻雜(fully doped)有第二導電型摻質。在其它實施例中，在形成第一與第二磊晶圖案140a與140b之後，使用閘極圖案110及閘間隙壁115a作為罩幕以摻雜至少部分的磊晶圖案140a與140b，可將第二導電型的摻質離子植入至磊晶圖案140a與140b中。在一些實施例中，電晶體的汲極區中可包括第一源極/汲極延伸區113a與第一磊晶圖案140a的摻雜部分，以及電晶體的源極區中可包括第二源極/汲極延伸區113b與第二磊晶圖案140b的摻雜部分。
    接著，可在半導體基底100上形成圖5中所繪示的層間介電層(interlayer dielectric layer)145。可形成穿透層間介電層145的第一與第二接觸插塞(contact plug)147a與147b。所述第一與第二接觸插塞147a與147b可分別電性連接至第一與第二磊晶圖案140a與140b。因此，可實現圖5中所繪示的半導體元件。
    如參照圖1C與圖1D的描述，可將非晶化區125a與125b完全改變成相變區127a與127b。另外，可部分改變非晶化區125a與125b。將藉由參照圖3A與圖3B來對此進行描述。
    圖3A與圖3B是根據本發明概念的示範性實施例所繪示之一種半導體元件的製造方法的剖視圖。
    請參照圖1C與圖3A，可對包括非晶化區125a與125b的半導體基底100進行回火製程。此時，所述回火製程的製程溫度可在約攝氏450度到約攝氏650度的範圍內。在這種情況中，可將第一與第二非晶化區125a與125b中鄰近半導體基底100的部分改變成固相磊晶部分(solid phase epitaxy portion)EP，以及可將第一與第二非晶化區125a與125b之其它部分分別改變成第一與第二相變區127a’與127b’。
    可使用鄰近每個非晶化區125a與125b的半導體基底100作為晶種(seed)來形成固相磊晶部分EP。所述固相磊晶部分EP可為與半導體基底100相同的單晶態。每個第一與第二相變區127a’與127b’可為上述的微晶態。
    請參照圖3B，可藉由參照圖1E與圖2所述的濕式蝕刻製程來移除第一與第二相變區127a’與127b’。因此，可形成第一與第二凹槽區130a’與130b’。此時，由於固相磊晶部分EP具有與半導體基底100相同的單晶態，因此固相磊晶部分EP會被保留下來。接著，可進行參照圖1F所描述的非等向性濕式蝕刻製程，以形成圖1F中所繪示的第一與第二凹陷區135a與135b。另外，由於根據本實施例的第一與第二凹槽區130a’與130b’的形狀可以與圖1E中所繪示之第一與第二凹槽區130a與130b的形狀不同，因此根據本實施例的第一與第二凹陷區可具有與圖1F中所繪示之第一與第二凹陷區135a與135b不同的尺寸、不同的寬度及/或不同的深度。可參照圖1G與圖5所描述的相同方法來進行後續製程。
    另外，閘極圖案110可包括閘極電極104。換言之，在形成閘極電極104之後，可依序形成凹槽區130a與130b、凹陷區135a與135b以及磊晶圖案140a與140b。另外，在形成磊晶圖案140a與140b之後，可形成閘極電極。將會參照圖4A到圖4D對此進行描述。
    圖4A到圖4D是根據本發明概念的示範性實施例所繪示之一種半導體元件的製造方法的剖視圖。
    請參照圖4A，可在半導體基底100上形成擬閘極圖案(dummy gate pattern)175。接著，可藉由進行參照圖1A到圖1F所描述之磊晶圖案140a與140b的形成製程，來進行源極/汲極延伸113a與113b的形成製程。擬閘極圖案175可包括對閘間隙壁115a與後續形成之下層層間介電層具有蝕刻選擇性的材料。在一些實例中，擬閘極圖案175可包括依序堆疊的半導體圖案(semiconductor pattern)170與頂蓋圖案(capping pattern)173。當閘間隙壁115a由氮化矽形成且下層層間介電層由氧化矽形成時，半導體圖案170可由多晶矽形成且頂蓋圖案173可由氧化矽形成。可在擬閘極圖案175與半導體基底100之間形成緩衝氧化層(未繪示)。
    請參照圖4B，可在包括磊晶圖案140a與140b及擬閘極圖案175的半導體基底100上形成下層層間介電層145a。接著，可平坦化(planarize)下層層間介電層145a與頂蓋圖案173，直到暴露出擬閘極圖案175的半導體圖案170為止。可藉由化學機械研磨(chemical mechanical polishing，CMP)製程來平坦化下層層間介電層145a與頂蓋圖案173。可藉由下層層間介電層145a與頂蓋圖案173的平坦化製程來移除閘間隙壁115a的上面部分。如上述，擬閘極圖案175的半導體圖案170可對已平坦化的下層介電層145a與閘間隙壁115a具有蝕刻選擇性。
    請參照圖4C，可移除經暴露的半導體圖案170，以形成閘極溝槽(gate groove)177。如果形成緩衝氧化層(未繪示)，則在移除經暴露的半導體圖案170之後，可移除緩衝氧化層，以暴露出位於閘極溝槽177下方的半導體基底100。可在包括閘極溝槽177的半導體基底100上形成閘介電層(gate dielectric layer)180，以及可在填滿閘介電層180上形成閘導電層(gate conductive layer)185，以填滿閘極溝槽177。所述閘介電層180可包括氧化物、氮化物、氮氧化物及/或高介電常數的介電質。可藉由熱氧化製程、氮化(nitridation)製程、氮氧化(oxy-nitridation)製程、ALD製程及/或CVD製程來形成閘介電層180。所述閘導電層185可包括導電的金屬氮化物(諸如氮化鈦及/或氮化鉭)、過渡金屬(諸如鈦及/或鉭)及/或金屬(諸如鎢(tungsten))。
    請參照圖4D，可平坦化閘導電層185，以於閘極溝槽177中形成閘極電極185a。在一些實施例中，在閘導電層185的平坦化製程期間，可移除在已平坦化之下層層間介電層145a上的閘介電層180。因此，可在閘極溝槽177中形成閘介電圖案180a。在本實施例中，閘極電極185a可以是金屬閘極(metal gate)。接著，可形成圖6中所繪示的上層層間介電層190。可形成第一與第二接觸插塞147a與147b，且第一與第二接觸插塞147a與147b穿透上層層間介電層190穿透已平坦化之下層層間介電層145a。因此，可實現圖6中所繪示的半導體元件。
    圖5是根據本發明概念的示範性實施例所繪示之一種半導體元件的剖視圖。可根據圖1A到圖1G的方法來製造圖5的半導體元件。
    請參照圖5，閘極圖案110可配置在半導體基底100上。第一與第二磊晶圖案140a與140b可分別填滿第一與第二凹陷區135a與135b，其中第一與第二凹陷區135a與135b形成在閘極圖案110之兩側的半導體基底100中。閘極圖案110可包括閘介電圖案102、閘極電極104以及硬罩幕圖案106。第一與第二磊晶圖案140a與140b可鄰近於閘極圖案110的兩側壁。因此，一個電晶體可包括第一與第二磊晶圖案140a與140b以及閘極圖案110，其中閘極圖案110配置在第一與第二磊晶圖案140a與140b之間的半導體基底100上。
    如參照圖1G的描述，第一與第二磊晶圖案140a與140b可包括與半導體基底100之半導體元素不同的半導體元素。因此，第一與第二磊晶圖案140a與140b可對位於閘極圖案110下的通道區提供壓縮力或拉力。第一磊晶圖案140a可包括朝通道區成錐形的第一錐形部分142a，且第二磊晶圖案140b可包括朝通道區成錐形的第二錐形部分142b。第一與第二錐形部分142a與142b可包括傾斜(incline)表面，此傾斜表面被包括在{111}晶面中。在一些實施例中，相對於通道區，第一錐形部分142a可實質上對稱於第二錐形部分142b。換言之，對於通過通道區中心且垂直於半導體基底100之頂表面的假想垂直線而言，第一錐形部分142a可實質上對稱於第二錐形部分142b。第一與第二磊晶圖案140a與140b可包括參照圖1G所描述的材料。
    可在閘極圖案110的兩側壁上分別配置閘間隙壁115a。每個閘間隙壁115a可包括從其下面部分橫向延伸的突出部分115p。相對於閘極圖案110，位於閘極圖案110的一側壁上的一個閘間隙壁115a可實質上對稱於位於閘極圖案110的另一側壁上的另一個閘間隙壁115a。閘間隙壁115a的突出部分115p使得在磊晶圖案140a與140b及半導體基底100之間的界面可受到保護。第一與第二磊晶圖案140a與140b的上表面可配置於半導體基底100之頂表面上方。
    層間介電層145可覆蓋閘極圖案110、閘間隙壁115a以及磊晶圖案140a與140b。第一與第二接觸插塞147a與147b可穿透層間介電層145，以分別連接第一與第二磊晶圖案140a與140b的頂表面。每個接觸插塞147a與147b可包括接觸每個磊晶圖案140a與140b的歐姆圖案(ohmic pattern)。所述接觸插塞147a與147b可包括金屬(諸如鎢)、導電的金屬氮化物(諸如氮化鈦及/或氮化鉭)及/或過渡金屬(諸如鈦及/或鉭)。雖然未繪示，但是可在層間介電層145上配置內連接(interconnection)，以連接至接觸插塞147a與147b。在一些實施例中，可省略至少一個第一與第二接觸插塞147a與147b。
    圖6是根據本發明概念的示範性實施例所繪示之一種半導體元件的剖視圖。可根據圖1A到圖1G的方法來製造圖6的半導體元件，但在形成磊晶圖案140a與140b之後是以如圖4A到圖4D中所繪示的方式來形成閘極電極。
    請參照圖6，閘極電極185a可配置在位於第一與第二磊晶圖案140a與140b之間的通道區上方，以及閘介電圖案180a可配置於閘極電極185a與半導體基底100之間。在圖6中，閘介電圖案180a可延伸，以覆蓋閘極電極185a的兩側壁。在這種情況中，閘介電圖案180a的延伸部分可配置於閘極電極185a與閘間隙壁115a之間。下層層間介電層145a可覆蓋磊晶圖案140a與140b。下層層間介電層145a可以未覆蓋閘極電極185a的頂表面。上層層間介電層190可覆蓋下層層間介電層145a及閘極電極185a的頂表面。第一與第二接觸插塞147a與147b可連續穿透上層與下層層間介電層190與145a，以分別連接第一與第二磊晶圖案140a與140b。
    圖7A到圖7E是根據本發明概念的示範性實施例所繪示之一種半導體元件的製造方法的剖視圖。
    請參照圖7A，可使用閘極圖案110與閘間隙壁115a作為罩幕，將非晶化元素離子220植入至半導體基底100中。因此，可在位於閘極圖案110兩側的半導體基底100中分別形成第一非晶化區225a與第二非晶化區225b。可藉由傾斜植入法來植入非晶化元素離子220。
    藉由傾斜植入法，可以傾斜於半導體基底100的頂表面的方式植入非晶化元素離子220。傾斜植入法的傾斜植入方向可不垂直且不平行於半導體基底100的頂表面。在一些實施例中，垂直於半導體基底100之頂表面的垂直線及傾斜植入方向之間的夾角可大於0度，且等於或小於約70度。特定言之，垂直線及傾斜植入方向之間的夾角大於約7度，且等於或小於約45度。在本實施例中，可以一傾斜植入方向來植入非晶化元素離子220。因此，可相對於位於閘極圖案110下方的通道區，形成不對稱於第二非晶化區225b的第一非晶化區225a。換言之，相對於垂直半導體基底100之頂表面且通過通道區中心的假想垂直線，第一非晶化區225a可不對稱於第二非晶化區225b。
    在一些實施例中可將第一非晶化區225a配置成比第二非晶化區225b更為接近通道區。可將第二非晶化區225b配置成比第一非晶化區225a遠離通道區。
    非晶化元素離子220的非晶化元素可包括參照圖1C與圖2所描述之用作非晶化元素離子120的非晶化元素中的至少一者。非晶化元素離子220的劑量及植入能量可與參照圖1C所分別描述之非晶化元素離子120的劑量及植入能量相同。
    在一些實施例中，可在室溫下植入非晶化元素離子220。另外，如參照圖1C與圖2所描述，可在約攝氏負20度到約攝氏負100度範圍內的較低製程溫度下植入非晶化元素離子220。
    請參照圖7B，可對包括第一與第二非晶化區225a與225b的半導體基底100進行回火製程，以形成第一與第二相變區227a與227b。可以如同參照圖1D、圖2及圖3A所描述之回火製程的方式來進行所述回火製程。因此，可完全或部分改變第一與第二非晶化區225a與225b，以形成第一與第二相變區227a與227b。每個第一與第二相變區227a與227b可為上述的微晶態。
    請參照圖7C，可移除第一與第二相變區227a與227b，以形成第一與第二凹槽區230a與230b。可藉由參照圖1E與圖2所描述的濕式蝕刻製程來移除第一與第二相變區227a與227b。第一與第二非晶化區225a與225b的配置使得第一凹槽區230a與第二凹槽區230b未相對於通道區呈現對稱。
    請參照圖7D，可對第一與第二凹槽區230a與230b進行參照圖1F所描述的非等向性濕式蝕刻製程，以形成第一與第二凹陷區235a與235b。第一凹陷區235a可包括朝通道區成橫向錐形的第一錐形底切區237a，且第二凹陷區235b可包括朝通道區成橫向錐形的第二錐形底切區237b。此時，相對於通道區，第一凹陷區235a可不對稱於第二凹陷區235b。特別地，相對於通道區，第一錐形底切區237a可不對稱於第二錐形底切區237b。
    請參照圖7E，可進行磊晶製程，以分別形成填滿第一與第二凹陷區235a與235b的第一與第二磊晶圖案240a與240b。可用如參照圖1G所描述之第一與第二磊晶圖案140a與140b的相同材料來形成第一與第二磊晶圖案240a與240b。此外，可藉由參照圖1G所描述之磊晶圖案140a與140b所使用的相同摻雜方法來摻雜第一與第二磊晶圖案240a與240b。
    第一與第二錐形底切區237a與237b使得第一磊晶圖案240a可包括朝通道區成橫向錐形的第一錐形部分242a，以及第二磊晶圖案240b可包括朝通道區成橫向錐形的第二錐形部分242b。相對於通道區，第一錐形部分242a可不對稱於第二錐形部分242b。
    在本實施例中，藉由傾斜植入法，可將非晶化元素離子220植入至半導體基底100中。因此，相對於通道區，第一非晶化區225a可不對稱於第二非晶化區225b。如此一來，相對於通道區，第一磊晶圖案240a的第一錐形部分242a可不對稱於第二磊晶圖案240b的第二錐形部分242b。因此，可改善電晶體的可靠度，其中電晶體包括第一與第二磊晶圖案240a與240b，以及配置在第一與第二磊晶圖案240a與240b之間的閘極圖案110。後文將會對此進行更詳細的描述。
    此外，在第一非晶化區225a是相對於通道區不對稱於第二非晶化區225b的本實施例中，可藉由其它方法來進行形成凹面區230a與230b所使用的移除製程。在一些實施例中，可藉由等向性乾式蝕刻(isotropic dry etch)製程移除相變區227a與227b。在其它實施例中，可省略回火製程，以及可藉由等向性乾式蝕刻製程移除第一與第二非晶化區225a與225b，以形成第一與第二凹槽區230a與230b。
    在一些實施例中，參照圖4A到圖4D所描述的擬閘極圖案175也可應用於根據本實施例所述半導體元件的製造方法。
    接下來將參照圖8A與圖8B描述根據本實施例所製造的半導體元件。
    圖8A是根據本發明概念的示範性實施例所繪示之一種半導體元件的剖視圖，以及圖8B是圖8A之「A」部分的放大視圖。
    請參照圖8A與圖8B，第一磊晶圖案240a與第二磊晶圖案240b可分別填滿第一凹陷區235a與第二凹陷區235b，其中第一凹陷區235a與第二凹陷區235b形成在位於閘極圖案110兩側的半導體基底100中。第一與第二磊晶圖案240a與240b可鄰近於閘極圖案110的兩側。因此，電晶體可包括第一與第二磊晶圖案240a與240b以及閘極圖案110，其中閘極圖案110位於第一與第二磊晶圖案240a與240b之間的半導體基底100上。
    相對於閘極圖案110下方的通道區CHR，第一磊晶圖案240a的第一錐形部分242a可不對稱於第二磊晶圖案240b的第二錐形部分242b。更詳細地，如圖8B中所繪示，相對於通過通道區CHR中心且垂直於半導體基底100之頂表面的假想垂直線250，第一錐形部分242a可不對稱於第二錐形部分242b。將位於第一錐形部分242a的尖端與通道區CHR的中心之間的距離稱為第一水平距離D1，以及將位於第二錐形部分242b的尖端與通道區CHR的中心之間的距離稱為第二水平距離D2，其中第一水平距離D1可不同於第二水平距離D2。如圖8B中所繪示，第一水平距離D1可相當於第一錐形部分242a的尖端與假想垂直線250之間的最短距離，以及第二水平距離D2可相當於在第二錐形部分242b的尖端與假想垂直線250之間的最短距離。
    在一些實施例中，第一水平距離D1可小於第二水平距離D2。在這種情況中，第一磊晶圖案240a的摻雜部分與第一源極/汲極延伸區113a可相當於電晶體的汲極區，以及第二磊晶圖案240b的摻雜部分與第二源極/汲極延伸區113b可相當於電晶體的源極區。第一錐形部分242a可對鄰近汲極區的部分通道區CHR提供足夠的壓縮力或拉力。因此，鄰近汲極區之部分通道區CHR的電位障(potential barrier)可變得較低。如此一來，可改善電晶體的導通電流。相較於第一錐形部分242a，第二錐形部分242b可離通道區CHR較遠。因此，可改善在源極區與汲極區之間的擊穿(punch-through)特性(諸如在第一與第二錐形部分242a與242b之間的擊穿特性)。此外，第二錐形部分242b也可對通道區CHR提供壓縮力或拉力。如此一來，可改善包括第一與第二錐形部分242a與242b之電晶體的導通電流，以及可改善電晶體的擊穿特性。
    在一些實施例中，當從平視圖來看時，第一錐形部分242a可與閘極圖案110重疊，以及第二錐形部分242b可不與閘極圖案110重疊，而。然而，本發明概念不限於此。
    在一些實施例中，可將第一錐形部分242a配置成使其尖端與位於閘極圖案110下的半導體基底100之頂表面的距離與第二錐形部分242b的尖端與位於閘極圖案110下的半導體基底100之頂表面的距離實質上相同。然而，本發明概念不限於此。
    在一些實施例中，可用圖8A與圖8B中所繪示的閘極圖案110來取代圖6中所繪示的閘介電圖案180a與閘極電極185a。
    圖9A到圖9E是根據本發明概念的示範性實施例所繪示之一種半導體元件的製造方法的剖視圖。可使用參照圖1A與圖1B所描述的製程來製造本實施例的閘極圖案110。
    請參照圖9A，可使用閘極圖案110與閘間隙壁115a作為罩幕，將第一非晶化元素離子320a植入至半導體基底100中。可藉由垂直植入法來植入第一非晶化元素離子320a。可使用閘極圖案110與閘間隙壁115a作為罩幕，將第二非晶化元素離子320b植入至半導體基底100中。可藉由傾斜植入法來植入第二非晶化元素離子320b。藉由第一與第二非晶化元素離子320a與320b，可分別在位於閘極圖案110兩側的半導體基底100中形成第一非晶化區325a與第二非晶化區325b。
    第一非晶化元素離子320a的植入方向可與參照圖1C及圖2所描述之非晶化元素離子120的植入方向實質上相同。第二非晶化元素離子320b的植入方向可與參照圖7A所描述之非晶化元素離子220的植入方向實質上相同。第一非晶化元素離子320a的植入能量可大於第二非晶化元素離子320b的植入能量。
    第一非晶化區325a可包括彼此相對的第一側壁與第二側壁。相似地，第二非晶化區325b可包括彼此相對的第一側壁與第二側壁。第一與第二非晶化區325a與325b的第一側壁可鄰近於在第一與第二非晶化區325a與325b之間的通道區。歸因於第二非晶化元素離子320b，相較於第一非晶化區325a之第一側壁的下面部分，第一非晶化區325a之第一側壁的上面部分朝通道區橫向突出的程度可更大。因此，第一非晶化區325a可包括朝通道區突出的傾斜植入區(tilt implantation region)300a。另一方面，由於是以一傾斜方向植入第二非晶化元素離子320b，因此第二非晶化區325b之第一側壁的上面部分可不朝通道區突出。如此一來，，相對於在第一與第二非晶化區325a與325b之間的通道區，第一非晶化區325a之第一側壁可具有不對稱於第二非晶化區325b之第一側壁的結構。
    在一些實施例中，第二非晶化元素離子320b使得第二非晶化區325b之第二側壁的上面部分可橫向突出，進而使第二非晶化區325b可包括傾斜植入區300b。第二非晶化區325b的傾斜植入區300b可不影響位於第一與第二非晶化區325a與325b之間的通道區。在其它實施例中，若第二非晶化區325b之第二側壁與元件隔離圖案(未繪示)接觸，則可不形成第二非晶化區325b的傾斜植入區300b。
    第一非晶化元素離子320a的第一非晶化元素可包括如參照圖1C與圖2所描述之用作非晶化元素離子120的非晶化元素中的至少一者。第二非晶化元素離子320b的第二非晶化元素可包括如參照圖1C與圖2所描述之用作非晶化元素離子120的非晶化元素中的至少一者。第一非晶化元素可與第二非晶化元素相同。另外，第一非晶化元素可與第二非晶化元素不同。每個第一與第二非晶化元素離子320a與320b的劑量可與參照圖1C所描述之非晶化元素離子120的劑量相同。可在室溫下植入第一與第二非晶化元素離子320a與320b。另外，可在約攝氏負20度到約攝氏負100度範圍內的較低製程溫度下植入第一與第二非晶化元素離子320a與320b。
    請參照圖9B，可對包括第一與第二非晶化區325a與325b的半導體基底100進行回火製程，以形成第一與第二相變區327a與327b。可以與參照圖1D、圖2及圖3A所描述之回火製程相同的方式來進行所述回火製程。因此，可完全或部分改變第一與第二非晶化區325a與325b，以形成第一與第二相變區327a與327b。每個第一與第二相變區327a與327b可為上述微晶態。
    歸因於第一與第二非晶化區325a與325b的形狀，雖然在鄰近通道區的第二相變區327b之第一側壁處不形成突出部分，但是第一相變區327a之第一側壁可能包括突出部分305a，其中突出部分305a朝位於第一與第二相變區327a與327b之間的通道區突出。在一些實施例中，第二非晶化區325b的傾斜植入區300b使得第二相變區327b可包括突出部分305b，突出部分305b形成在相對於其第一側壁的第二相變區327b之第二側壁處。另外，第二相變區327b可不包括突出部分305b。
    請參照圖9C，可移除第一與第二相變區327a與327b，以形成第一與第二凹槽區330a與330b。在一些實施例中，可藉由參照圖1E與圖2所描述的濕式蝕刻製程來移除第一與第二相變區327a與327b。第一凹槽區330a可包括底切區310a，底切區310a是藉由移除第一相變區327a之突出部分305a而形成。第一凹槽區330a的底切區310a可具有朝位於第一與第二凹槽區330a與330b之間的通道區突出的橫向凹洞(hollow)形狀。換言之，第一凹槽區330a可包括鄰近通道區的第一側壁，以及相較於第一凹槽區330a之第一側壁的下面部分，第一凹槽區330a之第一側壁的上面部分朝通道區橫向突出的程度可更大。另一方面，底切區不會形成在鄰近於第一與第二凹槽區330a與330b之間的通道區的第二凹槽區330b之第一側壁處。在一些實施例中，底切區310b可形成在與第一側壁相對設置的第二凹槽區330b之第二側壁處，其中底切區310b可藉由移除第二相變區327b之突出部分305b而形成。另外，第二凹槽區330b可不包括底切區310b。
    請參照圖9D，可對第一與第二凹槽區330a與330b進行參照圖1F所描述的非等向性濕式蝕刻製程。如此一來，可形成第一與第二凹陷區335a與335b。第一凹陷區335a可包括朝通道區成橫向錐形的多個第一錐形底切區RTUa與RTLa。多個第一錐形底切區RTUa與RTLa可包括上錐形底切區RTUa及配置在上錐形底切區RTUa下方的下錐形底切區RTLa。可藉由非等向性濕式蝕刻製程來蝕刻第一凹槽區330a之底切區310a的內側壁，以形成上錐形底切區RTUa，以及可藉由非等向性濕式蝕刻製程來蝕刻配置在底切區310a下方的第一凹槽區330a之第一側壁的下面部分，以形成下錐形底切區RTLa。另一方面，由於底切區不是形成在第二凹槽區330b之第一側壁處，因此第二凹陷區335b可包括朝通道區成錐形的一錐形底切區RTSb。第二凹陷區335b的錐形底切區RTSb可稱為第二錐形底切區RTSb。
    在一些實施例中，第一凹陷區335a可更包括一額外錐形底切區RTSa，其與上及下錐形底切區RTUa與RTLa相對設置。第二凹陷區335b可更包括多個額外錐形底切區RTUb與RTLb，其與第二錐形底切區RTSb相對設置。在其它實施例中，可省略第一與第二凹陷區335a與335b的額外錐形底切區RTSa、RTUb及RTLb。
    請參照圖9E，可進行磊晶製程，以分別形成填滿第一與第二凹陷區335a與335b的第一與第二磊晶圖案340a與340b。可用如參照圖1G所描述之第一與第二磊晶圖案140a與140b的相同材料來形成第一與第二磊晶圖案340a與340b。此外，可藉由參照圖1G所描述之磊晶圖案140a與140b所使用的相同摻雜方法來摻雜第一與第二磊晶圖案340a與340b。
    歸因於第一凹陷區335a的多個第一錐形底切區RTUa與RTLa，第一磊晶圖案340a可包括多個第一錐形部分CTUa與CTLa，其朝位於第一與第二磊晶圖案340a與340b之間的通道區成橫向錐形。歸因於第二凹陷區335b的第二錐形底切區RTSb，第二磊晶圖案340b可包括一個第二錐形部分CTSb，其朝位於第一與第二磊晶圖案340a與340b之間的通道區成橫向錐形。
    在一些實施例中，第一磊晶圖案340a可更包括額外錐形部分CTSa，其填滿第一凹陷區335a之額外錐形底切區RTSa。第二磊晶圖案340b可更包括額外錐形部分CTUb與CTLb，其分別填滿第二凹陷區335b之額外錐形底切區RTUb與RTLb。在其它實施例中，可省略第一與第二磊晶圖案340a與340b的額外錐形部分CTSa、CTUb及CTLb。
    接著，可形成圖10A中所繪示的層間介電層145及接觸插塞147a與147b。在一些實施例中，可將參照圖4A到圖4D所描述的技術應用於本實施例中。
    在本實施例中，可使用垂直植入法與傾斜植入法來最佳化電晶體的特性。
    另外，在第一非晶化區325a是相對於通道區不對稱於第二非晶化區325b的本實施例中，可藉由其它方法來進行形成凹槽區330a與330b所使用的移除製程。在一些實施例中，可藉由等向性乾式蝕刻製程移除相變區327a與327b。在其它實施例中，可省略回火製程，以及可藉由等向性乾式蝕刻製程來移除第一與第二非晶化區325a與325b，以形成第一與第二凹槽區330a與330b。
    接下來，將參照圖10A與圖10B來描述根據本實施例所製造的半導體元件。
    圖10A是根據本發明概念的示範性實施例所繪示之一種半導體元件的剖視圖，以及圖10B是圖10A之「B」部分的放大視圖。
    請參照圖10A與圖10B，第一磊晶圖案340a與第二磊晶圖案340b可分別填滿第一凹陷區335a與第二凹陷區335b，其中第一凹陷區335a與第二凹陷區335b形成於位在閘極圖案110兩側的半導體基底100中。第一與第二磊晶圖案340a與340b可鄰近於閘極圖案110的兩側。因此，電晶體中可包括第一與第二磊晶圖案340a與340b以及位於前述兩者之間的半導體基底100上的閘極圖案110。相對於在閘極圖案110下方的通道區CHR，第一磊晶圖案340a可不對稱於第二磊晶圖案340b。換言之，相對於通過通道區CHR的中心且垂直於半導體基底100之頂表面的假想垂直線350，第一磊晶圖案340a可不對稱於第二磊晶圖案340b。
    如圖10B中所繪示，第一磊晶圖案340a可包括朝通道區CHR成橫向錐形的多個第一錐形部分CTUa與CTLa，以及第二磊晶圖案340b可包括朝通道區CHR成橫向錐形的一個第二錐形部分CTSb。第一錐形部分CTUa與CTLa可包括上錐形部分CTUa及下錐形部分CTLa。
    相對於位於閘極圖案110下的半導體基底100之頂表面，上錐形部分CTUa的尖端的第一深度R1可不同於第二錐形部分CTSb的尖端的第二深度R2。另外，下錐形部分CTLa的尖端的深度可不同於第二深度R2。
    在一些實施例中，第一深度R1可小於第二深度R2。在這種情況中，電晶體的汲極區可包括第一磊晶圖案340a的摻雜部分與第一源極/汲極延伸區113a，以及電晶體的源極區可包括第二磊晶圖案340b的摻雜部分與第二源極/汲極延伸區113b。由於第一深度R1小於第二深度R2，因此第一磊晶圖案340a的上錐形部分CTUa可對鄰近汲極區的部分通道區CHR提供足夠的壓縮力或拉力。因此，可減少鄰近汲極區之部分通道區CHR的電位障，進而可增加電晶體的導通電流。此外，由於第二深度R2大於第一深度R1，因此可增加第二錐形部分CTSb的尖端與上錐形部分CTUa的尖端之間的距離，進而可改善在源極區與汲極區之間的擊穿特性。此外，第二錐形部分CTSb也可對通道區CHR提供壓縮力或拉力。再者，下錐形部分CTLa可對通道區CHR的下面部分提供壓縮力或拉力。因此，可改善在通道區CHR中所產生之通道載子的遷移率。
    在一些實施例中，位於上錐形部分CTUa的尖端與通道區CHR的中心(諸如假想垂直線350)之間的第一水平距離Da可不同於位於第二錐形部分CTSb的尖端與通道區CHR的中心(諸如假想垂直線350)之間的第二水平距離Db。若汲極區包括第一磊晶圖案340a的摻雜部分，則第一水平距離Da可小於第二水平距離Db。位於下錐形部分CTLa的尖端與假想垂直線350之間的第三水平距離可大於第一水平距離Da。
    在一些實施例中，可用圖6中所繪示的閘介電圖案180a與閘極電極185a來取代圖10A中所繪示的閘極圖案110。
    圖11A到圖11E是根據本發明概念的示範性實施例所繪示之一種半導體元件的製造方法的剖視圖，以及圖12A與圖12B是根據本發明概念的示範性實施例所繪示之一種半導體元件的製造方法的剖視圖。可使用參照圖1A與圖1B所描述的製程來製造本實施例的閘極圖案110。
    請參照圖11A，可使用閘極圖案110與閘間隙壁115a作為罩幕，藉由垂直植入法來植入第一非晶化元素離子420a。可使用閘極圖案110與閘間隙壁115a作為罩幕，藉由第一傾斜植入法來植入第二非晶化元素離子420b。可使用閘極圖案110與閘間隙壁115a作為罩幕，藉由第二傾斜植入法來植入第三非晶化元素離子420c。由於將第一、第二及第三非晶化元素離子420a、420b及420c植入至半導體基底100中，因此可分別在位於閘極圖案110兩側的半導體基底100中形成第一非晶化區425a與第二非晶化區425b。
    第一非晶化元素離子420a的植入方向可與參照圖1C及圖2所描述之非晶化元素離子120的植入方向實質上相同。第二非晶化元素離子420b的植入方向可與參照圖7A所描述之非晶化元素離子220的植入方向實質上相同。第三非晶化元素離子420c的植入方向可不同於第二非晶化元素離子420b的植入方向。在一些實施例中，相對於垂直於半導體基底100頂表面之垂直線，第三非晶化元素離子420c的植入方向可具有一角度，且第三非晶化元素離子420c的植入方向實質上對稱於第二非晶化元素離子420b的植入方向。舉例來說，第二非晶化元素離子420b的植入方向可具有相對於垂直於半導體基底100頂表面之垂直線在順時針方向上的第一傾斜角度，以及第三非晶化元素離子420c的植入方向可具有相對於垂直線在逆時針方向上的第二傾斜角度。第一傾斜角度的大小可實質上與第二傾斜角度的大小相同。
    第一非晶化元素離子420a的植入能量可大於第二與第三非晶化元素離子420b與420c的植入能量。第二非晶化元素離子420b的植入能量可實質上與第三非晶化元素離子420c的植入能量相同。
    第一非晶化區425a可包括彼此相對的第一側壁與第二側壁，以及第二非晶化區425b可包括彼此相對的第一側壁與第二側壁。第一與第二非晶化區425a與425b的第一側壁可鄰近於在第一與第二非晶化區425a與425b之間的通道區。歸因於第二非晶化元素離子420b，相較於第一非晶化區425a之第一側壁的下面部分，第一非晶化區425a之第一側壁的上面部分朝通道區橫向突出的程度可更大。因此，第一非晶化區425a可包括朝通道區橫向突出的第一傾斜植入區400a。歸因於第三非晶化元素離子420c，相較於第二非晶化區425b之第一側壁的下面部分，第二非晶化區425b之第一側壁的上面部分朝通道區橫向突出的程度可更大。因此，第二非晶化區425b可包括朝通道區橫向突出的第二傾斜植入區402b。
    在一些實施例中，藉由第三非晶化元素離子420c，可在第一非晶化區425a之第二側壁的上面部分處形成額外傾斜植入區402a。藉由第二非晶化元素離子420b，可在第二非晶化區425b之第二側壁的上面部分處形成額外傾斜植入區400b。在其它實施例中，如果第一與第二非晶化區425a與425b之第二側壁與元件隔離圖案(未繪示)接觸，則可省略額外傾斜植入區402a與400b。
    第一非晶化元素離子420a的第一非晶化元素可包括如參照圖1C與圖2所描述之非晶化元素離子120所使用的非晶化元素中的至少一者。第二非晶化元素離子420b的第二非晶化元素可包括如參照圖1C與圖2所描述之非晶化元素離子120所使用的非晶化元素中的至少一者。第三非晶化元素離子420c的第三非晶化元素可包括如參照圖1C與圖2所描述之非晶化元素離子120所使用的非晶化元素中的至少一者。第一、第二及第三非晶化元素可彼此相同。另外，第一、第二及第三非晶化元素亦可彼此不同。每個第一、第二及第三非晶化元素離子420a、420b及420c的劑量可實質上與參照圖1C與圖2所描述之非晶化元素離子120的劑量相同。可在室溫下植入第一、第二及第三非晶化元素離子420a、420b及420c。另外，可在約攝氏負20度到約攝氏負100度範圍內的較低製程溫度下植入第一、第二及第三非晶化元素離子420a、420b及420c。
    請參照圖11B，可對包括第一與第二非晶化區425a與425b的半導體基底100進行回火製程，以形成第一與第二相變區427a與427b。可以與參照圖1D與圖2所描述之回火製程相同的方式來進行所述回火製程。在一些實施例中，可在約攝氏350度到約攝氏450度範圍內的製程溫度下進行回火製程。因此，可將第一與第二非晶化區425a與425b完全改變成圖11B中所繪示的第一與第二相變區427a與427b。
    歸因於第一與第二傾斜植入區400a與402b，第一與第二相變區427a與427b可包括第一與第二突出部分405a與407b，第一與第二突出部分405a與407b分別朝位於第一與第二相變區427a與427b之間的通道區橫向突出。在一些實施例中，歸因於額外傾斜植入區402a與400b，第一與第二相變區427a與427b可分別更包括額外突出部分407a與405b。在其它實施例中，可省略額外突出部分407a與405b。
    請參照圖11C，可移除第一與第二相變區427a與427b，以形成第一與第二凹槽區430a與430b。可藉由參照圖1E與圖2所描述的濕式蝕刻製程來移除第一與第二相變區427a與427b。由於第一與第二突出部分405a與407b會被移除，因此第一凹槽區430a可包括朝通道區突出的第一底切區410a，以及第二凹槽區430b可包括朝通道區突出的第二底切區412b。在一些實施例中，若移除額外突出部分407a與405b，則第一與第二凹槽區430a與430b可分別包括額外底切區412a與410b。
    請參照圖11D，可對第一與第二凹槽區430a與430b進行參照圖1F所描述的非等向性濕式蝕刻製程。如此一來，可形成第一與第二凹陷區435a與435b。歸因於第一底切區410a，第一凹陷區435a可包括朝通道區成橫向錐形的第一上錐形底切區RTU1與第一下錐形底切區RTL1。歸因於第二底切區412b，第二凹陷區435b可包括朝通道區成橫向錐形的第二上錐形底切區RTU2與第二下錐形底切區RTL2。
    此外，可在大於約攝氏450度且等於或小於約攝氏650度的製程溫度下進行參照圖11B所描述的回火製程。在這種情況中，如圖12A中所繪示，可將第一與第二非晶化區425a與425b之鄰近半導體基底100的部分改變成固相磊晶部分EP，以及可在固相磊晶部分EP上形成第一與第二相變區427a’與427b’。可進行參照圖1E與圖2所描述的濕式蝕刻製程，以移除第一與第二相變區427a’與427b’。因此，可形成圖12B中所繪示的第一與第二凹槽區430a’與430b’。接著，可進行參照圖1F所描述的非等向性濕式蝕刻製程，以形成圖11D中所繪示的第一與第二凹陷區435a與435b。
    請參照圖11E，可進行磊晶製程，以分別形成填滿第一與第二凹陷區435a與435b的第一與第二磊晶圖案440a與440b。可用如參照圖1G所描述之第一與第二磊晶圖案140a與140b的相同材料來形成第一與第二磊晶圖案440a與440b。可藉由參照圖1G所描述之磊晶圖案140a與140b所使用的相同摻雜方法來摻雜第一與第二磊晶圖案440a與440b。
    第一磊晶圖案440a可包括朝通道區成橫向錐形的第一上錐形部分CTU1與第一下錐形部分CTL1，以及第二磊晶圖案440b可包括朝通道區成橫向錐形的第二上錐形部分CTU2與第二下錐形部分CTL2。
    接著，可形成圖13的層間介電層145及接觸插塞147a與147b。可將參照圖4A到圖4D所描述的技術應用於本實施例。
    圖13是根據本發明概念的示範性實施例所繪示之一種半導體元件的剖視圖。可根據圖11A到圖11E的方法來製造圖13的半導體元件。
    請參照圖13，第一磊晶圖案440a與第二磊晶圖案440b可分別填滿形成於半導體基底100中的第一凹陷區435a與第二凹陷區435b。第一與第二凹陷區435a與435b可在橫向上彼此分離。可在位於第一與第二磊晶圖案440a與440b之間的通道區上配置閘極圖案110。第一磊晶圖案440a可包括朝通道區成錐形之第一上與下錐形部分CTU1與CTL1，以及第二磊晶圖案440b可包括朝通道區成錐形之第二上與下錐形部分CTU2與CTL2。對於通道區而言，第一上與下錐形部分CTU1與CTL1可實質上分別對稱於第二上與下錐形部分CTU2與CTL2。
    圖14A到圖14E是根據本發明概念的示範性實施例所繪示之一種半導體元件的製造方法的剖視圖。
    請參照圖14A，可在半導體基底100上形成具有開口510的罩幕圖案505。可經由開口510植入非晶化元素離子520，以在半導體基底100中形成非晶化區525。非晶化元素離子520的非晶化元素可包括參照圖1C與圖2所描述之用作非晶化元素離子120的非晶化元素中的至少一者。非晶化元素離子520的植入能量、劑量、植入方向及製程溫度可實質上分別與參照圖1C與圖2所描述之非晶化元素離子120的植入能量、劑量、植入方向及製程溫度相同。
    請參照圖14B，可移除罩幕圖案505，以及可對半導體基底100進行參照圖1D、圖2及圖3A所描述之回火製程。因此，可形成相變區527。
    請參照圖14C，可移除相變區527，以形成凹槽區530。可藉由參照圖1E與圖2所描述的濕式蝕刻製程移除相變區527。
    請參照圖14D，可在具有凹槽區530的半導體基底100上共形地形成閘介電層，以及可在閘介電層上形成閘導電層，以填滿凹槽區530。可在閘導電層上形成硬罩幕層(hard mask layer)。可連續圖案化硬罩幕層、閘導電層以及閘介電層，以形成依序堆疊的閘介電圖案535、閘極電極540以及硬罩幕圖案545。閘極電極540可填滿凹槽區530。
    請參照圖14E，可在位於閘極電極540兩側的半導體基底100中分別形成源極/汲極區555。可在閘極電極540的兩側壁上分別形成閘間隙壁550。
    根據本實施例，藉由使用圖2之流程圖中所描述之凹槽區的形成方法，可形成電晶體的凹陷通道區。
    圖15A到圖15D是根據本發明概念的示範性實施例所繪示之一種半導體元件的製造方法的剖視圖。
    請參照圖15A，可在半導體基底100上形成具有開口610的罩幕圖案605。罩幕圖案605可包括氧化物及/或氮化物。可經由開口610植入非晶化元素離子620，以在半導體基底100中形成定義主動部分ACT的非晶化區625。非晶化元素離子620的非晶化元素可包括參照圖1C與圖2所描述之用作非晶化元素離子120的非晶化元素中的至少一者。非晶化元素離子620的劑量、植入方向及製程溫度可分別與參照圖1C與圖2所描述之非晶化元素離子120的劑量、植入方向及製程溫度相同。在一些實施例中，非晶化元素離子620的植入能量可在約10KeV到約1MeV的範圍內。然而，本發明概念不限於此。
    請參照圖15B，可對包括非晶化區625的半導體基底100進行參照圖1D、圖2及圖3A所描述之回火製程，從而形成相變區627。
    請參照圖15C，可移除相變區627，以形成凹槽區630。可藉由參照圖1E與圖2所描述的濕式蝕刻製程來移除相變區627。
    請參照圖15D，可在導體基底100上形成元件隔離層(device isolation layer)，以填滿凹槽區630。可平坦化元件隔離層直到暴露出罩幕圖案605為止，如此可形成填滿凹槽區630的元件隔離圖案635。元件隔離圖案635可定義主動部分ACT。可在形成元件隔離圖案635之後移除罩幕圖案605。
    接著，可形成依序堆疊在主動部分ACT上的閘介電圖案638、閘極電極640以及硬罩幕圖案645。可在位於閘極電極640兩側的主動部分ACT中分別形成源極/汲極區655。可在閘極電極640的兩側壁上分別形成閘間隙壁650。
    根據本實施例，可使用圖2之流程圖中所描述之凹槽區的形成方法來形成定義主動部分ACT的元件隔離圖案635。
    根據本發明概念的上述實施例之半導體元件可以邏輯元件(logic device)及/或記憶元件(memory device)的形式來實現。若根據上述實施例的半導體元件被實現為記憶元件，則可在記憶元件的周邊電路區(peripheral circuit region)中形成半導體元件的電晶體。
    可使用各種封裝技術(packaging technique)來包封(encapsulate)根據上述實施例的半導體元件。舉例來說，可使用以下任何一種封裝技術來包封根據前述實施例的半導體元件：層疊封裝(package on package，POP)技術、球格陣列(ball grid array，BGA)技術、晶片尺寸封裝(chip scale package，CSP)技術、塑膠引線晶片載體(plastic leaded chip carrier，PLCC)技術、塑膠雙列直插式封裝(plastic dual in-line package，PDIP)技術、窩伏爾組件形式晶粒(die in waffle pack)技術、晶圓形式晶粒(die in wafer form)技術、板上晶粒(chip-on-board，COB)技術、陶瓷雙列直插式封裝(ceramic dual in-line package，CERDIP)技術、塑膠公製四方扁平封裝(plastic metric quad flat package，PMQFP)技術、塑膠四方扁平封裝(plastic quad flat package，PQFP)技術、小型積體電路(small-outline integrated circuit，SOIC)封裝技術、收縮小型封裝(shrink small-outline package，SSOP)技術、薄小型封裝(thin small-outline package，TSOP)技術、薄四方扁平封裝(thin quad flat package，TQFP)技術、封裝中系統(system in package，SIP)技術、多晶片封裝(multi-chip package，MCP)技術、晶圓級製造封裝(wafer-level fabricated package，WFP)技術，以及晶圓級處理堆疊封裝(wafer-level processed stack package，WSP)技術。
    在配置有根據其中一個上述實施例之半導體元件的封裝中，可更包括控制根據所述一個上述實施例之半導體元件的半導體元件(諸如控制器(controller)及/或邏輯元件)。
    圖16繪示一種電子系統的方塊圖，所述電子系統可包括根據本發明概念的示範性實施例之半導體元件。
    請參照圖16，根據本發明概念的示範性實施例之電子系統1100可包括控制器(controller)1110、輸入/輸出(input/output，I/O)單元1120、記憶元件1130、介面單元(interface unit)1140以及資料匯流排(data bus)1150。控制器1110、I/O單元1120、記憶元件1130以及介面單元1140中至少兩者可通過資料匯流排1150相互通訊(communicate)。資料匯流排1150可相當於傳送電子訊號所通過的路徑。
    控制器1110可包括微處理器(microprocessor)、數位訊號處理器(digital signal processor)、微控制器(microcontroller)或其它邏輯元件中至少一者。所述其它邏輯元件可具有類似於微處理器、數位訊號處理器及微控制器之任何一者的功能。當根據上述實施例的半導體元件被實現為邏輯元件時，控制器1110可包括根據上述實施例之半導體元件中至少一者。I/O單元1120可包括按鍵(keypad)、鍵盤(keyboard)及/或顯示單元(display unit)。記憶元件1130可儲存資料及/或指令(command)。當根據上述實施例的半導體元件被實現為記憶元件時，記憶元件1130可包括根據上述實施例之半導體元件中至少一者。此外，記憶元件1130可更包括與根據上述實施例之半導體元件不同的另一型半導體記憶元件。舉例來說，記憶元件1130可更包括非揮發性(non-volatile)記憶元件(諸如磁性記憶元件與相變記憶元件等等)、動態隨機存取記憶體(dynamic random access memory，DRAM)元件及/或靜態隨機存取記憶體(static random access memory，SRAM)元件。介面單元1140可傳送電子資料至通訊網路(communication network)或可從通訊網路接收電子資料。可無線(wireless)或有線操作介面單元1140。舉例來說，介面單元1140可包括無線通訊的天線(antenna)及/或收發器(transceiver)，或有線通訊的實體部分(physical port)。雖然在圖式中未繪示，但是電子系統1100可更包括作為快取記憶體(cache memory)的快速DRAM元件及/或快速SRAM元件，以改善控制器1110的操作。
    電子系統1100可應用於個人數位助理器(personal digital assistant，PDA)、可攜式電腦(portable computer)、網路平板電腦(web tablet)、無線電話(wireless phone)、行動電話(mobile phone)、數位隨身聽(digital music player)、記憶卡(memory card)或其它電子產品。其它電子產品可以無線或有線方式接收或傳送資訊資料(information data)。
    圖17繪示一種記憶卡的方塊圖，其中所述記憶卡可包括根據本發明概念的示範性實施例之半導體元件。
    請參照圖17，根據本發明概念的示範性實施例之記憶卡1200可包括記憶元件1210。當根據上述實施例的半導體元件被實現為記憶元件時，記憶元件1210可包括至少一個根據上述實施例之半導體元件。在其它實施例中，記憶元件1210可更包括與根據上述實施例之半導體元件不同的其它類型半導體記憶元件。舉例來說，記憶元件1210可更包括非揮發性記憶元件(諸如磁性記憶元件與相變記憶元件等等)、DRAM元件及/或SRAM元件。記憶卡1200可包括在主機(host)與記憶元件1210之間控制資料通訊的記憶控制器1220。
    記憶控制器1220可包括控制記憶卡1200之整體操作的中央處理單元(central processing unit，CPU)1222。另外，記憶控制器1220可包括用作CPU 1222之操作記憶體(operation memory)的SRAM元件1221。並且，記憶控制器1220可更包括主機介面單元(host interface unit)1223與記憶體介面單元(memory interface unit)1225。主機介面單元1223可被配置成包括記憶卡1200與主機之間的資料通訊協定(data communication protocol)。記憶體介面單元1225可將記憶控制器1220連接至記憶元件1210。記憶控制器1220可更包括錯誤檢查與校正區塊(error check and correction(ECC)block)1224。ECC區塊1224可檢測與校正從記憶元件1210讀出的資料中的錯誤。即使在圖式中未繪示，記憶體卡1200可更包括儲存碼資料(code data)至主機介面的唯讀記憶體(read only memory，ROM)元件。可將記憶卡1200用作可攜式資料儲存卡(portable data storage card)。另外，記憶卡1200可被實現為可用作電腦系統硬碟(hard disk)的固態磁碟(solid state disk，SSD)。
    根據本發明概念的一些實施例，可植入非晶化元素離子以形成非晶化區，且可對非晶化區進行回火以形成相變區。因此，可增加相變區的蝕刻速率。如此一來，可輕易移除相變區以形成凹槽區。
    根據本發明概念的其它實施例，可藉由濕式蝕刻製程來移除形成在半導體基底中的相變區。因此，可改善相變區與半導體基底之間的蝕刻選擇性，以實現具有經改善可靠度的半導體元件。
    雖然本發明概念是參照其示範性實施例來進行詳述繪示與描述，但是在不脫離如以下申請專利範圍所定義的本發明概念之精神和範圍下，所屬領域具有通常知識者將理解的是可對本文的形式與細節進行各種改變。
    100‧‧‧半導體基底
    102、180a、535、638‧‧‧閘介電圖案
    104、185a、540、640‧‧‧閘極電極
    106、545、645‧‧‧硬罩幕圖案
    110‧‧‧閘極圖案
    113a、113b‧‧‧源極/汲極延伸區
    115‧‧‧間隙壁層
    115a、550、650‧‧‧閘間隙壁
    115p、305a、305b、405a、407b‧‧‧突出部分
    117‧‧‧額外間隙壁層
    120、220、320a、320b、420a、420b、420c、520、620‧‧‧非晶化元素離子
    125a、125b、225a、225b、325a、325b、425a、425b、525、625‧‧‧非晶化區
    127a、127b、127a’、127b’、227a、227b、327a、327b、427a、427b、427a’、427b’、527、627‧‧‧相變區
    130a、130b、130a’、130b’、230a、230b、330a、330b、430a、430b、430a’、430b’、530、630‧‧‧凹槽區
    135a、135b、235a、235b、335a、335b、435a、435b‧‧‧凹陷區
    137a、137b、237a、237b、RTSb‧‧‧錐形底切區
    140a、140b、240a、240b、340a、340b、440a、440b‧‧‧磊晶圖案
    142a、142b、242a、242b、CTSb‧‧‧錐形部分
    145‧‧‧層間介電層
    145a‧‧‧下層層間介電層
    147a、147b‧‧‧接觸插塞
    170‧‧‧半導體圖案
    173‧‧‧頂蓋圖案
    175‧‧‧擬閘極圖案
    177‧‧‧閘極溝槽
    180‧‧‧閘介電層
    185‧‧‧閘導電層
    190‧‧‧上層層間介電層
    250、350‧‧‧假想垂直線
    300a、300b、400a、402b‧‧‧傾斜植入區
    310a、310b、410a、412b‧‧‧底切區
    400b、402a‧‧‧額外傾斜植入區
    405b、407a‧‧‧額外突出部分
    412a、410b‧‧‧額外底切區
    505、605‧‧‧罩幕圖案
    510、610‧‧‧開口
    555、655‧‧‧源極/汲極區
    635‧‧‧元件隔離圖案
    1100‧‧‧電子系統
    1110‧‧‧控制器
    1120‧‧‧輸入/輸出單元
    1130‧‧‧記憶元件
    1140‧‧‧介面單元
    1150‧‧‧資料匯流排
    1200‧‧‧記憶卡
    1210‧‧‧記憶元件
    1220‧‧‧記憶控制器
    1221‧‧‧SRAM元件
    1222‧‧‧中央處理單元
    1223‧‧‧主機介面單元
    1224‧‧‧錯誤檢查與校正區塊
    1225‧‧‧記憶體介面單元
    A、B‧‧‧部分
    ACT‧‧‧主動部分
    CHR‧‧‧通道區
    CTUa、CTU1、CTU2‧‧‧上錐形部分
    CTLa、CTL1、CTL2‧‧‧下錐形部分
    CTSa、CTUb、CTLb‧‧‧額外錐形部分
    D1、D2、Da、Db‧‧‧水平距離
    EP‧‧‧固相磊晶部分
    R1、R2‧‧‧深度
    RTUa、RTU1、RTU2‧‧‧上錐形底切區
    RTLa、RTL1、RTL2‧‧‧下錐形底切區
    RTSa、RTUb、RTLb‧‧‧額外錐形底切區
    S150、S155、S157、S160‧‧‧步驟
    藉由參照所附圖式而詳細描述的示範性實施例，將使本發明概念的上述與其它特徵更清楚：
    圖1A到圖1G是根據本發明概念的示範性實施例所繪示之一種半導體元件的製造方法的剖視圖。
    圖2是根據本發明概念的示範性實施例所繪示之一種凹槽區的形成方法的流程圖。
    圖3A與圖3B是根據本發明概念的示範性實施例所繪示之一種半導體元件的製造方法的剖視圖。
    圖4A到圖4D是根據本發明概念的示範性實施例所繪示之一種半導體元件的製造方法的剖視圖。
    圖5是根據本發明概念的示範性實施例所繪示之一種半導體元件的剖視圖。
    圖6是根據本發明概念的示範性實施例所繪示之一種半導體元件的剖視圖。
    圖7A到圖7E是根據本發明概念的示範性實施例所繪示之一種半導體元件的製造方法的剖視圖。
    圖8A是根據本發明概念的示範性實施例所繪示之一種半導體元件的剖視圖。
    圖8B是圖8A之「A」部分的放大視圖。
    圖9A到圖9E是根據本發明概念的示範性實施例所繪示之一種半導體元件的製造方法的剖視圖。
    圖10A是根據本發明概念的示範性實施例所繪示之一種半導體元件的剖視圖。
    圖10B是圖10A之「B」部分的放大視圖。
    圖11A到圖11E是根據本發明概念的示範性實施例所繪示之一種半導體元件的製造方法的剖視圖。
    圖12A與圖12B是根據本發明概念的示範性實施例所繪示之一種半導體元件的製造方法的剖視圖。
    圖13是根據本發明概念的示範性實施例所繪示之一種半導體元件的剖視圖。
    圖14A到圖14E是根據本發明概念的示範性實施例所繪示之一種半導體元件的製造方法的剖視圖。
    圖15A到圖15D是根據本發明概念的示範性實施例所繪示之一種半導體元件的製造方法的剖視圖。
    圖16是可包括根據本發明概念的示範性實施例之半導體元件的一種電子系統的方塊圖。
    圖17是可包括根據本發明概念的示範性實施例之半導體元件的一種記憶卡的方塊圖。
    100‧‧‧半導體基底
    102‧‧‧閘介電圖案
    104‧‧‧閘極電極
    106‧‧‧硬罩幕圖案
    110‧‧‧閘極圖案
    113a、113b‧‧‧源極/汲極延伸區
    115a‧‧‧閘間隙壁
    115p‧‧‧突出部分
    135a、135b‧‧‧凹陷區
    140a、140b‧‧‧磊晶圖案
    142a、142b‧‧‧錐形部分
    权利要求:
    Claims (20)
    [1] 一種半導體元件之電晶體的製造方法，包括：於半導體基底上形成閘極圖案；於所述閘極圖案的側壁上形成間隙壁；濕式蝕刻所述半導體基底，以於所述半導體基底中形成第一凹陷，其中所述第一凹陷鄰近於所述間隙壁；以及濕式蝕刻所述第一凹陷，以於所述半導體基底中形成第二凹陷。
    [2] 根據申請專利範圍第1項所述之半導體元件之電晶體的製造方法，其中所述第一凹陷具有弧形側壁且所述第二凹陷具有錐形側壁。
    [3] 根據申請專利範圍第2項所述之半導體元件之電晶體的製造方法，其中至少一所述錐形側壁具有{111}晶面。
    [4] 根據申請專利範圍第1項所述之半導體元件之電晶體的製造方法，其中鄰近於所述半導體基底的表面的部分所述間隙壁從所述閘極圖案之所述側壁向外突出。
    [5] 根據申請專利範圍第4項所述之半導體元件之電晶體的製造方法，其中具有所述突出部分的所述間隙壁具有懸臂形狀。
    [6] 根據申請專利範圍第4項所述之半導體元件之電晶體的製造方法，更包括：進行磊晶成長製程，以形成填滿所述第二凹陷的磊晶圖案。
    [7] 根據申請專利範圍第6項所述之半導體元件之電晶體的製造方法，其中所述磊晶圖案的表面是配置於所述半導體基底的所述表面上方。
    [8] 根據申請專利範圍第6項所述之半導體元件之電晶體的製造方法，其中所述磊晶圖案的摻雜部分是所述電晶體的源極或汲極。
    [9] 根據申請專利範圍第8項所述之半導體元件之電晶體的製造方法，其中所述電晶體的通道區形成於相鄰的所述磊晶圖案之間。
    [10] 根據申請專利範圍第1項所述之半導體元件之電晶體的製造方法，其中所述閘極圖案包括所述電晶體的閘極電極。
    [11] 一種半導體元件的製造方法，包括：將非晶化元素離子植入至半導體基底中，以於所述半導體基底中形成非晶化區；回火所述非晶化區，以於所述半導體基底中形成相變區；濕式蝕刻所述相變區，以於所述半導體基底中形成第一凹陷；以及濕式蝕刻所述第一凹陷，以於所述半導體基底中形成第二凹陷。
    [12] 根據申請專利範圍第11項所述之半導體元件的製造方法，其中所述第一凹陷具有弧形側壁且所述第二凹陷具有錐形側壁。
    [13] 根據申請專利範圍第11項所述之半導體元件的製造方法，其中所述回火溫度少於攝氏500度。
    [14] 根據申請專利範圍第13項所述之半導體元件的製造方法，其中所述回火溫度為約攝氏350度到約攝氏450度。
    [15] 一種半導體元件的製造方法，包括：濕式蝕刻半導體基底，以於所述半導體基底中形成第一凹陷，其中所述第一凹陷具有弧形側壁；以及濕式蝕刻所述第一凹陷，以於所述半導體基底中形成第二凹陷，其中所述第二凹陷具有錐形側壁。
    [16] 根據申請專利範圍第15項所述之半導體元件的製造方法，其中所述第一凹陷具有凹槽形狀。
    [17] 根據申請專利範圍第15項所述之半導體元件的製造方法，其中所述第二凹陷的所述錐形側壁藉由實質上筆直的線連接。
    [18] 根據申請專利範圍第15項所述之半導體元件的製造方法，其中於濕式蝕刻所述半導體基底以形成所述第一凹陷之前，所述方法包括：將非晶化元素離子植入至所述半導體基底中，以於所述半導體基底中形成非晶化區；以及回火所述非晶化區，以於所述半導體基底中形成相變區，其中藉由濕式蝕刻所述相變區，以形成所述第一凹陷。
    [19] 根據申請專利範圍第18項所述之半導體元件的製造方法，其中所述回火是在攝氏500度以下的溫度進行。
    [20] 根據申請專利範圍第19項所述之半導體元件的製造方法，其中所述溫度為約攝氏350度到約攝氏450度。
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    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    KR1020110082715A|KR20130020221A|2011-08-19|2011-08-19|반도체 소자 및 그 제조 방법|
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