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    氧化物半導體膜中的雜質濃度被降低，且高可靠性可被獲得。
    公开号:TW201310545A
    申请号:TW101118014
    申请日:2012-05-21
    公开日:2013-03-01
    发明作者:Shunpei Yamazaki；Masahiro Watanabe；Mitsuo Mashiyama；Kenichi Okazaki；Motoki Nakashima；Hideyuki Kishida
    申请人:Semiconductor Energy Lab；
    IPC主号:H01L21-00
    专利说明:
    形成氧化物半導體膜的方法、半導體裝置及製造該半導體裝置的方法
    本發明關於一種形成氧化物半導體膜的方法以及一種製造半導體裝置的方法。
    在此說明書中，半導體裝置意指一種可藉由利用半導體特性來作用的通用裝置，且電光裝置、半導體電路、及電子裝置皆為半導體裝置。
    一種藉由使用被形成於基板(具有絕緣表面)之上的半導體薄膜來形成電晶體的技術已經引起注意。此種電晶體被應用至廣泛的電子裝置，諸如積體電路(IC)及影像顯示裝置(顯示裝置)。作為可應用至該等電晶體的半導體薄膜之材料，矽基的半導體材料已經被廣泛使用，但作為替代材料的氧化物半導體已經引起注意。
    例如，一種其活性層藉由使用含有In、Ga、及Zn且具有低於1018/cm3電子載體濃度的氧化物半導體所形成之電晶體被揭示，且濺鍍法被視為最適合作為一種形成該氧化物半導體的膜之方法(見專利文獻1)。 [參考文獻]
    [專利文獻1]日本公開專利申請案第2006-165528號
    已經有的情況是藉由使用氧化物半導體所形成的電晶體在可靠性方面係劣於藉由使用非晶矽所形成的電晶體。在本發明中，一種包括藉由使用氧化物半導體所形成的高可靠電晶體之半導體裝置被提供。
    此外，一種形成氧化物半導體膜的方法(其可被用來提供此種半導體裝置)被描述。
    氧化物半導體膜中所含有的雜質(諸如氫、氮、及碳)可導致該氧化物半導體膜的較不利半導體特性。
    例如，被含括於氧化物半導體膜中的氫及氮會產生載子於該氧化物半導體膜中。因此，電晶體中所含括之氧化物半導體膜中的氫及氮可造成該電晶體臨限電壓在負方向中的偏移，導致該電晶體的可靠性降低。
    此外，氧化物半導體膜中所含有的氮、碳、及稀有氣體在一些情況中會抑制該氧化物半導體膜中的結晶區之形成。例如，氮分子及二氧化碳分子具有大的直徑；因此，尤其會抑制該氧化物半導體膜中的結晶區之形成。進一步而言，當碳原子被該氧化物半導體膜中的金屬原子取代時，結晶結構在該取代出現的位置處被切斷。
    這是為何重要的是獲得含有少量雜質的氧化物半導體膜以便製造高可靠電晶體。
    具體而言，以二次離子質譜分析法(SIMS)所量測之該氧化物半導體膜中的氫濃度低於5×1019 atoms/cm3、較佳低於或等於5×1018 atoms/cm3、更佳低於或等於1×1018 atoms/cm3、又更佳低於或等於5×1017 atoms/cm3。
    以SIMS所量測之該氧化物半導體膜中的氮濃度低於5×1019 atoms/cm3、較佳低於或等於5×1018 atoms/cm3、更佳低於或等於1×1018 atoms/cm3、又更佳低於或等於5×1017 atoms/cm3。
    以SIMS所量測之該氧化物半導體膜中的碳濃度低於5×1019 atoms/cm3、較佳低於或等於5×1018 atoms/cm3、更佳低於或等於1×1018 atoms/cm3、又更佳低於或等於5×1017 atoms/cm3。
    當電子由於電晶體所含括之氧化物半導體膜中所含有的氫(包括水或相似者中所含有的氫)及氮而被產生時，汲極電流可在該電晶體中流動，即使沒有施加閘極電壓(該電晶體為常開型)。注意到汲極電流意指在電晶體的源極與汲極間流動的電流，且閘極電壓意指作為參考電位的源極電位與閘極電位間的電位差。結果，臨限電壓在負方向中偏移。藉由使用氧化物半導體膜所形成的電晶體有可能具有n型導電性，且其藉由臨限電壓在負方向中的偏移而具有常開型(normally-on)特性。
    進一步而言，藉由使用氧化物半導體膜所形成之電晶體的臨限電壓可能由於該電晶體被製造以後氫或氮進入該氧化物半導體膜中而改變。臨限電壓的偏移顯著損害電晶體的可靠性。
    為此原因，氧化物半導體膜以及與該氧化物半導體膜接觸的膜中所含有的氫及氮需要被減少以形成高可靠電晶體。
    類似地，已知電子由於氧化物半導體膜中的氧空位而被產生。
    為了防止氧空位在氧化物半導體膜中被產生，較佳的是該氧化物半導體膜在晶格間含有氧。晶格間的氧可充填該氧化物半導體膜中所產生的氧空位。
    在電晶體中所含括的氧化物半導體膜為單晶的情況中，氧空位造成的載子在該氧化物半導體膜中產生，因為缺少在晶格間的充填該等氧空位之氧；結果，該電晶體的臨限電壓在一些情況中於負方向中偏移。因此，該氧化物半導體膜較佳為非單晶。
    較佳的是，CAAC-OS(c軸對準的結晶氧化物半導體)膜可被用來作為該氧化物半導體膜。
    CAAC-OS膜不是完全單晶也不是完全非單晶。CAAC-OS膜為一種具有結晶-非晶混合相結構(其中結晶區及非晶區被含括於非晶相中)的氧化物半導體膜。注意到在許多情況中，該結晶區匹配一個側小於100 nm的立方體的內側。在以穿透式電子顯微鏡(TEM)所獲得的觀察影像中，該CAAC-OS膜中的該非晶區與該結晶區間的邊界不明確。進一步而言，藉由TEM，沒有發現該CAAC-OS膜中的晶粒邊界。因此，在該CAAC-OS膜中，晶粒邊界造成的電子遷移率降低會被抑制。
    在CAAC-OS膜所含括的結晶區中，c軸對準於與該CAAC-OS膜被形成的表面之法線向量平行的方向、或對準於與該CAAC-OS膜的表面之法線向量平行的方向，從與a-b平面垂直的方向觀看之三角形或六角形原子順序被形成，且當從與該c軸垂直的方向觀看時金屬原子以分層方式加以配置、或金屬原子與氧原子以分層方式加以配置。注意到一個結晶區的a軸及b軸之方向可能與另一結晶區不同。在此說明書中，簡單術語「垂直」意指85°至95°的範圍。此外，簡單術語「平行」意指-5°至5°的範圍。
    在CAAC-OS膜中，結晶區的分佈不必然均勻。例如，在結晶生長在該CAAC-OS膜的形成製程中從氧化物半導體膜的表面側發生的情況中，在一些情況中該CAAC-OS膜的表面附近之結晶區的比例高於該CAAC-OS膜被形成的表面附近之結晶區的比例。進一步而言，當雜質被添加至該CAAC-OS膜時，在一些情況中該雜質被添加的區中的結晶區變成非晶。
    由於CAAC-OS膜中所含括之結晶區的c軸對準於與該CAAC-OS膜被形成的表面之法線向量平行的方向、或對準於與該CAAC-OS膜的表面之法線向量平行的方向，該等c軸的方向可能互相不同，取決於該CAAC-OS膜的形狀(該CAAC-OS膜被形成的表面之剖面形狀或該CAAC-OS膜的表面之剖面形狀)。注意到當該CAAC-OS膜被形成時，該結晶區的c軸之方向為與該CAAC-OS膜被形成的表面之法線向量平行的方向、或與該CAAC-OS膜的表面之法線向量平行的方向。該結晶區藉由沈積或藉由在沈積以後實施用於結晶化的處理來加以形成。
    在藉由使用CAAC-OS膜所形成的電晶體中，以可見光或紫外光照射造成之電特性的改變可被降低。因此，該電晶體具有高可靠性。
    為了改善氧化物半導體膜的結晶性，下列因素很重要：該氧化物半導體膜被形成的表面之平坦度以及該氧化物半導體膜的形成方法。
    具體而言，該氧化物半導體膜被形成的表面具有] nm或更低、較佳0.3 nm或更低、更佳0.1 nm或更低的平均表面粗糙度(Ra)。
    進一步而言，該氧化物半導體膜較佳在氧氣氛圍中藉由濺鍍法於基板被加熱的同時加以形成。在膜形成期間，雜質的進入(其抑制該氧化物半導體膜中的結晶區之形成)被盡可能抑制。
    抑制該氧化物半導體膜中的結晶區之形成的雜質特定實例為二氧化碳。此外，一些稀有氣體(氦氣、氖氣、氬氣、氪氣、及氙氣)的大直徑原子或分子、氮、一氧化碳、及烴也可能為抑制該氧化物半導體膜中的結晶區之形成的雜質。
    為了防止以上雜質進入該氧化物半導體膜中，必需減少靶材、沈積氣體、及沈積室中的雜質。
    具體而言，具有8N或更高、較佳9N或更高的純度之沈積氣體可被使用。
    沈積室中存在的雜質可用下列方式加以減少。
    沈積室中存在的雜質取決於從該沈積室所減少的氣體量與洩漏至該沈積室中的氣體量間的平衡。因此，較佳的是，從沈積室所減少的氣體量很大且洩漏至該沈積室中的氣體量很小。
    從沈積室所減少的氣體量取決於真空泵的種類與容量以及連接至該真空泵的管路之長度與厚度。例如，隨著連接至該真空泵的管路較短且較厚，較大的氣體量可被減少。
    進一步而言，不同種類的真空泵之並聯連接容許各種氣體的減少。例如，較佳使用被並聯連接的渦輪分子泵與低溫泵。
    替代地，相同種類的真空泵可被並聯連接。例如，在二個低溫泵被並聯連接的情況中，當該等低溫泵的一者處於再生時，抽真空可藉由使用另一真空泵來加以實施。因此，設備在低溫泵的再生中的停機時間可被減少，導致生產率增加。進一步而言，當抽真空藉由一起使用複數個真空泵加以實施時，較高的抽真空性能可被達成。
    此外，也必需減少洩漏至沈積室中的氣體量。
    至沈積室中的洩漏包括被吸附至該沈積室的內壁上的雜質造成之內部洩漏以及來自密封部分的外部洩漏。
    例如，為了移除被吸附至沈積室的內壁上的雜質，抽真空可在該沈積室被加熱的同時加以實施。加熱沈積室允許被吸附至該沈積室的內壁上的雜質被脫附；因此，雜質可被有效率地移除。
    進一步而言，較佳實施虛擬膜形成。注意到該虛擬膜形成意指虛擬基板上的膜形成，其中膜被沈積於該虛擬基板及沈積室的內壁上，使得該沈積室中的雜質以及該沈積室的內壁上的被吸附物(adsorbate)被局限在該膜中。該虛擬膜形成可在該沈積室被加熱的同時加以實施。
    為了移除沈積室中存在的雜質，較佳的是，加熱的氧氣或加熱的惰性氣體(諸如加熱的稀有氣體、或相似者)被供應以增加該沈積室中的壓力，且在經過某一段時間以後，用以抽真空該沈積室的處理被實施。供應被加熱的氣體容許該沈積室中所吸附的雜質從該沈積室脫附，使得該沈積室中的雜質可被減少。注意到重複實施此處理是有效的。可將氣體加熱系統設置於沈積設備本身中以供應加熱的氧氣或加熱的惰性氣體(諸如加熱的稀有氣體)。設置氣體加熱系統於沈積設備中使其有可能減少該氣體加熱系統與沈積室或相似者間的配管距離；因此，氣體可被保持在高溫供應至該沈積室中。
    藉由以上方法，使洩漏率為3×10-5 Pa．m3/s或更低、較佳1×10-5 Pa．m3/s或更低、更佳3×10-6 Pa．m3/s或更低、又更佳1×10-6 Pa．m3/s或更低、又更佳3×10-7 Pa．m3/s或更低。
    注意具有質荷比(m/z)28的氣體(例如，氮分子)之洩漏率為1×10-5 Pa．m3/s或更低、較佳3×10-6 Pa．m3/s或更低。
    注意具有質荷比(m/z)44的氣體(例如，氧化碳分子)之洩漏率為3×10-6 Pa．m3/s或更低、較佳1×10-6 Pa．m3/s或更低。
    注意具有質荷比(m/z)18的氣體(例如，水分子)之洩漏率為1×10-7 Pa．m3/s或更低、較佳3×10-8 Pa．m3/s或更低。
    進一步而言，藉由以上方法，使沈積室中的壓力具體而言為1×10-4 Pa或更低、較佳3×10-5 Pa或更低、更佳1×10-5 Pa或更低。
    在此種條件下的沈積室中，氧化物半導體膜被形成。
    注意到在形成該氧化物半導體膜中，較佳預先移除被吸附至該氧化物半導體膜待被形成的表面上的雜質。
    具體而言，電漿處理及/或熱處理可被實施以移除被吸附至該氧化物半導體膜待被形成的表面上的雜質。注意到該電漿處理及該熱處理較佳在減壓氛圍中加以實施。減壓氛圍在此說明書中意指壓力為10 Pa或更低、1 Pa或更低、1×10-2 Pa或更低、或1×10-4 Pa或更低的氛圍。
    較佳的是，在用以移除被吸附至該氧化物半導體膜待被形成的表面上的雜質之處理以後，基板被轉移(在沒有暴露至空氣的情況下)至該氧化物半導體膜的沈積室，使得該等雜質不會被吸附至該氧化物半導體膜待被形成的表面上。
    此處，該氧化物半導體膜較佳在基板加熱溫度為100℃(含)至650℃(含)、較佳150℃(含)至600℃(含)、更佳200℃(含)至500℃(含)的條件下加以形成。當基板加熱溫度落在上述範圍內時，該氧化物半導體膜中的雜質濃度可被減少，且該氧化物半導體膜可能具有高結晶性。
    在形成該氧化物半導體膜以後，熱處理較佳被實施。該熱處理在250℃至650℃(有包括)、較佳300℃至600℃(有包括)下於惰性氛圍、減壓氛圍、或氧化氛圍中實施。經由該熱處理，該氧化物半導體膜中的雜質濃度可被減少，且該氧化物半導體膜可能具有高結晶性。
    藉由使用前述方式形成之氧化物半導體膜所形成的電晶體具有高可靠性且臨限電壓的變化小。
    可能提供一種從其減少雜質(諸如氫、氮、及碳)且其具有低載子密度及高結晶性的氧化物半導體膜。
    藉由使用該氧化物半導體膜，具有高可靠性且臨限電壓的變化小的電晶體可被提供。
    藉由使用該電晶體，具有高可靠性及優異特性的半導體裝置可被提供。
    之後，本發明的實施例及實例將參照隨附圖式加以詳細描述。然而，本發明不限於下列說明，且熟習本技藝之人士輕易理解的是，此處所揭示的模式及細節可用各種方式加以改變。進一步而言，不應將本發明詮釋成受限於該等實施例及該等實例的說明。在參照該等圖式來描述本發明的結構中，共用元件符號被使用於不同圖式中的相同部分。注意到相同規劃型樣(hatched pattern)被應用至類似部件，且在一些情況中該等類似部件沒有特別以元件符號加以表示。
    注意到此說明書中的諸如「第一」及「第二」之序數為了便利而被使用且非表示步驟的順序或層的堆疊順序。此外，此說明書中的序數非表示指明本發明的具體名稱。 (實施例1)
    在此實施例中，一種形成含有少量雜質的氧化物半導體膜之方法以及一種藉由使用該氧化物半導體膜所形成的電晶體將被描述。
    首先，容許少量雜質在膜形成期間進入的沈積設備之結構將藉由使用第1A及1B圖加以描述。
    第1A圖示出一種多室沈積設備。該沈積設備包括：基板供應室11，設有用以支持基板的三個卡閘埠14；負載鎖定室12a及12b；傳送室13；基板加熱室15；及沈積室10a、10b、及10c。基板供應室11被連接至負載鎖定室12a及12b。負載鎖定室12a及12b被連接傳送室13。基板加熱室15及沈積室10a至10c各被僅僅連接至傳送室13。閘閥被設置而用於室間的連接部分，使得各個室可被獨立保持在真空。儘管未示出，傳送室13具有一或更多個基板傳送機器手臂。此處，基板加熱室15較佳也用作電漿處理室。藉由單晶圓多室沈積設備，基板不需要在處理之間被暴露至空氣，且雜質被吸附至基板可被抑制。此外，膜形成、熱處理、或相似者的順序可被自由決定。注意，沈積室的數量、負載鎖定室的數量、及基板加熱室的數量不限於以上，且可視放置空間或製程來加以適當決定。
    第1A圖中所示之沈積室(濺鍍室)的實例將參照第2A圖加以描述。沈積室10包括靶材32、用以支持靶材的靶材支架34、用以支持基板的基板支架42(其被嵌入基板加熱器44)、及擋板(shutter plate)48(能夠繞著擋板軸46旋轉)。靶材支架34被連接至用以經由匹配盒52供應電力的RF電源50。沈積室10經由淨化器54連接至氣體供應源56且被連接至真空泵58及真空泵59。此處，沈積室10、RF電源50、擋板軸46、擋板48、及基板支架42被接地。注意到沈積室10、擋板軸46、擋板48、及基板支架42的一或更多者可能視用途而處於浮接狀態(floating state)。
    進一步而言，真空泵的數量不限於二個(真空泵58及59)，且三或更多個真空泵可被設置或該等真空泵的僅一個可被設置。例如，另一真空泵可與真空泵58串聯設置。
    作為真空泵58及59，粗略真空泵(諸如乾式泵)與高度真空泵(諸如濺射離子泵、渦輪分子泵、及低溫泵)可用適當組合的方式加以使用。已知渦輪分子泵能夠穩定移除大直徑原子或分子的氣體、需要的維護頻率低、且因此能夠有高生產率，反之其在移除氫及水方面具有低性能。因此，低溫泵(在移除具有相對高熔點的原子或分子(諸如水)方面具有高性能)與濺射離子泵(在移除高反應性原子或分子方面具有高性能)的組合是有效的。進一步而言，設有低溫阱的渦輪分子泵可被用於該真空泵。該低溫阱的冷凍器之溫度為100 K或更低、較佳80 K或更低。在該低溫阱包括複數個冷凍器的情況中，較佳將該等冷凍器的溫度設定在不同溫度，因為有效率抽真空是可能的。例如，第一階冷凍器及第二階冷凍器的溫度可被分別設定在100 K或更低及20 K或更低。
    注意到低溫泵為一種誘捕泵(entrapment pump)；因此，再生需要被定期實施。低溫泵不常被用於量產的設備，因為其無法在再生期間實施抽真空，導致生產率低。為了解決此問題，二或更多個低溫泵可被並聯連接。在二或更多個低溫泵被並聯連接的情況中，即使當該等低溫泵的一者處於再生時，抽真空可藉由使用其他低溫泵的任一者來加以實施。替代地，低溫泵及渦輪分子泵可被並聯連接。在此情況中，例如該渦輪分子泵被用於膜形成中的抽真空且該低溫泵被用於膜形成以外的製程中，使得再生的頻率可被降低。
    進一步而言，氣體供應源56的數量及淨化器54的數量可各為複數。例如，沈積氣體供應源的數量及淨化器的數量可各視沈積氣體種類的數量而增加。該氣體供應源及淨化器可被直接連接至沈積室10。在此種情況中，用以控制沈積氣體的流率之質量流控制器可被設置於各個淨化器與沈積室10之間。替代地，該氣體供應源及淨化器可被連接至沈積室10與淨化器54間的管路。
    其中氣體加熱系統被設置於淨化器54與沈積室10間的實例將參照第38A至38C圖加以描述。第38A至38C圖各示出一種從氣體供應源56連接至沈積室10的詳細結構。
    第38A圖示出一種結構，其中沈積室10及氣體加熱系統57經由管路連接，氣體加熱系統57及質量流控制器55經由管路連接，質量流控制器55及淨化器54經由管路連接，且淨化器54及氣體供應源56經由管路連接。
    第38B圖示出一種結構，其中沈積室10及質量流控制器55經由管路直接連接，質量流控制器55及氣體加熱系統57經由管路連接，氣體加熱系統57及淨化器54經由管路連接，且淨化器54及氣體供應源56經由管路連接。
    注意到較佳使用可準確控制甚至是加熱氣體的流率之質量流控制器(在使用加熱器體的情況中)。
    第38C圖示出一種結構，其中沈積室10及氣體加熱系統57經由管路連接，氣體加熱系統57及淨化器54經由管路連接，且淨化器54及氣體供應源56經由管路連接。
    在第38C圖的結構中，質量流控制器未被設置，且與質量流控制器不同的氣體流率控制系統可被設置。替代地，一種藉其供應某量的氣體之系統可被設置。
    第38C圖中的結構可被使用於例如氣體流率不必然以高準確性加以控制的情況中。質量流控制器需要組件的定期維護及替換，並且為相對昂貴。因此，沒有質量流控制器之第38C圖中的結構允許設備的成本降低。
    例如，第38C圖中的結構可被用來減少沈積室10中的雜質，在該沈積室10中使用加熱的氣體(稍後描述)。
    藉由氣體加熱系統57，待被供應至沈積室10的氣體可被加熱至40℃(含)至400℃(含)、較佳50℃(含)至200℃(含)。
    隨後，第2A圖中所示的沈積室將被描述。較佳設置磁鐵(其未被示出)於靶材支架34內側或下方，因為高密度電漿可被局限在該靶材的周邊。藉由稱為磁控濺鍍法的此方法，沈積率增加、基板上的電漿損害降低、膜品質改善可被達成。當該磁鐵可在採用磁控濺鍍法時加以旋轉時，磁場的非均勻性可被抑制，使得該靶材的使用效率可被增加且基板平面中的膜品質變化可被減少。
    儘管RF電源在此處被用來作為濺鍍電源，本發明的一個實施例不必然限於RF電源。DC電源、AC電源、或二種或更多其間可實施切換的電源可視用途來加以設置。在DC電源或AC電源被使用的情況中，該電源與該靶材支架間的匹配盒沒有必要。
    基板支架42需要被設有用以支撐基板的夾具系統。作為該夾具系統，靜電夾具系統、夾持系統、及相似者可被提供。為了增加基板平面中的膜品質與膜厚度之均勻性，基板支架42可被設有旋轉系統。進一步而言，複數個基板支架可被設置於沈積室中，使得複數個基板的膜形成可被同時實施。此外，一種其中擋板軸46、擋板48、及基板加熱器44未被設置的結構可被採用。在第2A圖的結構中，該靶材面朝上且該等基板面朝下；然而，也可能採用一種其中該靶材面朝下且該基板面朝上的結構、或一種其中該靶材及該基板被側向設置使得它們互相面對的結構。
    在基板加熱室15中，例如電阻加熱器或相似者可被用於加熱。替代地，來自諸如加熱氣體的媒介之熱傳導或熱輻射可被用於加熱。例如，快速熱退火(RTA)設備(諸如氣體快速熱退火(GRTA)設備或燈式快速熱退火(LRTA)設備)可被使用。LRTA設備為一種用以藉由從燈(諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈、或高壓汞燈)所發射之光的輻射(一種電磁波)來加熱物件的設備。在GRTA設備中，熱處理藉由使用高溫氣體來加以實施。惰性氣體被用來作為氣體。
    例如，基板加熱室15可具有第2B圖中所示的結構。在基板加熱室15中，嵌入基板加熱器44的基板支架42被設置。基板加熱器15經由淨化器54連接至氣體供應源56且被連接至真空泵58及真空泵59。注意到代替具有基板加熱器的加熱系統，LRTA設備可被設置成面對該基板支架。在此種情況中，可將反射板設置於基板支架42上以便有效率地傳熱。此處，在基板加熱室15也用作電漿處理室的情況中，基板支架42經由匹配盒52連接至RF電源50，且反電極68被設置成面對基板支架42。
    注意到沈積室10及基板加熱室15各者的背壓為1×10-4 Pa或更低、較佳3×10-5 Pa或更低、更佳1×10-5 Pa或更低。
    在沈積室10及基板加熱室15的各者中，具有質荷比(m/z)18的氣體之分壓為3×10-5Pa或更低、較佳1×10-5 Pa或更低、更佳3×10-6 Pa或更低。
    在沈積室10及基板加熱室15的各者中，具有質荷比(m/z)28的氣體之分壓為3×10-5Pa或更低、較佳1×10-5 Pa或更低、更佳3×10-6 Pa或更低。
    在沈積室10及基板加熱室15的各者中，具有質荷比(m/z)44的氣體之分壓為3×10-5Pa或更低、較佳1×10-5 Pa或更低、更佳3×10-6 Pa或更低。
    進一步而言，在沈積室10及基板加熱室15的各者中，洩漏率為3×10-6 Pa．m3/s或更低、較佳1×10-6 Pa．m3/s或更低。
    在沈積室10及基板加熱室15的各者中，具有質荷比(m/z)18的氣體之洩漏率為1×10-7 Pa．m3/s或更低、較佳3×10-8 Pa．m3/s或更低。
    在沈積室10及基板加熱室15的各者中，具有質荷比(m/z)28的氣體之洩漏率為1×10-5 Pa．m3/s或更低、較佳1×10-6 Pa．m3/s或更低。
    在沈積室10及基板加熱室15的各者中，具有質荷比(m/z)44的氣體之洩漏率為3×10-6 Pa．m3/s或更低、較佳1×10-6 Pa．m3/s或更低。
    洩漏率取決於外部洩漏及內部洩漏。外部洩漏意指氣體從真空系統外側經由微孔、密封缺陷、或相似者的流入。內部洩漏是由於經由真空系統中的間隔物(諸如閥)之洩漏或由於從內部構件所釋出的氣體。需要從外部洩漏及內部洩漏兩方面來取得測量，以便洩漏率低於或等於以上值。
    例如，該沈積室的開/關部分較佳以金屬墊片加以密封。針對該金屬墊片，以氟化鐵、氧化鋁、或氧化鉻所覆蓋的金屬材料被較佳使用。該金屬墊片致能比O形環更高的黏著性，導致外部洩漏減少。進一步而言，藉由使用以處於鈍態(passive state)的氟化鐵、氧化鋁、氧化鉻、或相似者所覆蓋的金屬材料，含有從該金屬墊片所產生的雜質之氣體的釋出會被抑制，使得內部洩漏可被減少。
    針對該沈積裝置的構件，鋁、鉻、鈦、鋯、鎳、或釩(其釋出較少量的含雜質氣體)被使用。替代地，用以上材料所覆蓋之含有鐵、鉻、鎳、及相似者的合金材料可被使用。含有鐵、鉻、鎳、及相似者的合金材料為剛硬、耐熱、且適於處理。此處，當該構件的表面不均勻度藉由拋光或相似者而減少以便減少表面積時，氣體的釋出可被減少。
    替代地，該沈積設備的以上構件可用氟化鐵、氧化鋁、氧化鉻、或相似者加以覆蓋。
    該沈積設備的構件較佳藉由在可能情況下使用僅金屬材料加以形成。例如，在藉由使用石英或相似者所形成的觀看窗被設置的情況中，表面較佳以氟化鐵、氧化鋁、氧化鉻、或相似者加以薄薄地覆蓋以抑制氣體的釋出。
    當沈積氣體的淨化器被設置時，該淨化器與該沈積室間的管路長度為小於或等於5 m、較佳小於或等於1 m。當該管路長度小於或等於5 m或小於或等於1 m時，氣體從該管路釋出的影響可被相應地減少。
    作為用於沈積氣體的管路，其內側以氟化鐵、氧化鋁、氧化鉻、或相似者加以覆蓋的金屬管路較佳被使用。藉由以上管路，含有雜質的釋出氣體之量很小且雜質進入該沈積氣體中可能相較於例如SUS316L-EP管路而減少。進一步而言，高性能超小型金屬墊片接頭(UPG接頭)較佳被用來作為管路的接頭。一種其中管路的所有材料為金屬材料的結構為較佳，因為氣體釋出或外部洩漏之影響可能相較於一種其中樹脂或相似者被使用的結構而減少。
    當存在於沈積室中時被吸附物無法影響該沈積室中的壓力；然而，該被吸附物在該沈積室的抽真空時釋出氣體。因此，儘管洩漏率與抽真空率之間沒有關連，重要的是該沈積室中存在的被吸附物被盡可能脫附且抽真空藉由使用具有高抽真空性能的泵而預先實施。注意到該沈積室可被加熱以促進該被吸附物的脫附。藉由該加熱，該被吸附物的脫附率可被增加約十倍。該加熱可在100℃至450℃範圍中的溫度加以實施。在此時，當該被吸附物被移除同時惰性氣體被供應時，水或相似者(其難以僅藉由抽真空來脫附)的脫附率可被進一步增加。注意到當待被供應的氣體被加熱至與該沈積室的加熱溫度實質相同之溫度時，該被吸附物的脫附率可被進一步增加。此處，稀有氣體較佳被用來作為惰性氣體。取決於待被形成的膜之種類，氧或相似者可被使用而不是惰性氣體。例如，在沈積氧化物的情況中，使用氧(其為該氧化物的主成分)在一些情況中較佳。
    替代地，用以將該沈積室抽真空的處理較佳是在加熱的氧氣、加熱的惰性氣體(諸如加熱的稀有氣體)、或相似者被供應以增加該沈積室中的壓力以後實施某一段時間。加熱的氣體之供應促進該沈積室中的被吸附物之脫附。注意到正面影響可在此處理被重複2至30次(有包括)、較佳5至15次(有包括)時達成。具體而言，在40℃至400℃、較佳50℃至200℃範圍中的溫度之惰性氣體、氧、或相似者被供應至該沈積室，使得其中的壓力被保持在0.1 Pa至10 kPa(有包括)、1 Pa至1 kPa(有包括)、或5 Pa至100 Pa(有包括)達1分鐘至300分鐘(有包括)或5分鐘至120分鐘(有包括)。之後，該沈積室被抽真空5分鐘至300分鐘(有包括)或10分鐘至120分鐘(有包括)。
    被吸附物的脫附率也可藉由虛擬膜形成來加以進一步增加。針對虛擬基板，釋出較小量氣體的材料較佳被使用，且例如與基板100(稍後被描述)相同的材料可被使用。注意到該虛擬膜形成可在與該沈積室的加熱相同之時間加以實施。
    第1B圖示出一種具有與第1A圖不同的結構之沈積設備。該沈積設備包括負載鎖定室22a、基板加熱室25、沈積室20a與20b、及負載鎖定室22b。負載鎖定室22a被連接至基板加熱室25。基板加熱室25被連接至沈積室20a。沈積室20a被連接至沈積室20b。沈積室20b被連接至負載鎖定室22b。閘閥被設置而用於室間的連接部分，使得各個室可被獨立保持在真空狀態中。注意到沈積室20a及20b具有類似於第1A圖中的沈積室10a至10c之結構。基板加熱室25具有類似於第1A圖中的基板加熱室15之結構。基板僅在第1B圖的箭號所示的一個方向中傳送，且該基板的入口及出口不同。不像第1A圖中的單晶圓多室沈積設備，沒有傳送室，且佔地面積(footprint)可被相應地減少。注意到沈積室的數量、負載鎖定室的數量、及基板加熱室的數量不限於以上，且可視放置空間或製程來加以適當決定。例如，沈積室20b可被省略，或連接至沈積室20b的第二基板加熱室或第三沈積室可被設置。
    當氧化物半導體膜藉由使用以上的沈積設備加以形成時，雜質進入該氧化物半導體膜中可被抑制。此外，當與該氧化物半導體膜接觸的膜藉由使用以上沈積設備加以形成時，雜質從與該氧化物半導體膜接觸的膜進入該氧化物半導體膜中可被抑制。
    其次，一種用以形成其中氫、氮、及碳(其為雜質)的濃度很低之氧化物半導體膜的方法被提供。
    該氧化物半導體膜在氧氣氛圍中於100℃至600℃(有包括)、較佳150℃至550℃(有包括)、及更佳200℃至500℃(有包括)的基板加熱溫度下加以形成。該氧化物半導體膜的厚度為高於或等於1 nm且小於或等於40 nm、較佳高於或等於3 nm且低於或等於20 nm。隨著膜形成時的基板加熱溫度較高，獲得的氧化物半導體膜之雜質濃度較低。進一步而言，該氧化物半導體膜中的原子配置被排序且其密度被增加，使得多晶膜或CAAC-OS膜可能被形成。此外，由於氧氣氛圍為了膜形成而採用，非必要原子未被含括於該氧化物半導體膜中(不像採用稀有氣體氛圍或相似者的情況)，使得多晶膜或CAAC-OS膜被輕易形成。注意到氧氣與稀有氣體的混合氛圍可被使用。在此情況中，氧氣的百分率高於或等於30 vol.%、較佳高於或等於50 vol.%、更佳高於或等於80 vol.%。隨著該氧化物半導體膜較薄，電晶體的短通道效應可被減少。然而，當該氧化物半導體膜太薄時，其受到界面散射的顯著影響；因此，場效遷移率可能被降低。
    該氧化物半導體膜在下列條件下加以形成：沈積壓力小於或等於0.8 Pa、較佳小於或等於0.4 Pa；且靶材與基板間的距離小於或等於40 mm、較佳小於或等於25 mm。當該氧化物半導體膜在此種條件下加以形成時，散射顆粒與另一散射顆粒、氣體、或離子的碰撞頻率可被降低。那就是，取決於沈積壓力，使該靶材與該基板間的距離短於散射顆粒、氣體、或離子的平均自由徑，使得雜質進入該膜中可被減少。
    例如，當壓力為0.4 Pa且溫度為25℃(絕對溫度為298 K)時，氫分子(H2)具有48.7 mm的平均自由徑，氦原子(He)具有57.9 mm的平均自由徑，水分子(H2O)具有31.3 mm的平均自由徑，甲烷分子(CH4)具有13.2 mm的平均自由徑，氖原子(Ne)具有42.3 mm的平均自由徑，氮分子(N2)具有23.2 mm的平均自由徑，一氧化碳分子(CO)具有16.0 mm的平均自由徑，氧分子(O2)具有26.4 mm的平均自由徑，氬原子(Ar)具有28.3 mm的平均自由徑，二氧化碳分子(CO2)具有10.9 mm的平均自由徑，氪原子(Kr)具有13.4 mm的平均自由徑，且氙原子(Xe)具有9.6 mm的平均自由徑。注意到加倍壓力會使平均自由徑減半且加倍該絕對溫度會使平均自由徑加倍。
    平均自由徑取決於壓力、溫度、及原子或分子的直徑。在壓力及溫度恆定的情況中，隨著原子或分子的直徑較大，平均自由徑較短。注意到下列原子或分子的直徑如下：H2：0.218 nm；He：0.200 nm；H2O：0.272 nm；CH4：0.419 nm；Ne：0.234 nm；N2：0.316 nm；CO：0.380 nm；O2：0.296 nm；Ar：0.286 nm；CO2：0.460 nm；Kr：0.415 nm；及Xe：0.491 nm。
    因此，隨著原子或分子的直徑較大，平均自由徑較短，且由於該分子進入該膜時該原子或分子的直徑較大，結晶區的生長被抑制。為此原因，可以說的是，例如具有Ar原子直徑或更大的原子或分子有可能當作雜質。
    此處，該結晶結構是否可在CO2被添加於In-Ga-Zn-O結晶層之間的情況中被維持係藉由古典分子動力學模擬加以評估。
    第30圖為In-Ga-Zn-O結晶的示意圖。此處，CO2被添加至第30圖中的箭號所示之層。CO2相對於In-Ga-Zn-O結晶中的所有原子之添加率為0.07%(5.19×1019/cm3)、0.15%(1.04×1020/cm3)、0.22%(1.65×1020/cm3)、0.30%(2.08×1020/cm3)、0.37%(2.60×1020/cm3)、0.44%(3.11×1020/cm3)、0.52%(3.63×1020/cm3)、0.59%(4.15×1020/cm3)、或0.67%(4.67×1020/cm3)。
    針對該模擬，富士通有限公司所製造的Materials Explorer 5.0被使用，且溫度、壓力、時間步驟(time step)大小、及步驟的次數分別為298 K、1大氣壓力、0.2 fs、及5,000,000次。
    結果，當CO2的添加率為0.07%至0.52%時，In-Ga-Zn-O結晶被維持，而當CO2的添加率為0.59%至0.67%時，In-Ga-Zn-O結晶不能夠被維持。
    此結果顯示出CO2相對於In-Ga-Zn-O結晶中的所有原子之添加率需要小於或等於0.52%或小於0.59%，使得該In-Ga-Zn-O結晶可被獲得。
    其次，熱處理被實施。該熱處理在250℃至650℃(有包括)、較佳300℃至600℃(有包括)下於減壓氛圍、惰性氛圍、或氧化氛圍中加以實施。藉由該熱處理，該氧化物半導體膜中的雜質濃度可被降低。進一步而言，該氧化物半導體膜有可能具有高結晶性。該氧化氛圍意指一種含有10 ppm或更高的諸如氧、臭氧、或一氧化二氮之氧化氣體的氛圍。
    該熱處理較佳以此種方式加以實施：在熱處理在減壓氛圍或惰性氛圍中加以實施以後，在溫度被維持下該氛圍被切換至氧化氛圍且熱處理被進一步實施。當該熱處理在減壓氛圍或惰性氛圍中加以實施時，該氧化物半導體膜中的雜質濃度可被降低；然而，氧空位在同時被產生。藉由在氧化氛圍中的熱處理，產生的氧空位可被減少。
    當熱處理在該膜形成以後對該氧化物半導體膜實施(除了該膜形成中的基板加熱以外)時，該膜中的雜質濃度可被顯著降低。
    藉由以上沈積設備，含有少量雜質的氧化物半導體膜可被形成。此種含有少量雜質的氧化物半導體膜具有低載子密度及高結晶性；因此，其半導體特性很優異。因此，包括此種氧化物半導體膜的電晶體可為高可靠性。
    具體而言，該氧化物半導體膜中的氫濃度(其以SIMS所量測)低於5×1019 atoms/cm3、較佳低於或等於5×1018 atoms/cm3、更佳低於或等於1×1018 atoms/cm3、又更佳低於或等於5×1017 atoms/cm3。
    該氧化物半導體膜中的氮濃度(其以SIMS所量測)低於5×1019 atoms/cm3、較佳低於或等於5×1018 atoms/cm3、更佳低於或等於1×1018 atoms/cm3、又更佳低於或等於5×1017 atoms/cm3。
    該氧化物半導體膜中的碳濃度(其以SIMS所量測)低於5×1019 atoms/cm3、較佳低於或等於5×1018 atoms/cm3、更佳低於或等於1×1018 atoms/cm3、又更佳低於或等於5×1017 atoms/cm3。
    從該氧化物半導體膜所釋出之下列氣體各者的量為1×1019/cm3或更低、較佳1×1018/cm3或更低(其以熱脫附光譜(TDS)分析所量測)：具有質荷比(m/z)2的氣體(例如，水分子)、具有質荷比(m/z)18的氣體、具有質荷比(m/z)28的氣體、及具有質荷比(m/z)44的氣體。
    一種氧原子的釋出量之測量方法(其稍後待被描述)被參照而用於一種藉由使用TDS分析的釋出量之測量方法。
    隨後，包括藉由使用以上沈積設備所形成的氧化物半導體膜之電晶體將參照第3A及3B圖、第4A及4B圖、第5A及5B圖、第6A及6B圖、第7A至7C圖、及第8A及8B圖加以描述。
    第3A及3B圖、第4A及4B圖、第5A及5B圖、及第6A及6B圖中所示的電晶體在生產率方面很優異，因為光微影製程的數量很小。第3A及3B圖、第4A及4B圖、第5A及5B圖、及第6A及6B圖中所示的電晶體常被用於其中電晶體具有相對大尺寸的顯示裝置、及相似者。
    首先，第3A及3B圖中的電晶體之結構將被描述。第3A圖為該電晶體的俯視圖。第3B圖為沿著第3A圖中的虛線A-B的剖面圖。
    第3B圖中的電晶體包括在基板100之上的基底絕緣膜102；設置於基底絕緣膜102之上的氧化物半導體膜106；設置於氧化物半導體膜106之上且與其至少部份接觸的一對電極116；設置成覆蓋氧化物半導體膜106及該對電極116的閘極絕緣膜112；及設置成與氧化物半導體膜106重疊而閘極絕緣膜112插置於其間的閘極電極104。
    此處，此實施例中所描述之具有低雜質濃度的氧化物半導體膜可被用來作為氧化物半導體膜106。
    氧化物半導體膜106的厚度大於或等於1 nm且小於或等於50 nm、較佳大於或等於3 nm且小於或等於20 nm。尤其在該電晶體具有30 nm或更低的通道長度且氧化物半導體膜106具有大約5 nm的厚度的情況中，短通道效應可被抑制且穩定電特性可被獲得。
    氧化物半導體膜106較佳含有至少In及Zn。進一步而言，較佳的是氧化物半導體膜106除了In及Zn以外含有Ga、Sn、Hf、或Al，使得該電晶體的電特性變化可被減少。
    替代地，氧化物半導體膜106除了In及Zn以外可含有一或更多種的鑭系元素，諸如La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、及Lu，使得該電晶體的電特性變化可被減少。
    針對氧化物半導體膜106，下列的任一者可例如被使用：諸如In-Zn-O基材料、Sn-Zn-O基材料、Al-Zn-O基材料、Zn-Mg-O基材料、Sn-Mg-O基材料、In-Mg-O基材料、及In-Ga-O基材料的二成分金屬氧化物；諸如In-Ga-Zn-O基材料、In-Al-Zn-O基材料、In-Sn-Zn-O基材料、Sn-Ga-Zn-O基材料、Al-Ga-Zn-O基材料、Sn-Al-Zn-O基材料、In-Hf-Zn-O基材料、In-La-Zn-O基材料、In-Ce-Zn-O基材料、In-Pr-Zn-O基材料、In-Nd-Zn-O基材料、In-Sm-Zn-O基材料、In-Eu-Zn-O基材料、In-Gd-Zn-O基材料、In-Tb-Zn-O基材料、In-Dy-Zn-O基材料、In-Ho-Zn-O基材料、In-Er-Zn-O基材料、In-Tm-Zn-O基材料、In-Yb-Zn-O基材料、及In-Lu-Zn-O基材料三成分金屬氧化物；及諸如In-Sn-Ga-Zn-O基材料、In-Hf-Ga-Zn-O基材料、In-Al-Ga-Zn-O基材料、In-Sn-Al-Zn-O基材料、In-Sn-Hf-Zn-O基材料、及In-Hf-Al-Zn-O基材料的四成分金屬氧化物。
    例如，「In-Ga-Zn-O基材料」意指含有In、Ga、及Zn作為其主成分的氧化物且對In：Ga：Zn的比沒有特定限制。
    例如，高場效遷移率可在藉由使用In-Sn-Zn-O基材料所形成之電晶體的情況中相對輕易地達成。具體而言，該電晶體可具有31 cm2/Vs或更高、40 cm2/Vs或更高、60 cm2/Vs或更高、80 cm2/Vs或更高、或100 cm2/Vs或更高的場效遷移率。亦在藉由使用In-Sn-Zn-O基材料以外的材料(例如，In-Ga-Zn-O基材料)所形成之電晶體的情況中，場效遷移率可藉由降低缺陷密度而增加。
    在In-Zn-O基材料被用於氧化物半導體膜106的情況中，In對Zn的原子比在0.5：1至50：1、較佳1：1至20：1、更佳1.5：1至15：1的範圍中。當In對Zn的原子比在以上範圍中時，該電晶體的場效遷移率可被增加。此處，當該化合物的In：Zn：O的原子比為X：Y：Z時，Z>1.5X+Y較佳被滿足。
    以InMO3(ZnO)m(m>0)所表示的材料可被用於氧化物半導體膜106。此處，M表示選自Zn、Ga、Al、Mn、Sn、Hf、及Co的一或更多個金屬元素。例如，M可為Ga、Ga與Al、Ga與Mn、Ga與Co、或相似者。
    針對氧化物半導體膜106，具有2.5 eV或更高、較佳2.8 eV或更高、更佳3.0 eV或更高的能隙之材料被選擇以降低該電晶體的斷路狀態電流。
    注意到較佳的是鹼金屬、鹼土金屬、及相似者從氧化物半導體膜106減少，使得雜質濃度極低。當氧化物半導體膜106含有以上雜質的任一者時，能隙的重組由於該雜質所形成的能階而出現，使得該電晶體的斷路狀態電流被增加。
    至於氧化物半導體膜106中的鹼金屬濃度(其以SIMS所量測)，鈉的濃度為5×1016 atoms/cm3或更低、較佳1×1016 atoms/cm3或更低、更佳1×1015 atoms/cm3或更低；鋰的濃度為5×1015 atoms/cm3或更低、較佳1×1015 atoms/cm3或更低；且鉀的濃度為5×1015 atoms/cm3或更低、較佳1×1015 atoms/cm3或更低。
    以上所描述使用氧化物半導體膜106會使之有可能降低該電晶體的斷路狀態電流。具體而言，例如具有3 μm通道長度及1 μm通道寬度的電晶體之斷路狀態電流可低於或等於1×10-18 A、低於或等於1×10-21 A、或低於或等於1×10-24 A。
    氧化物半導體膜106為非單晶氧化物半導體膜。尤其較佳的是氧化物半導體膜106具有結晶性。例如，多晶膜或CAAC-OS膜被使用。
    CAAC-OS膜的結晶結構之實例將參照第14A至14E圖、第15A至15C圖、第16A至16C圖、及第17A與17B圖加以詳細描述。在第14A至14E圖、第15A至15C圖、第16A至16C圖、及第17A與17B圖中，垂直方向相當於c軸方向且垂直於該c軸方向的平面相當於a-b平面，除非另有所指。當詞句「上半部」及「下半部」被簡單地使用時，它們意指a-b平面之上的上半部及該a-b平面之下的下半部(相對於該a-b平面的上半部及下半部)。進一步而言，在第14A至14E圖中，由圓圈所圍繞的O表示四配位O且由雙圓圈所圍繞的O表示三配位O。
    第14A圖示出一種包括一個六配位In原子及鄰近該In原子的六個四配位氧原子(之後稱為四配位O)之結構。此處，一種包括一個金屬原子及鄰近該金屬原子的氧原子之結構被稱為小群組。第14A圖中的結構實際上為八面體結構，但為了簡單被示出成平面結構。注意到三個四配位O原子存在於第14A圖的上半部及下半部各者中。在第14A圖所示的小群組中，電荷為0。
    第14B圖示出一種包括一個五配位Ga原子、鄰近該Ga原子的三個三配位氧原子(之後稱為三配位O)、及鄰近該Ga原子的二個四配位O原子之結構。所有三配位O原子存在於a-b平面上。一個四配位O原子存在於第14B圖的上半部及下半部各者中。In原子也可具有第14B圖中所示的結構，因為In原子可具有五個配位基。在第14B圖所示的小群組中，電荷為0。
    第I4C圖示出一種包括一個四配位Zn原子及鄰近該Zn原子的四個四配位O原子之結構。在第14C圖中，一個四配位O原子存在於上半部中且三個四配位O原子存在於下半部中。替代地，在第14C圖中三個四配位O原子可存在於上半部中且一個四配位O原子可存在於下半部中。在第14C圖所示的小群組中，電荷為0。
    第14D圖示出一種包括一個六配位Sn原子及鄰近該Sn原子的六個四配位O原子之結構。在第14D圖中，三個四配位O原子存在於上半部及下半部的各者中。在第14D圖所示的小群組中，電荷為+1。
    第14E圖示出一種包括二個Zn原子的小群組。在第14E圖中，一個四配位O原子存在於上半部及下半部的各者中。在第14E圖所示的小群組中，電荷為-1。
    此處，複數個小群組形成中群組，且複數個中群組形成大群組(也稱為單位晶胞)。
    現在，小群組間的鍵結之規則將被描述。第14A圖中相對於六配位In原子的上半部中的三個O原子在向下方向中各具有三個鄰近In原子，且下半部中的三個O原子在向上方向中各具有三個鄰近In原子。第14B圖中相對於五配位Ga原子的上半部中的一個O原子在向下方向中具有一個鄰近Ga原子，且下半部中的一個O原子在向上方向中具有一個鄰近Ga原子。第14C圖中相對於四配位Zn原子的上半部中的一個O原子在向下方向中具有一個鄰近Zn原子，且下半部中的三個O原子在向上方向中各具有三個鄰近Zn原子。以此方式，金屬原子之上的四配位O原子數量等於鄰近四配位O原子各者且在四配位O原子各者之下的金屬原子數量。類似地，金屬原子之下的四配位O原子數量等於鄰近四配位O原子各者且在四配位O原子各者之上的金屬原子數量。由於四配位O原子的配位數為4，鄰近O原子且在該O原子之下的金屬原子數量與鄰近該O原子且在該O原子之上的金屬原子數量之總和為4。因此，當金屬原子之上的四配位O原子數量與另一金屬原子之下的四配位O原子數量之總和為4時，包括該等金屬原子之二種類的小群組可被鍵結。例如，在六配位金屬(In或Sn)原子經由下半部中的三個四配位O原子加以鍵結的情況中，其被鍵結至五配位金屬(Ga或In)原子或四配位金屬(Zn)原子。
    其配位數為4、5、或6的金屬原子經由c軸方向中的四配位O原子鍵結至另一金屬原子。除了以上之外，中群組可用藉由結合複數個小群組的不同方式來加以形成，使得分層結構的總電荷為0。
    第15A圖示出一種In-Sn-Zn-O基材料的分層結構中所含括之中群組的模型。第15B圖示出了包括三個中群組的大群組。注意到第15C圖示出在第15B圖之分層結構從c軸方向加以觀察之情況中的原子配置。
    在第15A圖中，為了簡單將三配位O原子省略，且四配位O原子以圓圈加以示出；該圓圈中的數字顯示四配位O原子的數量。例如，相對於Sn原子的上半部及下半部各者中存在的三個四配位O原子以畫圈的3加以表示。類似地，在第15A圖中，相對於In原子的上半部及下半部各者中存在的一個四配位O原子以畫圈的1加以表示。第15A圖也示出在下半部中鄰近一個四配位O原子且在上半部中鄰近三個四配位O原子的Zn原子，及在上半部中鄰近一個四配位O原子且在下半部中鄰近三個四配位O原子的Zn原子。
    在第15A圖之In-Sn-Zn-O基材料的分層結構所含括的中群組中，以從頂部開始的順序，在上半部及下半部各者中鄰近三個四配位O原子的Sn原子被鍵結至在上半部及下半部各者中鄰近一個四配位O原子的In原子，該In原子被鍵結至在上半部中鄰近三個四配位O原子的Zn原子，該Zn原子經由相對於該Zn原子的下半部中的一個四配位O原子被鍵結至在上半部及下半部各者中鄰近三個四配位O原子的In原子，該In原子被鍵結至包括二個Zn原子且在上半部中鄰近一個四配位O原子的小群組，且該小群組經由相對於該小群組的下半部中的一個四配位O原子被鍵結至在上半部及下半部各者中鄰近三個四配位O原子的Sn原子。複數個此種中群組被鍵結，使得大群組被形成。
    此處，三配位O原子的一個鍵之電荷及四配位O原子的一個鍵之電荷可被分別假設為-0.667及-0.5。例如，(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位或六配位)Sn原子的電荷分別為+3、+2、及+4。因此，包括Sn原子的小群組之電荷為+1。因此，需要-1的電荷(其抵消+1)以形成包括Sn原子的分層結構。作為具有-1的電荷之結構，如第14E圖中所示之包括二個Zn原子的小群組可作為例子。例如，藉由一個包括二個Zn原子的小群組，包括Sn原子的一個小群組之電荷可被抵消，使得分層結構的總電荷可為0。
    具體而言，當第15B圖中所示的大群組被重複時，In-Sn-Zn-O基材料(In2SnZn3O8)的結晶可被獲得。注意到所獲得之In-Sn-Zn-O基材料的分層結構可被表示為組成式In2SnZnO6(ZnO)m(m為自然數)。
    上述規則也應用至下列材料：諸如In-Sn-Ga-Zn-O基材料的四成分金屬氧化物；諸如In-Ga-Zn-O基材料、In-Al-Zn-O基材料、Sn-Ga-Zn-O基材料、Al-Ga-Zn-O基材料、Sn-Al-Zn-O基材料、In-Hf-Zn-O基材料、In-La-Zn-O基材料、In-Ce-Zn-O基材料、In-Pr-Zn-O基材料、In-Nd-Zn-O基材料、In-Sm-Zn-O基材料、In-Eu-Zn-O基材料、In-Gd-Zn-O基材料、In-Tb-Zn-O基材料、In-Dy-Zn-O基材料、In-Ho-Zn-O基材料、In-Er-Zn-O基材料、In-Tm-Zn-O基材料、In-Yb-Zn-O基材料、及In-Lu-Zn-O基材料的三成分金屬氧化物；諸如In-Zn-O基材料、Sn-Zn-O基材料、Al-Zn-O基材料、Zn-Mg-O基材料、Sn-Mg-O基材料、In-Mg-O基材料、及In-Ga-O基材料的二成分金屬氧化物；及相似者。
    舉例而言，第16A圖示出一種In-Ga-Zn-O基材料的分層結構中所含括的中群組的模型。
    在第16A圖之In-Ga-Zn-O基材料的分層結構所含括的中群組中，以從頂部開始的順序，在上半部及下半部各者中鄰近三個四配位O原子的In原子被鍵結至在上半部中鄰近一個四配位O原子的Zn原子，該Zn原子經由相對於該Zn原子的下半部中的三個四配位O原子被鍵結至在上半部及下半部各者中鄰近一個四配位O原子的Ga原子，且該Ga原子經由相對於該Ga原子的下半部中的一個四配位O原子被鍵結至在上半部及下半部各者中鄰近三個四配位O原子的In原子。複數個此種中群組被鍵結，使得大群組被形成。
    第16B圖示出了包括三個中群組的大群組。注意到第16C圖示出在第16B圖的分層結構從c軸方向加以觀察之情況中的原子配置。
    此處，由於(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位)Ga原子的電荷分別為+3、+2、及+3，包括In原子、Zn原子、及Ga原子之任一者的小群組之電荷為0。結果，具有此種小群組的組合的中群組之總電荷一直是0。
    為了形成In-Ga-Zn-O基材料的分層結構，大群組可藉由使用不僅第16A圖中所示的中群組而且可藉由使用其中In原子、Ga原子、及Zn原子的配置與第16A圖不同的中群組來加以形成。
    具體而言，當第16B圖中所示的大群組被重複時，In-Ga-Zn-O基材料的結晶可被獲得。注意到所獲得之In-Ga-Zn-O基材料的分層結構可被表示為組成式InGaO3(ZnO)n(n為自然數)。
    在n為1(InGaZnO4)的情況中，例如第17A圖中所示的結晶結構可被獲得。注意到在第17A圖所示的結晶結構中，由於Ga原子及In原子各具有五個配位基(如第14B圖中所描述)，其中Ga以In加以替換的結構可被獲得。
    在n為2(InGaZn2O5)的情況中，例如第17B圖中所示的結晶結構可被獲得。注意到在第17B圖所示的結晶結構中，由於Ga原子及In原子各具有五個配位基(如第14B圖中所描述)，其中Ga以In加以替換的結構可被獲得。
    此處，在一個碳原子(C)被引入第16B圖的InGaZnO4的大群組之情況中的結晶狀態改變係藉由使用第一原理計算來加以評估。
    注意到CASTEP(Accelrys Software有限公司所生產的第一原理計算軟體)被用於該第一原理計算。超軟型虛位能(pseudopotential)被使用，且截止能量為300 eV。
    第31A圖顯示在InGaZnO4的大群組中C被引入的位置。第31B圖顯示在引入C且最適化該結構以後InGaZnO4的大群組之結晶狀態。
    第31B圖顯示出引入C會使C與O之間鍵結，導致已經互相鍵結之Ga與O的原子間距離增加。
    此結果顯示In-Ga-Zn-O基材料中的C會抑制該結晶結構的維持。
    其次，在一個二氧化碳分子(CO2)被引入InGaZnO4的大群組之情況中的結晶狀態改變係藉由使用第一原理計算來加以評估。
    注意到CASTEP(Accelrys Software有限公司所生產的第一原理計算軟體)被用於該第一原理計算。超軟型虛位能被使用，且截止能量為300 eV。
    第39A圖顯示在InGaZnO4的大群組中CO2被引入的位置。第39B至39D圖顯示在CO2被引入第39A圖所示之位置的情況中最適化該結構期間InGaZnO4的大群組之結晶狀態。此處，第39D圖中的結構、第39C圖中的結構、及第39B圖中的結構以此順序較接近該最適結構。
    在第39B圖中，CO2被InGaZnO4的大群組的一部份所取代。接著，如同在第39C圖中，InGaZnO4的層間距離在CO2附近增加。之後，如同在第39D圖中，CO2被分離且InGaZnO4的層間距離被進一步增加。
    此結果顯示In-Ga-Zn-O基材料中的CO2會抑制該結晶結構的維持。
    以下，可應用至依據此實施例的半導體裝置之電晶體中所使用的氧化物半導體膜之結晶狀態將被描述。
    為了評估結晶狀態，進行氧化物半導體膜的X光繞射(XRD)分析。該XRD分析藉由使用Bruker AXS所製造的X光繞射儀D8 ADVANCE加以進行，且測量是藉由平面外(out-of-plane)法加以實施。
    採樣A及採樣B被備製且對該等採樣實施該XRD分析。用以形成採樣A及採樣B的方法將被描述於下。
    首先，已經受到脫氫處理的石英基板被備製。
    接著，具有100 nm厚度的In-Sn-Zn-O膜被形成於該石英基板之上。
    該In-Sn-Zn-O膜以具有100 W(DC)功率的濺鍍設備於氧氣氛圍中加以形成。具有In：Sn：Zn原子比=1：1：1的In-Sn-Zn-O靶材被用來作為靶材。注意到膜形成中的基板加熱溫度被設定在室溫(沒有加熱)或在200℃。以此方式所形成的採樣被用來作為採樣A。
    其次，藉由類似於採樣A的方法所形成的採樣受到在650℃的熱處理。作為該熱處理，在氮氣氛圍中的熱處理首先被實施一小時且在氧氣氛圍中的熱處理在沒有降低該溫度的情況下進一步實施一小時。以此方式所形成的採樣被用來作為採樣B。
    第28圖顯示採樣A及採樣B的XRD光譜。在採樣A中沒有觀察到來自於結晶的峰值，而在採樣B中當2θ為約35度且在37度至38度時觀察到來自於結晶的峰值。
    這些結果顯示出結晶氧化物半導體膜能夠在熱處理於650℃對該採樣實施時加以獲得。
    對基板100沒有特別限制，只要其具有至少足以承受稍後所實施之熱處理的耐熱性。例如，玻璃基板、陶瓷基板、石英基板、或藍寶石基板可被用來作為基板100。替代地，由矽、碳化矽、或相似者所製成的單晶半導體基板或多晶半導體基板、由矽鍺或相似者所製成的化合物半導體基板、絕緣體上矽(SOI)基板、或相似者可被用來作為基板100。較佳使用進一步設有半導體元件的這些基板之任一者作為基板100。
    又替代地，可撓性基板可被用來作為基板100。作為一種設置電晶體於可撓性基板之上的方法，有一種方法，其中電晶體被形成於非撓性基板之上，且接著該電晶體被分離並傳送至基板100(其為可撓性基板)。在此情況中，分離層較佳被設置於該非撓性基板與該電晶體之間。
    藉由使用氧化矽、氮氧化矽、氮化矽氧化物、氮化矽、氧化鋁、氮化鋁、氧化鉿、氧化鋯、氧化釔、氧化鑭、氧化銫、氧化鉭、及氧化鎂的一或更多者可將基底絕緣膜102形成為具有單層結構或堆疊層結構。
    較佳的是基底絕緣膜102足夠平坦。具體而言，用作基底的該膜被設置成具有1 nm或更低、較佳0.3 nm或更低、更佳0.1 nm或更低的平均表面粗糙度(Ra)。當Ra小於或等於以上值時，結晶區被輕易地形成於氧化物半導體膜106中。注意到Ra藉由對JIS B 0601所定義的中心線平均粗糙度進行三維展開所獲得以供應用至平面。此外，Ra可被表示成從參考表面至特定表面的偏差之絕對值的平均值且由方程式1所定義。
    注意到在方程式1中，S 0表示測量表面(由座標(x 1,y 1)、(x 1,y 2)、(x 2,y 1)、及(x 2,y 2)表示的四個點所定義的四角形區)的面積，且Z 0表示該測量表面的平均高度。Ra可藉由使用原子力顯微鏡(AFM)加以評估。
    在此說明書中，氮氧化矽意指一種其中氧含量高於氮含量的物質。例如，氮氧化矽分別含有濃度範圍從50 at.%(含)至70 at.%(含)、從0.5 at.%(含)至15 at.%(含)、從25 at.%(含)至35 at.%(含)、及從0 at.%(含)至10 at.%(含)的氧、氮、矽、及氫。氮化矽氧化物意指一種其中氮含量高於氧含量的物質。例如，氮化矽氧化物分別含有濃度範圍從5 at.%(含)至30 at.%(含)、從20 at.%(含)至55 at.%(含)、從25 at.%(含)至35 at.%(含)、及從10 at.%(含)至25 at.%(含)的氧、氮、矽、及氫。注意到以上範圍係在測量藉由使用拉塞福背散射(RBS)光譜及氫前散射(HFS)加以實施的情況中獲得。此外，構成成分的百分率之總和不超過100 at.%。
    較佳的是，以熱處理從其釋出氧的絕緣膜被用來作為基底絕緣膜102。
    藉由熱處理釋出氧意指的是，被轉變成氧原子的氧之釋出量以熱脫附光譜(TDS)分析所量測為大於或等於1.0×1018 atoms/cm3或大於或等於3.0×1020 atoms/cm3。
    此處，一種藉由使用TDS分析的氧釋出量之測量方法將被描述。
    TDS分析中的釋出氣體的總量正比於該等釋出氣體的離子強度之積分值，且釋出氣體的總量可藉由所量測採樣的積分值與標準採樣的積分值間的比較來加以計算。
    例如，從絕緣膜所釋出之氧分子的量(NO2)可依據方程式2以含有預定密度的氫之矽晶圓(其為該標準採樣)的TDS分析結果與該絕緣膜的TDS分析結果來加以得到。此處，所有具有32質量數的氣體(其在TDS分析中獲得)被假設成源自氧分子。CH3OH氣體(其被提供作為具有32質量數的氣體)在其不太可能存在的假設下不被列入考慮。進一步而言，包括具有17或18質量數的氧原子(其為氧原子的同位素)之氧分子也不被列入考慮，因為在自然界中此種分子的比例極小。
    數值NH2係藉由轉換從該標準採樣所脫附之氫分子的量而成為密度來加以獲得。數值SH2為在該標準採樣受到TDS分析的情況中離子強度的積分值。此處，該標準採樣的參考值被設定至NH2/SH2。數值SO2為在該絕緣膜受到TDS分析的情況中離子強度的積分值。數值α為影響TDS分析中的離子強度之係數。日本公開專利申請案第H6-275697號可被參照而用於方程式2的細節。注意到從以上絕緣膜所釋出的氧量以EMD-WA1000S/W(ESCO有限公司所生產的熱脫附光譜設備)藉由使用矽晶圓(含有1×1016 atoms/cm3的氫原子)作為該標準採樣來加以量測。
    進一步而言，在TDS分析中，氧被部份偵測為氧原子。氧分子與氧原子間的比可從該等氧分子的游離率加以算出。注意到，由於以上α包括該等氧分子的游離率，氧原子的釋出量也可經由評估氧分子的釋出量來加以估計。
    注意到NO2為氧分子的釋出量。在被轉換成氧原子的情況中的氧之釋出量為氧分子的釋出量之兩倍。
    在以上結構中，藉由熱處理從其釋出氧的膜可能為氧過量二氧化矽(SiOx(x>2))。在氧過量二氧化矽(SiOx(x>2))中，每單位體積的氧原子數量超過每單位體積的矽原子數量之兩倍。每單位體積的矽原子數量與氧原子數量以拉塞福背散射光譜加以量測。
    氧從基底絕緣膜102供應至氧化物半導體膜106可降低氧化物半導體膜106與基底絕緣膜102間的界面態密度。結果，由於電晶體的操作或相似者而陷在氧化物半導體膜106與基底絕緣膜102間的界面之載子可被抑制，且因此具有高可靠性的電晶體可被獲得。
    進一步而言，在一些情況中電荷由於氧化物半導體膜106中的氧空位而產生。一般而言，氧化物半導體膜106中的氧空位之一部份用作施體且造成電子(其為載子)的釋出。結果，電晶體的臨限電壓在負方向中偏移。當氧從基底絕緣膜102充分供應至氧化物半導體膜106使得氧化物半導體膜106較佳含有過量氧時，氧化物半導體膜106中的氧空位(其造成臨限電壓的負偏移)可被減少。
    該過量氧主要為存在於氧化物半導體膜106的晶格間的氧。當氧的濃度被設定於1×1016 atoms/cm3至2×1020 atoms/cm3的範圍中時，結晶扭曲(crystal distortion)或相似者未被產生且因此結晶區未被破壞，這是較佳的。
    藉由使用Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ag、Ta、與W的一或更多者、這些元素任一者的氮化物、這些元素任一者的氧化物、及這些元素任一者的合金可將該對電極116形成為具有單層結構或堆疊層結構。替代地，含有至少In及Zn的氧化物或氮氧化物可被使用。例如，In-Ga-Zn-O-N基材料可被使用。
    閘極絕緣膜112可藉由使用類似於基底絕緣膜102的方法及材料來加以形成。
    閘極電極104可藉由使用類似於該對電極116的方法及材料來加以形成。
    其次，第4A及4B圖中的電晶體之結構將被描述。第4A圖為該電晶體的俯視圖。第4B圖為沿著第4A圖中的虛線A-B的剖面圖。
    第4B圖中的電晶體包括在基板100之上的基底絕緣膜102；設置於基底絕緣膜102之上的一對電極216；設置於一對電極216之上以便與該對電極216及基底絕緣膜102至少部份接觸的氧化物半導體膜206；設置成覆蓋一對電極216及氧化物半導體膜206的閘極絕緣膜212；及設置成與氧化物半導體膜206重疊而閘極絕緣膜212插置於其間的閘極電極204。
    注意到一對電極216、氧化物半導體膜206、閘極絕緣膜212、及閘極電極204可藉由分別使用類似於一對電極116、氧化物半導體膜106、閘極絕緣膜112、及閘極電極104的方法及材料來加以形成。
    第5A及5B圖中的電晶體之結構將被描述。第5A圖為該電晶體的俯視圖。第5B圖為沿著第5A圖中的虛線A-B的剖面圖。
    第5B圖中的電晶體包括在基板100之上的閘極電極304；設置成覆蓋閘極電極304的閘極絕緣膜312；設置成與閘極電極304重疊而閘極絕緣膜312插置於其間的氧化物半導體膜306；及設置於氧化物半導體膜306之上且與其至少部份接觸的一對電極316。注意到保護絕緣膜318較佳被設置成覆蓋氧化物半導體膜306及一對電極316。
    注意到一對電極316、氧化物半導體膜306、閘極絕緣膜312、及閘極電極304可藉由分別使用類似於一對電極116、氧化物半導體膜106、閘極絕緣膜112、及閘極電極104的方法及材料來加以形成。
    保護絕緣膜318可藉由使用類似於基底絕緣膜102的方法及材料來加以設置。
    第6A及6B圖中的電晶體之結構將被描述。第6A圖為該電晶體的俯視圖。第6B圖為沿著第6A圖中的虛線A-B的剖面圖。
    第6B圖中的電晶體包括在基板100之上的閘極電極304；設置成覆蓋閘極電極304的閘極絕緣膜312；設置於閘極絕緣膜312之上的一對電極416；及設置於一對電極416之上以便與該對電極416及閘極絕緣膜312至少部份接觸的氧化物半導體膜406。注意到保護絕緣膜418較佳被設置成覆蓋一對電極416及氧化物半導體膜406。
    注意到一對電極416、氧化物半導體膜406、及保護絕緣膜418可藉由分別使用類似於一對電極116、氧化物半導體膜106、及保護絕緣膜318的方法及材料來加以形成。
    第7A至7C圖及第8A與8B圖中所示之電晶體的製程比第3A與3B圖、第4A與4B圖、第5A與5B圖、及第6A與6B圖中所示的電晶體更複雜一點；然而，在第7A至7C圖及第8A與8B圖的電晶體中寄生電容較小且短通道效應不太可能出現。因此，第7A至7C圖及第8A與8B圖中的電晶體之結構適合用於其電特性需要很優異的微小電晶體。
    第7A及7B圖中的電晶體之結構將被描述。第7A圖為該電晶體的俯視圖。第7B圖為沿著第7A圖中的虛線A-B的剖面圖。
    第7B圖中的電晶體包括在基板100之上的基底絕緣膜502；設置於基底絕緣膜502的周邊上的保護膜520；設置於基底絕緣膜502及保護膜520之上且包括高電阻區506a及低電阻區506b的氧化物半導體膜506；設置於氧化物半導體膜506之上的閘極絕緣膜512；設置成與氧化物半導體膜506重疊而閘極絕緣膜512插置於其間的閘極電極504；設置成與閘極電極504的側表面接觸的側壁絕緣膜524；及設置於氧化物半導體膜506之上且與其至少部份接觸的一對電極516。注意到保護絕緣膜518較佳被設置成覆蓋閘極電極504、側壁絕緣膜524、及一對電極516。進一步而言，佈線522較佳被設置成經由保護絕緣膜518中所形成的開口而與一對電極516接觸。
    注意到一對電極516、閘極絕緣膜512、保護絕緣膜518、及閘極電極504可藉由分別使用類似於一對電極116、閘極絕緣膜112、保護絕緣膜318、及閘極電極104的方法及材料來加以形成。
    氧化物半導體膜506可用此種方式加以設置：具有降低該氧化物半導體膜的電阻值之功能的雜質係經由閘極絕緣膜512藉由使用閘極電極504作為遮罩而被添加，使得高電阻區506a及低電阻區506b被形成。作為雜質，磷、氮、硼、或相似者可被使用。在添加雜質以後，在250℃至650℃(有包括)的熱處理較佳被實施。注意到離子植入法較佳被採用以添加雜質，因為相較於離子摻雜法被採用以添加雜質的情況在此種情況中較少氫進入該氧化物半導體膜。注意到使用離子摻雜法未被排除。
    氧化物半導體膜506可替代地用此種方式加以設置：具有降低該氧化物半導體膜的電阻值之功能的雜質係經由閘極絕緣膜512藉由使用閘極電極504與側壁絕緣膜524作為遮罩而被添加，使得高電阻區506a及低電阻區506b被形成。在此情況中，與側壁絕緣膜524重疊的區不是低電阻區506b但是高電阻區506a(見第7C圖)。
    注意到藉由經由閘極絕緣膜512添加雜質，在添加雜質至氧化物半導體膜506的時候所產生的損害可被減少。然而，雜質可被植入而沒有通過閘極絕緣膜512。
    基底絕緣膜502可藉由此種方式加以形成：藉由使用類似於基底絕緣膜102的方法及材料所形成的絕緣膜被加工成具有溝槽部分。
    保護膜520可藉由此種方式加以形成：絕緣膜被形成為充填基底絕緣膜502中所形成的溝槽部分且接著受到化學機械拋光(CMP)處理。
    藉由使用氮化矽氧化物、氮化矽、氧化鋁、氮化鋁、氧化鉿、氧化鋯、氧化釔、氧化鑭、氧化銫、氧化鉭、及氧化鎂的一或更多者可將保護膜520形成為具有單層結構或堆疊層結構。
    較佳的是即使在250℃(含)至450℃(含)、較佳150℃(含)至800℃(含)的熱處理被實施例如一小時的時候，保護膜520不容許氧的滲透。
    當具有此種性質的保護膜520被設置於基底絕緣膜502的周邊上時，可防止藉由熱處理從基底絕緣膜502所釋出的氧朝向該電晶體的外側擴散。由於氧以此方式保持在基底絕緣膜502中，可防止該電晶體的場效遷移率降低，臨限電壓的變化可被減少，且可靠性可被改善。
    注意到沒有保護膜520的結構可被採用。
    側壁絕緣膜524以此種方式加以形成：絕緣膜被設置成覆蓋閘極電極504且接著被蝕刻。高度各向異性蝕刻被用於該蝕刻。側壁絕緣膜524可用自對準的方式藉由對該絕緣膜實施該高度各向異性蝕刻來加以形成。例如，乾蝕刻法較佳被採用。作為用於乾蝕刻法的蝕刻氣體，例如一種含有氟的氣體(諸如三氟甲烷、八氟環丁烷、或四氟甲烷)可作為例子。稀有氣體或氫可被添加至蝕刻氣體。作為乾蝕刻法，其中高頻電壓被施加至基板的反應性離子蝕刻(RIE)法較佳被使用。
    佈線522可藉由使用類似於閘極電極104的方法及材料來加以設置。
    第8A及8B圖中的電晶體之結構將被描述。第8A圖為該電晶體的俯視圖。沿著第8A圖中的虛線A-B的剖面圖為第8B圖。
    第8B圖中所示的電晶體包括在基板100之上的基底絕緣膜602；設置於基底絕緣膜602的溝槽部分中的一對電極616；包括高電阻區606a及低電阻區606b且設置於基底絕緣膜602及一對電極616之上的氧化物半導體膜606；設置於氧化物半導體膜606之上的閘極絕緣膜612；及設置成與氧化物半導體膜606重疊而閘極絕緣膜612插置於其間的閘極電極604。注意到保護絕緣膜618較佳被設置成覆蓋閘極絕緣膜612及閘極電極604。進一步而言，佈線622較佳被設置成經由保護絕緣膜618、閘極絕緣膜612、及氧化物半導體膜606中所形成的開口而與一對電極616接觸。
    注意到閘極絕緣膜612、保護絕緣膜618、氧化物半導體膜606、佈線622、及閘極電極604可藉由分別使用類似於閘極絕緣膜112、保護絕緣膜318、氧化物半導體膜506、佈線522、及閘極電極104的方法及材料來加以形成。
    基底絕緣膜602可藉由此種方式加以形成：藉由使用類似於基底絕緣膜102的方法及材料所形成的絕緣膜被加工成具有溝槽部分。
    一對電極616可藉由此種方式加以形成：導電膜被形成為充填基底絕緣膜602中所形成的溝槽部分且接著受到CMP處理。
    電晶體的場效遷移率將參照第18圖、第19A至19C圖、第20A至20C圖、及第21A至21C圖加以描述於下。
    電晶體的場效遷移率傾向於被量測到低於其理想場效遷移率，因為各種原因；此現象不僅出現在使用氧化物半導體的情況中。降低場效遷移率的一個原因為半導體內側的缺陷或在該半導體與絕緣膜間的界面之缺陷。此處，假設沒有缺陷存在於該半導體內側的場效遷移率係在理論上藉由使用李文森(Levinson)模型加以算出。
    假設電晶體的理想場效遷移率為μ0，且電位障壁(諸如晶粒邊界)存在於該半導體中，量測的場效遷移率μ以方程式3加以表示。
    此處，E表示電位障壁的高度，k表示波茲曼常數，且T表示絕對溫度。注意到依據李文森模型，電位障壁的高度E被假設是歸因於缺陷且該電位障壁的高度以方程式4加以表示。
    此處，e表示基本電荷，N表示通道中每單位面積的平均缺陷密度，ε表示該半導體的介電常數，n表示通道中每單位面積的載子密度，C ox 表示每單位面積的閘極絕緣膜電容，V gs 表示閘極電壓，且t表示該通道的厚度。在半導體層的厚度小於或等於30 nm的情況中，該通道的厚度可被視為與該半導體層的厚度相同。
    線性區中的汲極電流I ds 可用方程式5加以表示。
    此處，L表示通道長度且W表示通道寬度，且L及W在此處各為10 μm。此外，V ds 代表汲極電壓。
    當方程式5的兩側取對數時，方程式6可被獲得。
    方程式6的右側為V gs 的函數；因此，缺陷密度N可從曲線圖(其以ln(I ds /V gs )作為縱座標且1/V gs 作為橫座標來繪製實際量測值所獲得)中的線之斜率加以獲得。那就是，半導體中的缺陷密度N可從電晶體的V gs -I ds 特性加以獲得。
    該半導體中的缺陷密度N取決於該半導體沈積中的基板溫度。在該半導體為一種藉由使用In：Sn：Zn的比=1：1：1[原子比]的In-Sn-Zn-O靶材所沈積之氧化物半導體的情況中，該氧化物半導體中的缺陷密度N為大約1×1012/cm2。
    藉由根據以上該氧化物半導體中的缺陷密度N以方程式3及4計算，該電晶體的理想場效遷移率μ0被決定為120 cm2/Vs。因此，其中在該氧化物半導體內側及在該氧化物半導體與閘極絕緣膜(其與該氧化物半導體接觸)間的界面沒有缺陷存在的理想電晶體中，發現場效遷移率μ0為120 cm2/Vs。相反地，在使用具有許多缺陷的氧化物半導體的情況中，電晶體的場效遷移率μ為大約30 cm2/Vs。
    注意到即使當沒有缺陷存在於半導體內側時，在通道與閘極絕緣膜間的界面之散射會影響電晶體的傳輸性質。在距該閘極絕緣膜的界面處距離x之位置的場效遷移率μ1可用方程式7加以表示。
    此處，D表示閘極電極所產生之電場的強度，B表示常數，且l表示散射在該界面的不利影響被產生的深度。B及l可從電晶體的電特性之實際測量結果獲得；依據以上藉由使用氧化物半導體所形成之電晶體的電特性之測量結果，B為4.75×107 cm/s且l為10 nm。當D被增加時(即，當V gs 被增加時)，方程式7的第二項增加且因此場效遷移率μ1降低。
    理想電晶體(其中在氧化物半導體中及在該氧化物半導體與閘極絕緣膜(與該氧化物半導體接觸)間的界面沒有缺陷存在)的場效遷移率μ2之計算結果在第18圖中加以顯示。針對該計算，新思科技有限公司所製造的Sentaurus Device被使用，且該氧化物半導體的能隙、電子親和力、相對介電常數、及厚度被假設分別為2.8 eV、4.7 eV、15、及15 nm。進一步而言，閘極、源極、及汲極的功函數被假設分別為5.5 eV、4.6 eV、及4.6 eV。閘極絕緣膜的厚度被假設為100 nm，且其相對介電常數被假設為4.1。通道長度及通道寬度各被假設為10 μm，且V ds 被假設為0.1 V。
    第18圖顯示出場效遷移率μ2在V gs 大約1 V處具有超過100 cm2/Vs的峰值且隨著V gs 變得較高而降低，因為界面散射的影響增加。
    在此種理想電晶體被微型化的情況中的計算結果在第19A至19C圖、第20A至20C圖、及第21A至21圖中加以顯示。假設具有第7A至7C圖中所示之結構的電晶體被用於該等計算。
    此處，低電阻區506b的電阻率被假設為2×10-3 Ωcm，且閘極電極504的寬度、側壁絕緣膜524的寬度、及該通道寬度被分別假設為33 nm、5 nm、及40 nm。注意到儘管該通道區為了方便被稱為高電阻區506a，該通道區在此處被假設為本質半導體。
    針對該計算，新思科技有限公司所製造的Sentaurus Device被使用。第19A至19C顯示了具有第7B圖中所示結構之電晶體的I ds (實線)以及場效遷移率μ(虛線)之V gs 依存性。I ds 藉由在假設V ds 為1 V下的計算來加以獲得，且場效遷移率μ藉由在假設V ds 為0.1 V下的計算來加以獲得。第19A圖顯示閘極絕緣膜的厚度為15 nm的結果，第19B圖顯示閘極絕緣膜的厚度為10 nm的結果，且第19C圖顯示閘極絕緣膜的厚度為5 nm的結果。
    第19A至19C圖顯示隨著該閘極絕緣膜變薄，處於斷路狀態(此處，在V gs 從-3 V至0 V的範圍中)的汲極電流I ds 減少。另一方面，場效遷移率μ的峰值以及處於導通狀態(此處，在V gs 從0 V至3 V的範圍中)的汲極電流I ds 沒有明顯改變。第19A至19C圖顯示在大約1 V的V gs 處，I ds 超過10 μA，這對記憶體及相似者(其為半導體裝置)是必要的。
    類似地，該計算也對第7C圖中所示的電晶體進行。第7C圖中的電晶體與第7B圖中的電晶體不同處在於，包括高電阻區507a及低電阻區507b的氧化物半導體膜507被設置。具體而言，在第7C圖所示的電晶體中，氧化物半導體膜507與側壁絕緣膜524重疊的區被含括於高電阻區507a中。換句話說，該電晶體具有其寬度與側壁絕緣膜524的寬度相同的補償區。注意到該補償區的寬度也被稱為補償長度(Loff)(見第7A圖)。注意到為了方便起見，右側的Loff與左側的Loff相同。
    第20A至20C顯示第7C圖中所示之電晶體(其中Loff為5 nm)的I ds (實線)以及場效遷移率μ(虛線)之V gs 依存性。注意到I ds 在假設V ds 為1 V下加以計算，且場效遷移率μ在假設V ds 為0.1 V下加以計算。第20A圖顯示閘極絕緣膜的厚度為15 nm的結果，第20B圖顯示閘極絕緣膜的厚度為10 nm的結果，且第20C圖顯示閘極絕緣膜的厚度為5 nm的結果。
    第21A至21C顯示第7C圖中所示之電晶體(其中Loff為15 nm)的I ds (實線)以及場效遷移率μ(虛線)之V gs 依存性。注意到I ds 在假設V ds 為1 V下加以計算，且場效遷移率μ在假設V ds 為0.1 V下加以計算。第21A圖顯示閘極絕緣膜的厚度為15 nm的結果，第21B圖顯示閘極絕緣膜的厚度為10 nm的結果，且第21C圖顯示閘極絕緣膜的厚度為5 nm的結果。
    第20A至20C圖及第21A至21C圖中的計算結果顯示隨著該閘極絕緣膜較薄，處於斷路狀態(此處，在V gs 從-3 V至0 V的範圍中)的汲極電流I ds 降低，類似於第19A至19C圖。換句話說，場效遷移率μ的峰值以及處於導通狀態(此處，在V gs 從0 V至3 V的範圍中)的汲極電流I ds 沒有明顯改變。
    場效遷移率μ的峰值在第19A至19C圖中為大約80 cm2/Vs，在第20A至20C圖中為大約60 cm2/Vs，在第21A至21C圖中為大約40 cm2/Vs。這些結果顯示遷移率μ的峰值隨著補償長度Loff增加而降低且同樣應用至處於斷路狀態的I ds 。處於導通狀態的I ds 也隨著補償長度Loff增加而降低；然而，處於導通狀態的I ds 之降低比處於斷路狀態的I ds 之降低更為平緩。進一步而言，所有計算結果顯示出在大約1 V的V gs 處，I ds 超過10 μA，這對記憶體及相似者是必要的。
    其次，藉由使用氧化物半導體所形成的電晶體之電特性將被描述。
    第22A及22B圖為示出各個所形成電晶體(採樣1及採樣2)的結構之俯視圖以及沿著第22A圖中的虛線A-B的剖面圖。
    第22B圖中的電晶體包括在基板700之上的基底絕緣膜702；設置於基底絕緣膜702之上的氧化物半導體膜706；設置成與氧化物半導體膜706接觸的一對電極716；設置於氧化物半導體膜706及一對電極716之上的閘極絕緣膜712；及設置成與氧化物半導體膜706重疊而閘極絕緣膜712插置於其間的閘極電極704。進一步而言，覆蓋閘極絕緣膜712與閘極電極704的層間絕緣膜718、經由層間絕緣膜718中所形成的開口連接至一對電極716的佈線722、及覆蓋層間絕緣膜718與佈線722的保護絕緣膜728被設置。
    作為基板700，玻璃基板被使用。作為基底絕緣膜702，氧化矽膜被使用。作為氧化物半導體膜706，In-Sn-Zn-O膜被使用。作為一對電極716，鎢膜被使用。作為閘極絕緣膜712，氧化矽膜被使用。閘極電極704具有氮化鉭膜與鎢膜的堆疊層結構。層間絕緣膜718具有氮氧化矽膜與聚醯亞胺膜的堆疊層結構。佈線722具有其中鈦膜、鋁膜、與鈦膜以此順序加以形成的堆疊層結構。作為保護絕緣膜728，聚醯亞胺膜被使用。
    注意到在具有第22A圖所示之結構的電晶體中，閘極電極704與一對電極716的一者重疊之部分的寬度被稱為L ov。類似地，該對電極716與氧化物半導體膜706不重疊之部分的寬度被稱為dW。
    用以形成各具有第22B圖中所示之結構的電晶體(採樣1及採樣2)之方法將被描述於下。
    首先，電漿處理在氬氣氛圍中對基板700的表面實施。該電漿處理以濺鍍設備藉由施加200 W的偏壓功率(RF)至基板700達3分鐘來加以實行。
    隨後，在沒有破壞真空的情況下，作為基底絕緣膜702的氧化矽膜被形成為300 nm的厚度。
    氧化矽膜以具有1500 W的功率(RF)之濺鍍設備於氧氣氛圍中加以形成。石英靶材被用來作為靶材。沈積中的基板加熱溫度被設定在100℃。
    基底絕緣膜702的表面受到CMP處理以被平面化，使得Ra為約0.2 nm。
    接著，作為氧化物半導體膜的In-Sn-Zn-O膜被形成為具有15 nm的厚度。
    In-Sn-Zn-O膜以具有100 W的功率(DC)之濺鍍設備於具有氬：氧的體積比=2：3之混合氛圍中加以形成。具有In：Sn：Zn的原子比=1：1：1之In-Sn-Zn-O靶材被用來作為靶材。沈積中的基板加熱溫度被設定在200℃。
    接著，在650℃的熱處理僅對採樣2實施。作為該熱處理，在氮氣氛圍中的熱處理首先被實施一小時且接著在氧氣氛圍中的熱處理在保持該溫度的同時實施一小時。
    該氧化物半導體膜經由光微影製程加以處理，使得氧化物半導體膜706被形成。
    其次，該鎢膜被形成為50 nm的厚度。
    該鎢膜以具有1000 W的功率(DC)之濺鍍設備於氬氣氛圍中加以形成。沈積中的基板加熱溫度被設定在200℃。
    該鎢膜經由光微影製程加以加工，使得一對電極716被形成。
    接著，作為閘極絕緣膜712的氧化矽膜被形成為100 nm的厚度。該氧化矽膜的相對介電常數被設定至3.8。
    作為閘極絕緣膜712的氧化矽膜以類似於基底絕緣膜702的方式加以形成。
    其次，該氮化鉭膜及該鎢膜以此順序形成為分別具有15 nm及135 nm的厚度。
    該氮化鉭膜以具有1000 W的功率(DC)之濺鍍設備於具有氬：氧的體積比=5：1之混合氛圍中加以形成。基板加熱未在沈積中實施。
    該鎢膜以具有4000 W的功率(DC)之濺鍍設備於氬氣氛圍中加以形成。沈積中的基板加熱溫度被設定在200℃。
    該氮化鉭膜及該鎢膜經由光微影製程加以加工，使得閘極電極704被形成。
    其次，作為層間絕緣膜718的一部份之氮氧化矽膜被形成為300 nm的厚度。
    作為層間絕緣膜718的一部份之氮氧化矽膜以具有35 W的功率(RF)之PCVD設備於具有單矽烷：氧化亞氮的體積比=1：200之混合氛圍中加以形成。沈積中的基板加熱溫度被設定在325℃。
    作為層間絕緣膜718的一部份之氮氧化矽膜經由光微影製程加以加工。
    接著，作為層間絕緣膜718的一部份之感光聚醯亞胺被沈積至1500 nm的厚度。
    作為層間絕緣膜718的一部份之感光聚醯亞胺係藉由使用光微影製程(對作為層間絕緣膜718的一部份之氮氧化矽實施)中所使用的光罩加以曝光、及顯影、接著受到熱處理，使得該感光聚醯亞胺膜被硬化。以此方式，層間絕緣膜718由該氮氧化矽膜及該感光聚醯亞胺膜所形成。該熱處理在300℃於氮氛圍中實施。
    其次，該鈦膜、該鋁膜、及該鈦膜以此順序分別形成為50 nm、100 nm、及5 nm。
    二個鈦膜以具有1000 W的功率(DC)之濺鍍設備於氬氣氛圍中加以形成。基板加熱未在沈積中實施。
    鋁膜以具有1000 W的功率(DC)之濺鍍設備於氬氣氛圍中加以形成。基板加熱未在沈積中實施。
    該鈦膜、該鋁膜、及該鈦膜經由光微影製程加以加工，使得佈線722被形成。
    其次，作為保護絕緣膜728的感光聚醯亞胺膜被形成為1500 nm的厚度。
    該感光聚醯亞胺係藉由使用光微影製程(對佈線722實施)中所使用的光罩加以曝光、及顯影，使得暴露佈線722的開口被形成於保護絕緣膜728中。
    接著，熱處理被實施，使得該感光聚醯亞胺膜被硬化。該熱處理以類似於對作為層間絕緣膜718的感光聚醯亞胺膜所實施之熱處理的方式來加以實施。
    經由以上製程，具有第22B圖中所示之結構的電晶體被形成。
    其次，具有第22B圖中的結構之電晶體的電特性被評估。
    此處，具有第22B圖中的結構之電晶體的V gs -I ds 特性被量測；採樣1的結果在第23A圖中加以顯示，且採樣2的結果在第23B圖中加以顯示。用於該測量的電晶體各具有3 μm的通道長度L、10 μm的通道寬度W、每側3 μm的L ov(總共6 μm)、及每側3 μm的dW(總共6 μm)。V ds被設定至10 V。
    比較採樣1與採樣2，發現到該電晶體的場效遷移率藉由在形成該氧化物半導體膜以後實施熱處理而增加。發明人認為該電晶體的場效遷移率增加可能起因於該氧化物半導體膜的雜質濃度降低(藉由該熱處理)。因此，理解的是，該氧化物半導體膜的雜質濃度係藉由在該氧化物半導體膜被形成以後所實施的熱處理而降低，導致該電晶體的場效遷移率接近理想場效遷移率。
    因此，該等結果表明氧化物半導體膜中的雜質濃度可藉由在形成該氧化物半導體膜以後實施熱處理而降低，導致電晶體的場效遷移率增加。
    其次，BT測試對採樣1與採樣2實施。該BT測試將被描述於下。
    首先，電晶體的V gs-I ds特性在25℃的基板溫度及10 V的V ds加以量測。注意到V ds意指汲極電壓(汲極與源極間的電位差)。接著，基板溫度被設定至150℃且V ds被設定至0.1 V。之後，20 V的V gs被施加使得被施加至閘極絕緣膜的電場之強度為2 MV/cm，且條件保持一小時。其次，V gs被設定至0 V。接著，電晶體的V gs-I ds特性在25℃的基板溫度及10 V的V ds加以量測。此程序被稱為正BT測試。
    以類似方式，首先，電晶體的V gs-I ds特性在25℃的基板溫度及10 V的V ds加以量測。接著，基板溫度被設定至150℃且V ds被設定至0.1 V。之後，-20 V的V gs被施加使得被施加至閘極絕緣膜的電場之強度為-2 MV/cm，且條件保持一小時。其次，V gs被設定至0 V。接著，電晶體的V gs-I ds特性在25℃的基板溫度及10 V的V ds加以量測。此程序被稱為負BT測試。
    第24A及24B圖分別顯示採樣1的正BT測試結果及採樣1的負BT測試結果。第25A及25B圖分別顯示採樣2的正BT測試結果及採樣2的負BT測試結果。注意到箭號被使用於曲線圖中以清楚顯示該等BT測試前與後之間的V gs-I ds特性改變。
    採樣1由於正BT測試以及由於負BT測試的臨限電壓之偏移量分別為1.80 V及-0.42 V。採樣2由於正BT測試以及由於負BT測試的臨限電壓之偏移量分別為0.79 V及0.76 V。
    發現到在採樣1及採樣2的各者中，BT測試前與後之間的臨限電壓之偏移量很小且該等採樣為高可靠電晶體。
    其次，採樣2的電晶體之基板溫度與電特性間的關係被評估。
    用於該測量的電晶體具有3 μm的通道長度L、10 μm的通道寬度W、一個側3 μm的L ov(總共6 μm的L ov)、及0 μm的dW。注意到V ds被設定至10 V。基板溫度為-40℃、-25℃、25℃、75℃、125℃、及150℃。
    第26A圖顯示基板溫度與臨限電壓間的關係，且第26B圖顯示基板溫度與場效遷移率間的關係。
    從第26A圖，發現到臨限電壓隨著基板溫度增加而變低。注意到在從-40℃至150℃的範圍中臨限電壓從0.38 V降低至-1.08 V。
    從第26B圖，發現到場效遷移率隨著基板溫度增加而變低。注意到在從-40℃至150℃的範圍中該遷移率從37.4cm2/Vs降低至33.4cm2/Vs。
    因此，發現到採樣2的電特性變化在以上溫度範圍中很小。
    也發現到以上所描述的電晶體具有高場效遷移率且因此為高可靠性。
    類似地，可應用至依據本發明一個實施例的半導體裝置之電晶體的每微米通道寬度的斷路狀態電流被評估。
    採樣藉由類似於採樣2的方法加以形成。注意到用於該測量的電晶體具有3 μm的L、10 cm的W、2 μm的L ov、及0 μm的dW。
    第27圖顯示電晶體的斷路狀態電流與測量該斷路狀態電流時的基板溫度(絕對溫度)之倒數間的關係。在第27圖中，為了簡明起見，水平軸表示將測量的基板溫度之倒數乘以1000所獲得的值(1000/T)。
    一種用以量測電晶體的斷路狀態電流之方法將被簡短描述於下。此處，為了方便起見，用於該測量的電晶體被稱為第一電晶體。
    該第一電晶體的汲極被連接至浮動閘極FG，且該浮動閘極FG被連接至第二電晶體的閘極。
    首先，該第一電晶體被關閉且接著電荷被施加至該浮動閘極FG。注意到恆定汲極電壓被施加至該第二電晶體。
    在此時，該浮動閘極FG的電荷經由該第一電晶體而逐漸洩漏。當該浮動閘極FG的電荷被洩漏時，該第二電晶體的源極之電位被改變。電荷從該第一電晶體洩漏的量係從該源極的電位相對於時間的改變量來加以估計；因此，斷路狀態電流可被量測。
    第27圖顯示當測量的基板溫度為85℃時，所形成之電晶體的每微米通道寬度的斷路狀態電流為2×10-21/μm(2 zA/μm)。
    因此，該結果顯示所形成之電晶體的斷路狀態電流顯著很小。
    如以上所描述，高可靠性電晶體可藉由使用含有少量雜質的氧化物半導體膜來加以形成。
    進一步而言，具有優異電特性的電晶體可被獲得。
    此實施例可用與任何其他實施例中所描述的結構適當組合的方式加以實施。 (實施例2)
    在此實施例中，一種藉由使用實施例1中描述之電晶體所製造的液晶顯示裝置將被描述。注意到儘管一種其中依據本發明一個實施例的電晶體被應用至該液晶顯示裝置的實例係在此實施例中加以描述，本發明的一個實施例不限於此。例如，依據本發明一個實施例的電晶體被應用至電致發光(EL)顯示裝置會被熟習本技藝人士輕易地想到。
    第9圖為一種主動矩陣液晶顯示裝置的電路圖。該液晶顯示裝置包括源極線SL_1至SL_a、閘極線GL_1至GL_b、及複數個像素2200。像素2200各包括電晶體2230、電容器2220、及液晶元件2210。該液晶顯示裝置中的像素部分包括以矩陣方式配置的像素2200。注意到「源極線SL」及「閘極線GL」僅僅分別意指源極線及閘極線。
    作為電晶體2230，實施例1中所描述的電晶體可被使用。藉由使用依據本發明一個實施例的電晶體，具有高顯示品質及高可靠性的液晶顯示裝置可被獲得。
    閘極線GL被連接至電晶體2230的閘極，源極線SL被連接至電晶體2230的源極，且電晶體2230的汲極被連接至電晶體2220的電容器電極之一者以及液晶元件2210的像素電極之一者。電晶體2220的另一電容器電極及液晶元件2210的另一像素電極被連接至共用電極。注意到該共用電極可藉由使用與閘極線GL相同的材料而形成在與閘極線GL相同的層中。
    進一步而言，閘極線GL被連接至閘極驅動器電路。該閘極驅動器電路可包括實施例1中所描述的電晶體。
    源極線SL被連接至源極驅動器電路。該源極驅動器電路可包括實施例1中所描述的電晶體。
    注意到該閘極驅動器電路及該源極驅動器電路的任一者或兩者可被形成於分別備製的基板之上且藉由使用諸如玻璃覆晶(COG)、佈線接合、或捲帶式自動接合(TAB)的方法加以連接。
    由於電晶體會輕易被靜電或相似者毀壞，保護電路較佳被設置。該保護電路較佳藉由使用非線性元件加以形成。
    當電位被施加至閘極線GL而高於或等於電晶體2230的臨限電壓時，從源極線SL所供應的電荷隨著電晶體2230的汲極電流而流動且被儲存於電容器2220中。在充電一個列以後，該列中的電晶體2230被關閉且來自源極線SL的電壓施加停止；然而，必要電壓可藉由電容器2220中所累積的電荷來加以保持。接著，次一列中的電容器2220被充電。以此方式，第一列至第b列中的電容器被充電。
    由於電晶體2230的斷路狀態電流很低，電容器2220中所儲存的電荷不會輕易喪失且電容器2220的電容可被降低，使得充電所需要的電力消耗可被減少。
    因此，藉由使用依據本發明一個實施例的電晶體，一種具有低電力消耗、高顯示品質、高可靠性的液晶顯示裝置可被獲得。
    此實施例可用與任何其他實施例中所描述的結構適當組合的方式加以實施。 (實施例3)
    在此實施例中，藉由使用實施例1中所描述的電晶體來製造記憶體(其為半導體裝置)的實例將被描述。
    揮發性記憶體的典型實例包括動態隨機存取記憶體(DRAM，其藉由選擇記憶體元件中所含括的電晶體並累積電荷於電容器中來儲存資料)以及靜態隨機存取記憶體(SRAM，其藉由使用諸如正反器的電路來保持所儲存的資料)。
    實施例1中所描述的電晶體可被應用至記憶體中所含括之電晶體的一部份。
    在實施例1所描述之電晶體被應用的半導體裝置中所含括之記憶體晶胞的實例將參照第10A至10C圖加以描述。
    第10A圖為記憶體晶胞的剖面圖。電晶體3340包括在基板3100之上的基底絕緣膜3102；設置於基底絕緣膜3102的周邊上的保護膜3120；氧化物半導體膜3106，其被設置於基底絕緣膜3102及保護膜3120之上且包括高電阻區3106a及低電阻區3106b；設置於氧化物半導體膜3106之上的閘極絕緣膜3112；設置成使得氧化物半導體膜3106與閘極電極3104重疊而閘極絕緣膜3112位於其間的閘極電極3104；設置成與閘極電極3104的側表面接觸的側壁絕緣膜3124；及設置成與至少氧化物半導體膜3106接觸的一對電極3116。
    此處，基板3100、基底絕緣膜3102、保護膜3120、氧化物半導體膜3106、閘極絕緣膜3112、閘極電極3104、側壁絕緣膜3124、及一對電極3116可藉由分別使用類似於基板100、基底絕緣膜502、保護膜520、氧化物半導體膜506、閘極絕緣膜512、閘極電極504、側壁絕緣膜524、及一對電極516的方法及材料來加以設置。
    進一步而言，電晶體3340包括被設置成覆蓋電晶體3340的層間絕緣膜3328、以及設置於層間絕緣膜3328之上的電極3326。電容器3330包括一對電極3116的一者、層間絕緣膜3328、及電極3326。儘管並聯的板型電容器被示出於圖式中，堆疊型電容器或溝渠型電容器可替代地被用來增加電容。層間絕緣膜3328可藉由使用類似於保護絕緣膜518的方法及材料來加以設置。電極3326可藉由使用類似於一對電極516的方法及材料來加以設置。
    此外，電晶體3340包括被設置成覆蓋層間絕緣膜3328及電極3326的層間絕緣膜3118、以及經由層間絕緣膜3118與層間絕緣膜3328中所形成的開口連接至一對電極3116的另一者之佈線3122。儘管未示出，保護膜可被設置成覆蓋層間絕緣膜3118及佈線3122。藉由該保護膜，由於層間絕緣膜3118的表面傳導性所產生之微量漏電流可被減少且因此該電晶體的斷路狀態電流可被減少。佈線3122可藉由使用類似於佈線522的方法及材料來加以設置。
    第10B圖為第10A圖中的記憶體晶胞之電路圖。該記憶體晶胞包括電晶體Tr及連接至電晶體Tr的源極與汲極之一者的電容器C。注意到電容器C的未連接至電晶體Tr的源極與汲極之一者的電極被接地。電晶體Tr的閘極被連接至字線WL，且電晶體Tr的源極與汲極之該一者被連接至位元線BL。位元線BL被連接至感測放大器SAmp。注意到電晶體Tr及電容器C分別相當於電晶體3340及電容器3330。
    已知電容器C中所保持的電位如第10C圖中所示隨著時間而逐漸降低，由於電晶體Tr的斷路狀態電流。該電位藉由充電隨著時間降低至VA(這是用以讀出資料1的限制)而從V0改變至V1。此期間被稱為保持期間T_1。因此，在二階DRAM的情況中，再新操作需要在保持期間T_1內實施。
    此處，當電晶體3340被用來作為電晶體Tr時，電晶體Tr的斷路狀態電流可能顯著很小，使得保持期間T_1較長。換句話說，再新操作間的間隔可被延長；因此，該記憶體晶胞的電力消耗可被減少。進一步而言，由於電晶體Tr為高可靠性，該記憶體晶胞可具有高可靠性。
    例如，在記憶體晶胞藉由使用其斷路狀態電流為1×10-18 A或更低、較佳1×10-21 A或更低、更佳1×10-24 A或更低的電晶體來加以形成的情況中，再新操作間的間隔可為幾十秒至幾十年。
    如以上所描述，使用依據本發明一個實施例的電晶體容許具有高可靠性及低電力消耗的半導體裝置被形成。
    其次，在實施例1所描述之電晶體被應用的半導體裝置中所含括之記憶體晶胞的實例(其與第10A至10C圖中的實例不同)將參照第11A至11C圖加以描述。
    第11A圖為該記憶體晶胞的剖面圖。電晶體3350包括在基板3100之上的基底絕緣膜3382；設置於基底絕緣膜3382之上且包括第一電阻區3384a、第二電阻區3384b、第三電阻區3384c的半導體膜3384；設置於半導體膜3384之上的閘極絕緣膜3386；設置成與第一電阻區3384a重疊而閘極絕緣膜3386位於其間的閘極電極3392；及設置成與閘極電極3392的側表面接觸之側壁絕緣膜3394。半導體膜3384中的電阻之遞減順序如下：第一電阻區3384a、第二電阻區3384b、及第三電阻區3384c。在第一電阻區3384a中，通道在高於或等於電晶體3350的臨限電壓之電壓被施加至閘極電極3392時形成。儘管未示出，與第三電阻區3384c接觸的一對電極可被設置。
    作為電晶體3350，一種藉由使用半導體膜(其不同於氧化物半導體膜且其含有第14族元素，諸如多晶矽膜、單晶矽膜、多晶鍺膜、或單晶鍺膜)所形成的電晶體、或者藉由使用實施例1中描述的氧化物半導體膜所形成的電晶體可被使用。
    進一步而言，層間絕緣膜3396被設置成與電晶體3350接觸。注意到層間絕緣膜3396的表面為電晶體3340形成於其上的表面；因此，層間絕緣膜3396的該表面被盡可能平面化。具體而言，層間絕緣膜3396的表面之Ra較佳為1 nm或更低、較佳為0.3 nm或更低、更加為0.1 nm或更低。
    層間絕緣膜3396可具有單層結構或堆疊層結構，其中與氧化物半導體膜3106接觸的一層較佳為藉由熱處理將氧從其釋出的絕緣膜。
    將電晶體3340設置於層間絕緣膜3396之上。電晶體3340的一對電極3116之一者被電連接至電晶體3350的閘極電極3392。電容器3330包括被含括於電晶體3340中的一對電極3116之一者與層間絕緣膜3328、以及電極3326。儘管並聯的板型電容器被示出於圖式中，堆疊型電容器或溝渠型電容器可替代地被用來增加電容。
    第11B圖為第11A圖中的記憶體晶胞之電路圖。該記憶體晶胞包括電晶體Tr_1、電晶體Tr_2、電容器C、及連接至電容器C、電晶體Tr_1的汲極、與電晶體Tr_2的閘極之浮動閘FG。電晶體Tr_1的閘極被連接至閘極線GL_1。電晶體Tr_1的源極被連接至源極線SL_1。電晶體Tr_2的源極被連接至源極線SL_2。電晶體Tr_2的汲極被連接至汲極線DL_2。電容器C之未連接至浮動閘極FG的電極被連接至電容器線CL。注意到電晶體Tr_1、電晶體Tr_2、及電容器C分別相當於電晶體3340、電晶體3350、及電容器3330。
    此實施例中所描述的記憶體晶胞利用了依據浮動閘極FG的電位之電晶體Tr_2的臨限值變化。例如，第11C圖顯示電容器線CL的電位VCL與流經電晶體Tr_2的汲極電流Ids_2間的關係。
    此處，浮動閘極FG的電位可經由電晶體Tr_1加以調整。例如，源極線SL_1的電位被設定至VDD。在此情況中，當閘極線GL_1的電位被設定至高於或等於藉由添加VDD至電晶體Tr_1的臨限電壓Vth所獲得的電位時，浮動閘極FG的電位可為HIGH。進一步而言，當閘極線GL_1的電位被設定至低於或等於電晶體Tr_1的臨限電壓Vth時，浮動閘極FG的電位可為LOW。
    因此，VCL-Ids_2曲線(FG=LOW)或者VCL-Ids_2曲線(FG=HIGH)可被獲得。那就是，當FG的電位為LOW時，在0 V的VCL時Ids_2很小；因此，資料0被儲存。進一步而言，當FG的電位為HIGH時，在0 V的VCL時Ids_2很大；因此，資料1被儲存。以此方式，資料可被儲存。
    由於此處在電晶體3340被用來作為電晶體Tr_1時可使電晶體Tr_1的斷路狀態電流極小，經由電晶體Tr_1之第11B圖的浮動閘極FG中所累積之電荷的無意洩漏可被抑制。因此，資料可被保持很久。進一步而言，電晶體Tr_1的場效遷移率很高；因此，該記憶體晶胞可高速操作。
    如以上所描述，使用依據本發明一個實施例的電晶體容許了具有高可靠性及低電力消耗且能夠高速操作的半導體裝置被形成。
    此實施例可與任何其他實施例組合。 (實施例4)
    中央處理單元(CPU)可藉由使用實施例1中所描述的電晶體及實施例3中所描述的半導體裝置於該CPU的至少一部份來加以形成。
    第12A圖為示出CPU的特定配置之方塊圖。第12A圖中的CPU包括在基板1190之上的算術邏輯單元(ALU)1191、ALU控制器1192、指令解碼器1193、中斷控制器1194、時序控制器1195、暫存器1196、暫存器控制器1197、匯流排介面(Bus I/F)1198、可重寫ROM1199、及ROM介面(ROM I/F)1189。半導體基板、SOI基板、玻璃基板、或相似者被用來作為基板1190。ROM1199及ROM介面1189可被設置於分開的晶片之上。不需要說第12A圖中所示的CPU為僅僅其中配置被簡化的實例，且實際CPU視應用而具有各種配置。
    經由匯流排介面1198輸入至該CPU的指令被輸入至指令解碼器1193且在該指令解碼器中解碼，且接著被輸入至ALU控制器1192、中斷控制器1194、暫存器控制器1197、及時序控制器1195。
    ALU控制器1192、中斷控制器1194、暫存器控制器1197、及時序控制器1195依據解碼的指令來進行各種控指。具體而言，ALU控制器1192產生用以控制ALU 1191的操作之信號。在CPU執行程式的同時，中斷控制器1194視其優先性或遮罩狀態來處理來自外部輸入/輸出裝置或周邊電路的中斷請求。暫存器控制器1197產生暫存器1196的位址，且視CPU的狀態來從暫存器1196讀取資料/寫入資料至暫存器1196。
    時序控制器1195產生用以控制ALU 1191、ALU控制器1192、指令解碼器1193、中斷控制器1194、及暫存器控制器1197的操作時序之指令。例如，時序控制器1195包括內部時脈產生器(用以根據參考時脈信號CLK1產生內部時脈信號CLK2)，且供應時脈信號CLK2至以上電路。
    在第12A圖所示的CPU中，依據實施例3的半導體裝置被設置於暫存器1196中。
    在第12A圖所示的CPU中，暫存器控制器1197回應於來自ALU 1191的指令而選擇了保持資料於暫存器1196中的操作。那就是，暫存器1196中的半導體裝置決定相反轉元件與電容器中哪一個來保留資料。當由該相反轉元件保持資料被選定時，電源供應電壓被施加至暫存器1196中的半導體裝置。當由該電容器保持資料被選定時，該資料被重寫入該電容器中，且可停止該電源供應電壓被供應至暫存器1196中的半導體記憶體裝置。
    該電源供應可藉由半導體裝置群組與節點(電源供應電位VDD或電源供應電位VSS被供應)間所設置的切換元件加以停止，如第12B圖或第12C圖中所示。第12B及12C圖中所示的電路將被描述於下。
    第12B及12C圖各示出了包括實施例1中所描述之電晶體(其斷路狀態電流顯著很小、其用於控制被供應至半導體裝置的電源供應電位的切換元件)的記憶體電路之配置實例。
    第12B圖中所示的儲存裝置包括切換元件1141以及半導體裝置群組1143(包括複數個半導體裝置1142)。具體而言，作為半導體裝置1142的各者，實施例3中所描述的半導體裝置可被使用。經由切換元件1141將高位準電源供應電位VDD供應給半導體裝置群組1143中所含括的半導體裝置1142各者。進一步而言，將信號IN的電位及低位準電源供應電位VSS供應給半導體裝置群組1143中所含括的半導體裝置1142各者。
    在第12B圖中，作為切換元件1141，實施例1中所描述的電晶體可被使用。該電晶體的切換由輸入至其閘極的信號SigA所控制。
    注意到第12B圖示出其中切換元件1141包括僅僅一個電晶體的配置；然而，本發明的一個實施例不限於此。切換元件1141可包括複數個電晶體。在切換元件1141包括複數個用作切換元件的電晶體的情況中，該複數個電晶體可用並聯、串聯、或並聯連接與串聯連接的組合方式互相連接。
    第12C圖示出儲存裝置(其中經由切換元件1141將低位準電源供應電位VSS供應給半導體裝置群組1143中所含括的半導體裝置1142各者)的實例。將低位準電源供應電位VSS供應至半導體裝置群組1143中所含括的半導體裝置1142各者可由切換元件1141加以控制。
    當切換元件被設置於半導體裝置群組與節點(電源供應電位VDD或電源供應電位VSS被供應)間時，即使在CPU的操作被暫時停止且電源供應電壓的供應被停止時資料可被保持；因此，電力消耗可被減少。例如，在個人電腦的使用者沒有輸入資料至諸如鍵盤的輸入裝置時，CPU的操作可被停止，使得電力消耗可被減少。
    進一步而言，當實施例1中所描述的電晶體及實施例3中所描述的半導體裝置被使用時，CPU可高速操作同時消耗較少電力。
    儘管該CPU在此處被提供作為例子，本發明的一個實施例也可被應用至LSI，諸如數位信號處理器(DSP)、訂製LSI、或場可程式閘極陣列(FPGA)。
    此實施例可用與任何其他實施例適當組合的方式加以實施。 (實施例5)
    在此實施例中，實施例1至4的任一者可被應用之電子裝置的實例將被描述。
    第13A圖示出一種可攜式資訊終端。該可攜式資訊終端包括外殼4300、鈕4301、麥克風4302、顯示部分4303、揚聲器4304、及攝影機4305，且具有行動電話的功能。
    第13B圖示出一種顯示器。該顯示器包括外殼4310及顯示部分4311。
    第13C圖示出一種數位靜態攝影機。該數位靜態攝影機包括外殼4320、鈕4321、麥克風4322、及顯示部分4323。
    藉由使用依據本發明一個實施例的電晶體，具有低電力消耗及良好品質的電子裝置可被獲得。
    此實施例可用與任何其他實施例適當組合的方式加以實施。 [實例1]
    在此時例中，將描述本發明一個實施例被應用的濺鍍設備之沈積室中的壓力及洩漏率。
    該沈積室具有1.40 m3的體積容量且被設有互相並聯的渦輪分子泵與低溫泵。作為輔助泵，粗略真空泵也被設置。
    在釋出該沈積室中的空氣以後，該沈積室藉由使用該渦輪分子泵抽真空6小時。
    當該沈積室中的總壓力到達5×10-4 Pa時，低溫阱被操作。之後，該室的烘烤在400℃實施12小時。
    接著，虛擬膜形成在該沈積室中實施直到膜被沈積至10 μm(直到完整電力消耗到達50 kWh)。注意到該虛擬膜形成在下列條件下加以實施：基板溫度為250℃，沈積壓力為0.3 Pa，沈積功率為9 kW(AC)，沈積氣體為50 sccm的氬及50 sccm的氧，靶材與基板間的距離為150 mm，且沈積率為920 s/film。針對該虛擬膜形成，具有In：Ga：Zn=1：1：1的原子比之In-Ga-Zn-O靶材被使用。
    在從其充分減少雜質的沈積室中，總壓力為2.16×10-5 Pa；具有質荷比(m/z)2的氣體之分壓為8.63×10-6 Pa；具有質荷比(m/z)18的氣體之分壓為8.43×10-6 Pa；具有質荷比(m/z)28的氣體之分壓為1.66×10-5 Pa；具有質荷比(m/z)40(例如，氬原子)的氣體之分壓為3.87×10-7 Pa；且具有質荷比(m/z)44的氣體之分壓為5.33×10-6 Pa。
    第29圖顯示沈積室中的分子之總壓與分壓。白圓圈表示總壓；黑圓圈表示具有質荷比(m/z)2的氣體之分壓；白三角形表示具有質荷比(m/z)18的氣體之分壓；黑三角形表示具有質荷比(m/z)28的氣體之分壓；白四角形表示具有質荷比(m/z)40的氣體之分壓；且黑四角形表示具有質荷比(m/z)44的氣體之分壓。注意到第29圖顯示沈積室中的壓力與抽真空(以真空泵)被停止以後的經過時間之間的關係。該等壓力藉由使用Qulee CGM-051(ULVAC有限公司所製造的一種四極質量分析儀(也稱為Q-mass))加以量測。
    從獲得的壓力所估計之洩漏率如下。沈積室的總洩漏率為9.84×10-6 Pa．m3/s。具有質荷比(m/z)2的氣體之洩漏率為3.24×10-6 Pa．m3/s。具有質荷比(m/z)18的氣體之洩漏率為4.46×10-9 Pa．m3/s。具有質荷比(m/z)28的氣體之洩漏率為7.74×10-6 Pa．m3/s。具有質荷比(m/z)40的氣體之洩漏率為8.72×10-8 Pa．m3/s。具有質荷比(m/z)44的氣體之洩漏率為7.89×10-7 Pa．m3/s。
    該等洩漏率係從沈積室中的壓力與抽真空(以真空泵)被停止以後的經過時間之間的關係加以算出。具體而言，洩漏率藉由下列方式加以獲得：將停止抽真空(以真空泵)以後一分鐘的壓力與停止抽真空(以真空泵)以後15分鐘的壓力間的差除以時間，且將結果乘以沈積室的體積容量。 [實例2]
    在此實例中，加熱的惰性氣體(諸如加熱的稀有氣體)被供應以增加沈積室中的壓力，且在經過某段時間以後，用以抽真空該沈積室的熱處理被實施，以便進一步減少實施例1所描述之濺鍍設備的沈積室中存在的雜質。
    具體而言，在70℃的氬氣被供應至沈積室超過一小時，使得其中的壓力變成20 Pa，且接著藉由真空泵的抽真空被實施10分鐘。此處，此處理被重複10次。
    在從其進一步減少雜質的沈積室中，總壓力為1.34×10-5 Pa；具有質荷比(m/z)2的氣體之分壓為7.58×10-6 Pa；具有質荷比(m/z)18的氣體之分壓為5.79×10-6 Pa；具有質荷比(m/z)28的氣體之分壓為8.40×10-6 Pa；具有質荷比(m/z)40(例如，氬分子)的氣體之分壓為1×10-7 Pa或更低(測量的下限或更低)；且具有質荷比(m/z)44的氣體之分壓為1×10-7 Pa或更低(測量的下限或更低)。
    第37圖顯示沈積室中的壓力與抽真空(以真空泵)被停止以後的經過時間之間的關係。該等壓力藉由使用Qulee CGM-051(ULVAC有限公司所製造的一種四極質量分析儀)加以量測。作為量規頭(gauge head)，M-11(ULVAC有限公司所製造的一種量規頭)被使用。
    從獲得的壓力所估計之洩漏率如下。沈積室的總洩漏率為6.94×10-6 Pa．m3/s。具有質荷比(m/z)2的氣體之洩漏率為3.13×10-6 Pa．m3/s。具有質荷比(m/z)18的氣體之洩漏率為3.20×10-9 Pa．m3/s。具有質荷比(m/z)28的氣體之洩漏率為3.12×10-6 Pa．m3/s。具有質荷比(m/z)40的氣體之洩漏率為7.27×10-8 Pa．m3/s。具有質荷比(m/z)44的氣體之洩漏率為3.20×10-7 Pa．m3/s。
    該等洩漏率係從沈積室中的壓力與抽真空(以真空泵)被停止以後的經過時間之間的關係加以算出。具體而言，洩漏率藉由下列方式加以獲得：將停止抽真空(以真空泵)以後一分鐘的壓力與停止抽真空(以真空泵)以後15分鐘的壓力間的差除以時間，且將結果乘以沈積室的體積容量。
    表1顯示實例1及實例2中壓力間的比較以及洩漏率間的比較。
    如以上所描述，加熱的氬氣被供應以增加沈積室中的壓力，且在經過某段時間以後，用以抽真空該沈積室的熱處理被實施，使得相較於實例1在沈積室中存在的雜質能夠被進一步減少。此結果顯示出雜質的釋出被減少，導致沈積室中的壓力及洩漏率降低。 [實例3]
    在此實例中，對各在實例1描述之濺鍍設備的沈積室中所形成之採樣實施TDS分析、SIMS、及XRD分析。
    該等採樣的各者藉由形成In-Ga-Zn-O膜於厚度100 nm的基板之上來加以獲得。
    用以形成該In-Ga-Zn-O膜的條件如下。
    基板溫度為250℃；沈積壓力為0.3 Pa；沈積功率為9 kW(AC)；沈積氣體為50 sccm的氬及50 sccm的氧；靶材與基板間的距離為150 mm。作為該靶材，具有In：Ga：Zn=1：1：1的原子比之In-Ga-Zn-O靶材被使用。
    首先，TDS分析被進行。
    針對TDS分析，EMD-WA1000S/W(ESCO有限公司所製造的一種熱脫附光譜儀)被使用。
    第32A至32C圖顯示該等採樣的TDS分析結果。此處，第32A圖顯示具有質荷比(m/z)18的氣體之離子強度；第32B圖顯示具有質荷比(m/z)28的氣體之離子強度；且第32C圖顯示具有質荷比(m/z)44的氣體之離子強度。在第32A至32C圖中，實線指出在熱處理未被實施的情況中的離子強度，且虛線指出在膜形成以後熱處理在350℃於氮氣氛圍中實施一小時且接著熱處理在氧化氛圍(含有80 vol.%的氮氣及20 vol.%的氧氣)中實施一小時的情況中的離子強度。
    依據所獲得的離子強度，想必在In-Ga-Zn-O膜中具有質荷比(m/z)18的氣體、具有質荷比(m/z)28的氣體、及具有質荷比(m/z)44的氣體之釋出量係藉由在形成In-Ga-Zn-O膜以後實施熱處理來加以減少。
    其次，SIMS對該等採樣實施。
    針對SIMS，CAMECA，Société par Actions Simplifiée(SAS)所製造的IMS 7fR被使用。
    第33圖顯示氫的SIMS深度數據。
    第34圖顯示碳的SIMS深度數據。
    第35圖顯示氮的SIMS深度數據。
    在第33至35圖中，實線指出在熱處理未被實施的情況中的深度數據，且虛線指出在膜形成以後熱處理在450℃於氮氣氛圍中實施一小時且接著熱處理在氧化氛圍(含有80 vol.%的氮氣及20 vol.%的氧氣)中實施一小時的情況中的深度數據。
    獲得的深度數據表明碳及氮的濃度係藉由在形成In-Ga-Zn-O膜以後實施熱處理來加以降低。
    其次，XRD分析對該等採樣實施。
    該XRD分析藉由使用Bruker AXS所製造的X光繞射儀D8 ADVANCE加以進行，且測量是藉由平面外法加以實施。
    第36圖In-Ga-Zn-O膜的XRD結果。
    在第36圖中，實線指出在熱處理未被實施的情況中的XRD結果，且虛線指出在膜形成以後熱處理在450℃於氮氣氛圍中實施一小時且接著熱處理在氧化氛圍(含有80 vol.%的氮氣及20 vol.%的氧氣)中實施一小時的情況中的XRD結果。
    第36圖顯示出各個採樣具有複數個結晶性峰值且表明該結晶性峰值的強度係藉由在膜形成以後實施熱處理而增加。
    發現到各在該濺鍍設備的沈積室中形成的In-Ga-Zn-O膜(其在實例1中加以描述)具有低雜質濃度且包括結晶區。
    此申請案係根據2011年5月25日向日本專利局所申請的日本專利申請案序號2011-117354以及2011年7月1日向日本專利局所申請的日本專利申請案序號2011-147189，其整個內容以引用方式併入本文中。
    10、10a、10b、10c‧‧‧沈積室
    11‧‧‧基板供應室
    12a、12b‧‧‧負載鎖定室
    13‧‧‧傳送室
    14‧‧‧卡閘埠
    15‧‧‧基板加熱室
    20a、20b‧‧‧沈積室
    22a、22b‧‧‧負載鎖定室
    25‧‧‧基板加熱室
    32‧‧‧靶材
    34‧‧‧靶材支架
    42‧‧‧基板支架
    44‧‧‧基板加熱器
    46‧‧‧擋板軸
    48‧‧‧擋板
    50‧‧‧RF電源
    52‧‧‧匹配盒
    54‧‧‧淨化器
    55‧‧‧質量流控制器
    56‧‧‧氣體供應源
    57‧‧‧氣體加熱系統
    58‧‧‧真空泵
    59‧‧‧真空泵
    68‧‧‧反電極
    100‧‧‧基板
    102‧‧‧基底絕緣膜
    104‧‧‧閘極電極
    106‧‧‧氧化物半導體膜
    112‧‧‧閘極絕緣膜
    116‧‧‧一對電極
    204‧‧‧閘極電極
    206‧‧‧氧化物半導體膜
    212‧‧‧閘極絕緣膜
    216‧‧‧一對電極
    304‧‧‧閘極電極
    306‧‧‧氧化物半導體膜
    312‧‧‧閘極絕緣膜
    316‧‧‧一對電極
    318‧‧‧保護絕緣膜
    406‧‧‧氧化物半導體膜
    416‧‧‧一對電極
    418‧‧‧保護絕緣膜
    502‧‧‧基底絕緣膜
    504‧‧‧閘極電極
    506‧‧‧氧化物半導體膜
    506a‧‧‧高電阻區
    506b‧‧‧低電阻區
    507‧‧‧氧化物半導體膜
    507a‧‧‧高電阻區
    507b‧‧‧低電阻區
    512‧‧‧閘極絕緣膜
    516‧‧‧一對電極
    518‧‧‧保護絕緣膜
    520‧‧‧保護膜
    522‧‧‧佈線
    524‧‧‧側壁絕緣膜
    700‧‧‧基板
    702‧‧‧基底絕緣膜
    704‧‧‧閘極電極
    706‧‧‧氧化物半導體膜
    712‧‧‧閘極絕緣膜
    716‧‧‧一對電極
    718‧‧‧層間絕緣膜
    722‧‧‧佈線
    728‧‧‧保護絕緣膜
    1141‧‧‧切換元件
    1142‧‧‧半導體裝置
    1143‧‧‧半導體裝置群組
    1189‧‧‧ROM介面
    1190‧‧‧基板
    1191‧‧‧算術邏輯單元
    1192‧‧‧ALU控制器
    1193‧‧‧指令解碼器
    1194‧‧‧中斷控制器
    1195‧‧‧時序控制器
    1196‧‧‧暫存器
    1197‧‧‧暫存器控制器
    1198‧‧‧匯流排介面
    1199‧‧‧可重寫ROM
    2200‧‧‧像素
    2210‧‧‧液晶元件
    2220‧‧‧電容器
    2230‧‧‧電晶體
    3340‧‧‧電晶體
    3100‧‧‧基板
    3102‧‧‧基底絕緣膜
    3104‧‧‧閘極電極
    3106‧‧‧氧化物半導體膜
    3106a‧‧‧高電阻區
    3106b‧‧‧低電阻區
    3112‧‧‧閘極絕緣膜
    3116‧‧‧一對電極
    3118‧‧‧層間絕緣膜
    3120‧‧‧保護膜
    3122‧‧‧佈線
    3326‧‧‧電極
    3328‧‧‧層間絕緣膜
    3330‧‧‧電容器
    3350‧‧‧電晶體
    3382‧‧‧基底絕緣膜
    3384‧‧‧半導體膜
    3384a‧‧‧第一電阻區
    3384b‧‧‧第二電阻區
    3384c‧‧‧第三電阻區
    3386‧‧‧閘極絕緣膜
    3392‧‧‧閘極電極
    3394‧‧‧側壁絕緣膜
    3396‧‧‧層間絕緣膜
    4300‧‧‧外殼
    4301‧‧‧鈕
    4302‧‧‧麥克風
    4303‧‧‧顯示部分
    4304‧‧‧揚聲器
    4305‧‧‧攝影機
    4310‧‧‧外殼
    4311‧‧‧顯示部分
    4320‧‧‧外殼
    4321‧‧‧鈕
    4322‧‧‧麥克風
    4323‧‧‧顯示部分
    在隨附的圖式中：第1A及1B圖為示出沈積設備的實例之俯視圖；第2A及2B圖分別示出沈積室及基板加熱室；第3A及3B圖為示出電晶體的實例之俯視圖及剖面圖；第4A及4B圖為示出電晶體的實例之俯視圖及剖面圖；第5A及5B圖為示出電晶體的實例之俯視圖及剖面圖；第6A及6B圖為示出電晶體的實例之俯視圖及剖面圖；第7A至7C圖為示出電晶體的實例之俯視圖及剖面圖；第8A及8B圖為示出電晶體的實例之俯視圖及剖面圖；第9圖為示出顯示裝置的實例之電路圖；第10A圖為示出半導體裝置的實例之剖面圖，第10B圖為電路圖，且第10C圖為顯示電特性的曲線圖；第11A圖為示出半導體裝置的實例之剖面圖，第11B圖為電路圖，且第11C圖為顯示電特性的曲線圖；第12A圖為示出了依據本發明一個實施例的CPU之特定實例的方塊圖，且第12B及12C圖為該CPU的一部份之電路圖；第13A至13C圖為示出了依據本發明一個實施例的電子裝置之實例的透視圖；第14A至14E圖示出了依據本發明一個實施例的氧化物半導體之結晶結構；第15A至15C圖示出了依據本發明一個實施例的氧化物半導體之結晶結構；第16A至16C圖示出了依據本發明一個實施例的氧化物半導體之結晶結構；第17A及17B圖示出了依據本發明實施例的氧化物半導體之結晶結構；第18圖為顯示場效遷移率的Vgs依存性(其藉由計算所獲得)之曲線圖；第19A至19C圖為各顯示Ids及場效遷移率的Vgs依存性(其藉由計算所獲得)之曲線圖；第20A至20C圖為各顯示Ids及場效遷移率的Vgs依存性(其藉由計算所獲得)之曲線圖；第21A至21C圖為各顯示Ids及場效遷移率的Vgs依存性(其藉由計算所獲得)之曲線圖；第22A及22B圖為電晶體的俯視圖及剖面圖；第23A及23B圖為各顯示採樣1及2的電晶體之Vgs-Ids特性及場效遷移率的曲線圖；第24A及24B圖為各顯示採樣1的電晶體之BT測試前與後之間的Vgs-Ids的曲線圖；第25A及25B圖為各顯示採樣2的電晶體之BT測試前與後之間的Vgs-Ids的曲線圖；第26A為顯示採樣2的電晶體之基板溫度與臨限電壓間的關係之曲線圖，第26B圖為顯示採樣2的電晶體之基板溫度與場效遷移率間的關係之曲線圖；第27圖為顯示藉由使用氧化物半導體膜所形成之電晶體的斷路狀態電流之曲線圖；第28圖為顯示氧化物半導體膜的XRD結果之曲線圖；第29圖為顯示沈積室中的壓力與真空泵的操作被停止以後的經過時間之間的關係之曲線圖；第30圖為示出了依據本發明一個實施例的氧化物半導體之結晶結構的圖式；第31A及31B圖為示出了依據本發明一個實施例的氧化物半導體之結晶結構的圖式；第32A至32C圖為各顯示氧化物半導體膜的TDS分析結果之曲線圖；第33圖為顯示氧化物半導體膜的SIMS結果之曲線圖；第34圖為顯示氧化物半導體膜的SIMS結果之曲線圖；第35圖為顯示氧化物半導體膜的SIMS結果之曲線圖；第36圖為顯示氧化物半導體膜的XRD結果之曲線圖；第37圖為顯示沈積室中的壓力與真空泵的操作被停止以後的經過時間之間的關係之曲線圖；第38A至38C圖為各示出氣體加熱系統的連接方法之圖式；第39A至39D圖為示出了依據本發明一個實施例的氧化物半導體之結晶結構的圖式；
    10a、10b、10c‧‧‧沈積室
    11‧‧‧基板供應室
    12a、12b‧‧‧負載鎖定室
    13‧‧‧傳送室
    14‧‧‧卡閘埠
    15‧‧‧基板加熱室
    权利要求:
    Claims (14)
    [1] 一種形成氧化物半導體膜的方法，包含：供應含有一或更多選自由稀有氣體及氧氣所組成之群組的氣體至沈積室中，在該沈積室中以四極質量分析儀所量測之具有質荷比18的氣體、具有質荷比28的氣體、及具有質荷比44的氣體之分壓各為3×10-5 Pa或更低；及藉由濺鍍法在該沈積室中形成氧化物半導體膜。
    [2] 一種形成氧化物半導體膜的方法，包含：供應含有一或更多選自由稀有氣體及氧氣所組成之群組的氣體至沈積室中，在該沈積室中以四極質量分析儀所量測之具有質荷比44的氣體、具有質荷比18的氣體、及具有質荷比28的氣體之洩漏率分別為3×10-6 Pa．m3/s或更低、1×10-7 Pa．m3/s或更低、及1×10-5 Pa．m3/s或更低：及藉由濺鍍法在該沈積室中形成氧化物半導體膜。
    [3] 一種半導體裝置，包含：電晶體，包含：氧化物半導體膜；與該氧化物半導體膜接觸的閘極絕緣膜；及與該氧化物半導體膜重疊而該閘極絕緣膜插置於其間的閘極電極，其中以二次離子質譜分析法所量測之該氧化物半導體膜中的碳濃度係低於5×1019 atoms/cm3。
    [4] 如申請專利範圍第3項之半導體裝置，其中以二次離子質譜分析法所量測之該氧化物半導體膜中的氫濃度係低於5×1019 atoms/cm3。
    [5] 如申請專利範圍第3項之半導體裝置，其中以二次離子質譜分析法所量測之該氧化物半導體膜中的氮濃度係低於5×1019 atoms/cm3。
    [6] 一種製造半導體裝置的方法，包含：形成氧化物半導體膜、相鄰於該氧化物半導體膜的閘極絕緣膜、及與該氧化物半導體膜重疊而該閘極絕緣膜插置於其間的閘極電極，其中該氧化物半導體膜係藉由下列步驟所形成：供應含有一或更多選自由稀有氣體及氧氣所組成之群組的氣體至沈積室中，在該沈積室中以四極質量分析儀所量測之具有質荷比44的氣體之分壓為3×10-5 Pa或更低；及在該沈積室中實施其中電力被施加至靶材的濺鍍法。
    [7] 如申請專利範圍第6項之製造半導體裝置的方法，其中該閘極電極係形成於該氧化物半導體膜之上。
    [8] 如申請專利範圍第6項之製造半導體裝置的方法，其中該氧化物半導體膜係形成於該閘極電極之上。
    [9] 如申請專利範圍第6項之製造半導體裝置的方法，其中在該沈積室中以四極質量分析儀所量測之具有質荷比18的氣體之分壓為3×10-5 Pa或更低。
    [10] 如申請專利範圍第6項之製造半導體裝置的方法，其中在該沈積室中以四極質量分析儀所量測之具有質荷比28的氣體之分壓為3×10-5 Pa或更低。
    [11] 如申請專利範圍第6項之製造半導體裝置的方法，其中在該沈積室中以四極質量分析儀所量測之具有質荷比18的氣體及具有質荷比28的氣體之分壓各為3×10-5 Pa或更低。
    [12] 一種製造半導體裝置的方法，包含：形成電晶體，該電晶體包括氧化物半導體膜、與該氧化物半導體膜接觸的閘極絕緣膜、及與該氧化物半導體膜重疊而該閘極絕緣膜插置於其間的閘極電極，其中該氧化物半導體膜係藉由下列步驟所形成：供應含有一或更多選自由稀有氣體及氧氣所組成之群組的氣體至沈積室中，在該沈積室中以四極質量分析儀所量測之具有質荷比44的氣體之洩漏率為3×10-6 Pa．m3/s或更低；及在該沈積室中實施濺鍍法。
    [13] 如申請專利範圍第12項之製造半導體裝置的方法，其中在該沈積室中以四極質量分析儀所量測之具有質荷比18的氣體之洩漏率為1×10-7 Pa．m3/s或更低。
    [14] 如申請專利範圍第12項之製造半導體裝置的方法，其中在該沈積室中以四極質量分析儀所量測之具有質荷比28的氣體之洩漏率為1×10-5 Pa．m3/s或更低。
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    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    JP2011117354||2011-05-25||
    JP2011147189||2011-07-01||
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