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    • 专利摘要:
    一種操作記憶體胞元的方法，該記憶體胞元包含在基板中隔開以及有一通道區在其間的第一及第二區，配置於該通道區及該第一區上方的一浮動閘極，配置於該通道區以及橫向鄰近於該浮動閘極其中有一部份配置於該浮動閘極上方的一控制閘極，以及配置於該第一區上方以及橫向鄰近於該浮動閘極的一耦合閘極。一種抹除該記憶體胞元的方法，其係包括下列步驟：施加一正電壓至該控制閘極以及一負電壓至該耦合閘極。一種讀取該記憶體胞元的方法，其係包括下列步驟：施加正電壓至該控制閘極、該耦合閘極、以及該第一及該第二區中之一者。
    公开号:TW201310455A
    申请号:TW101116882
    申请日:2012-05-11
    公开日:2013-03-01
    发明作者:Nhan Do；Elizabeth A Cuevas；Yuri Tkachev；Mandana Tadayoni；Mani Henry A Om
    申请人:Silicon Storage Tech Inc；
    IPC主号:G11C16-00
    专利说明:
    用於操作具有耦合閘極之分離閘極快閃記憶體胞元之方法 相關申請案之交互參照
    本申請案主張申請於2011年5月13日之美國臨時申請案第61/485,805號的權益，其全部內容併入本文作為參考資料。 發明領域
    本發明係有關於一種分離閘極快閃記憶體胞元，且更特別的是有關於一種操作具有耦合閘極之分離閘極快閃記憶體胞元的方法以增強讀取及抹除的操作。 發明背景
    分離閘極快閃記憶體胞元為本技藝所習知。習知實施例中之一種揭示於美國專利第5,029,130號，其全部內容併入本文作為參考資料。
    如美國專利第5,029,130號的第1圖所示，分離閘極快閃記憶體胞元10包含有第一導電型(例如，P型)的半導體基板12。有第二導電型(例如，N型)的第一區14係沿著基板12的表面。與第一區14隔開的是也為第二導電型N的第二區16。在第一區14、第二區16之間的是通道區18。浮動閘極22位於通道區18之一部份上方以及第一區14上方以及電容耦合至第一區14。控制閘極29有兩個部份：第一部份30橫向鄰近於浮動閘極22以及配置於通道區18的另一部份上方，以及與第二區16些微或不重疊。控制閘極29的第二部份28連接至第一部份30以及配置於浮動閘極22上方(只在浮動閘極22上方延伸一部份以減少其間的電容耦合，亦即，其間只有弱電容耦合)。
    在讀取操作期間，施加零或幾乎為零的電壓至第二區16，以及施加第一正電壓至第一區14。第二正電壓施加至控制閘極29而打開通道區18在控制閘極29之下的部份。在浮動閘極被程式化的情形下，亦即，已存有電子電荷，則控制閘極29的正電壓與第一區14的正電壓不足以打開通道區18在浮動閘極22之下的部份。通過通道區的低或零電流被當成第一狀態(例如，1)。不過，如果浮動閘極22未被程式化(亦即，沒有儲存的電子電荷)，則控制閘極29的正電壓與第一區14的正電壓足以造成浮動閘極22電容耦合至更多正電壓，這會打開通道區18在浮動閘極22之下的部份，從而打開整個通道區18。通過通道區的電流被當成第二狀態(例如，0)。不過，隨著胞元大小縮小，以及尺寸減少，以及壓低電壓，在抹除時變得越來越難以打開浮動閘極22。在程式抹除循環後，被抹除胞元的浮動閘極22的電位變得更低，因為電子電荷陷在穿隧氧化物(其係分離浮動閘極22與控制閘極29)中從而有穿隧效率對應地降低。因此，亟須在讀取操作期間可輔助的附加閘極，以及與上述胞元相容的方法。
    美國專利第6,855,980號及第7,315,056號各自揭示一種快閃記憶體胞元，其係具有浮動閘極、在浮動閘極之一側的控制閘極、以及在第一區上方於浮動閘極之另一側的輔助閘極。不過，這兩個專利(其全部內容併入本文作為參考資料)並未揭示利用該胞元以增強讀取及抹除操作的方法。
    因此，本發明之一目標是要提供一種在讀取及抹除操作期間操作胞元的方法。 發明概要
    在本發明，提供一種操作快閃記憶體胞元的方法，該快閃記憶體胞元有第一導電型的基板，在該基板表面上有第二導電型的第一區。第二導電型的第二區用在其間的一通道區與該第一區隔開。浮動閘極配置於該通道區之第一部份上方，以及於該第一區之一部份上方以及與其電容耦合。控制閘極在該浮動閘極之一側。該控制閘極有兩個部份：第一部份係配置於該通道區之第二部份上方以及與該第二區有些微或沒有重疊以及橫向鄰近於該浮動閘極，以及第二部份配置於該浮動閘極上方(最好只在該浮動閘極上部份延伸使得其間有最小電容耦合)。耦合閘極橫向鄰近於該浮動閘極的另一側以及在該第一區上方，以及電容耦合至該浮動閘極。在本發明的方法中，係藉由施加第一正電壓至該控制閘極與該耦合閘極同時在該第一區與該第二區之間施加一電壓差來實現讀取操作。在該浮動閘極未被程式化的情形下，該第一正電壓造成在該浮動閘極下的該通道區被打開，然而如果該浮動閘極被程式化，該第一正電壓不足以造成該通道區在該浮動閘極之下的部份被打開。在抹除操作時，該第一及該第二區供給接地電壓同時施加一負電壓至該耦合閘極，以及施加第二正電壓至該控制閘極。由於施加一負電壓至該耦合閘極，以及在該耦合閘極與鄰近浮動閘極之間有強電容耦合，該第二正電壓可比在沒有負電壓施加至該耦合閘極時的還低。最後，在程式化的方法中，施加第三正電壓至該第一區，同時施加接地或低正電壓(小於Vcc)至該第二區。施加一電壓至該控制閘極足以打開在該控制閘極下的該通道區。然後，電子由該第二區加速至該第一區，以及在接近該浮動閘極的接面時突然注入到該浮動閘極上。 圖式簡單說明
    第1圖的橫截面示意圖示可用於本發明方法的快閃記憶體胞元。 較佳實施例之詳細說明
    請參考第1圖，其係示意圖示可用於本發明方法的快閃記憶體胞元50。由於快閃記憶體胞元50與揭示於美國專利第5,029,130號的快閃胞元10類似，因此類似的部件用相同的元件符號表示。胞元50形成於第一導電型(例如，P型)的基板12中。基板12有一表面。在該表面上有第二導電型(例如，N型)的第一區14。第二導電型N的第二區16也在基板12的表面上以及與第一區14隔開。通道區18在第一區14與第二區16之間。浮動閘極22配置於通道區18之第一部份及第一區14之一部份的上方以及與其絕緣和與其電容耦合。控制閘極或字元線(WL)29鄰近於浮動閘極22的一側以及與其絕緣。控制閘極29有兩個部份：第一部份30與第二部份28。控制閘極第一部份30橫向鄰近於浮動閘極22，以及也在上方與通道區18的第二部份絕緣，以及與第二區16些微或不重疊。控制閘極第二部份28配置於浮動閘極22之一部份上方以及與浮動閘極22有最小電容耦合，因為浮動閘極22有相對小的部份與控制閘極第二部份28垂直重疊。最後，耦合閘極CG 40橫向鄰近於浮動閘極22的另一側以及與浮動閘極22絕緣。耦合閘極40也配置於第一區14上方以及與其絕緣。
    在操作胞元50時，可施加以下電壓。對於讀取操作：
    反之，施加至第二區16的正電壓可施加至第一區14。
    以下為抹除操作可施加的電壓。

    以下為程式化操作(programming operation)可施加的電壓。

    由以下說明可明白本發明方法的優點。
    首先，在讀取操作期間，由於在耦合閘極40與浮動閘極22之間有增加的電容耦合，因此更大地保證可得到讀取準確度及提高訊雜比。第二，在抹除操作期間，由於在耦合閘極40與浮動閘極22之間有增加的電容耦合，可使在浮動閘極22與控制閘極29之間的穿隧層更薄些。這可改善捕集(trap up)從而改善耐久性。
    應瞭解，本發明不受限於上述及圖示於本文的具體實施例，反而涵蓋落在隨附申請專利範圍之範疇內的任何及所有變體。例如，本發明的參考文獻並非旨在限制任何申請專利範圍或申請項的範疇，反而只是提及可被該等申請專利範圍中之一或更多涵蓋的一或更多特徵。
    應注意，如本文所使用的，術語”上方”與”上”兩者都涵蓋”直接在...之上”(中間沒有材料、元件或空間)和”間接在...之上”(中間有材料、元件或空間)。同樣，術語”毗鄰”涵蓋”直接相毗鄰”(中間沒有材料、元件或空間)和”間接毗鄰”(中間有材料、元件或空間)，“安裝至”包含“直接安裝至”(中間沒有材料、元件或空間)和“間接安裝至”(中間有材料、元件或空間)，以及“電氣耦合”包含“直接電氣耦合至”(中間沒有與該等元件電氣連接的材料、元件或空間)和“間接電氣耦合至”(中間有與該等元件電氣連接的材料、元件或空間)。例如，形成元件於“基板上方”可包含直接形成元件於基板上而其間沒有中間材料/元件，以及間接形成元件於基板上而其間有一或更多中間材料/元件。
    10‧‧‧分離閘極快閃記憶體胞元
    12‧‧‧半導體基板
    14‧‧‧第一區
    16‧‧‧第二區
    18‧‧‧通道區
    22‧‧‧浮動閘極
    28‧‧‧第二部份
    29‧‧‧控制閘極
    30‧‧‧第一部份
    40‧‧‧耦合閘極
    50‧‧‧快閃記憶體胞元
    CG‧‧‧耦合閘極
    WL‧‧‧字元線
    第1圖的橫截面示意圖示可用於本發明方法的快閃記憶體胞元。
    14‧‧‧第一區
    16‧‧‧第二區
    18‧‧‧通道區
    22‧‧‧浮動閘極
    28‧‧‧第二部份
    29‧‧‧控制閘極
    30‧‧‧第一部份
    40‧‧‧耦合閘極
    50‧‧‧快閃記憶體胞元
    CG‧‧‧耦合閘極
    WL‧‧‧字元線
    权利要求:
    Claims (6)
    [1] 一種抹除記憶體胞元的方法，該記憶體胞元包含一第一導電型的一基板，在該基板中隔開以及在該基板中定義一通道區於其間屬第二導電型的第一及第二區，配置於該通道區之第一部份及該第一區上方及與其絕緣的一浮動閘極，有第一及第二部份的一控制閘極，其中該控制閘極第一部份係配置於該通道區之一第二部份上方及與其絕緣以及經配置成橫向鄰近於該浮動閘極及與其絕緣，其中該控制閘極第二部份係配置於該浮動閘極上方及與其絕緣，以及配置於該第一區上方及與其絕緣以及橫向鄰近於該浮動閘極及與其絕緣的一耦合閘極，該方法包含下列步驟：施加一正電壓至該控制閘極；以及施加一負電壓至該耦合閘極。
    [2] 如申請專利範圍第1項之方法，其更包含下列步驟：施加一接地電壓至該等第一及該第二區。
    [3] 如申請專利範圍第1項之方法，其中施加至該控制閘極的正電壓小於10伏特。
    [4] 一種讀取記憶體胞元的方法，該記憶體胞元包含一第一導電型的一基板，在該基板中隔開以及在該基板中定義一通道區於其間屬第二導電型的第一及第二區，配置於該通道區之第一部份及該第一區上方及與其絕緣的一浮動閘極，有第一及第二部份的一控制閘極，其中該控制閘極第一部份係配置於該通道區之一第二部份上方及與其絕緣以及經配置成橫向鄰近於該浮動閘極及與其絕緣，其中該控制閘極第二部份係配置於該浮動閘極上方及與其絕緣，以及配置於該第一區上方及與其絕緣以及橫向鄰近於該浮動閘極及與其絕緣的一耦合閘極，該方法包含下列步驟：施加一正電壓至該控制閘極；施加一正電壓至該耦合閘極；以及施加一正電壓至該第一及該第二區中之一者。
    [5] 如申請專利範圍第4項之方法，其中施加至該控制閘極的正電壓等於施加至該耦合閘極的正電壓。
    [6] 如申請專利範圍第4項之方法，其更包含下列步驟：施加一接地電壓至該等第一及該第二區中之另一者。
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    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
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    US13/463,558|US8711636B2|2011-05-13|2012-05-03|Method of operating a split gate flash memory cell with coupling gate|
    PCT/US2012/036452|WO2012158366A1|2011-05-13|2012-05-04|A method of operating a split gate flash memory cell with coupling gate|
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