• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    一低電壓調節器之一共同端(接地)連接至一積體電路裝置之一虛擬共同端(接地)，該虛擬共同端(接地)亦連接至電晶體源極但與連接至該積體電路裝置之基板的一真實接地隔離。當被逆偏壓而足以在一給定製程技術中將漏電流降低至一可接受位準時，來自低電壓調節器之經調節輸出電壓與虛擬接地電壓上升相同程度。因此，該低電壓調節器之輸出將在一功率節約逆偏壓條件期間維持用於邏輯之一正常操作電壓。
    公开号:TW201310187A
    申请号:TW101108190
    申请日:2012-03-09
    公开日:2013-03-01
    发明作者:James Muha；Tim Wilson；Dc Sessions；Yong Yuenyongsgool
    申请人:Microchip Tech Inc；
    IPC主号:G11C5-00
    专利说明:
    使用低電壓調節器以供應功率至源極偏壓功率域
    本發明係關於電壓調節器，且更特定言之係關於使用低電壓調節器來顯著地降低積體電路裝置之源極偏壓功率域中的待用、睡眠模式電流汲取。
    本申請案主張James Muha、Tim Wilson、DC Sessions及Yong Yuenyongsgool之在2011年3月10日申請的題為「Using Ultra-Low Power Voltage Regulator to Supply Power to a Source-Biased Power Domain」的共同擁有之美國臨時專利申請案第61/451,202號的優先權；該案為所有目的特此以引用的方式併入本文中。
    積體電路裝置可藉由將Vss電力軌電壓升高到高於積體電路基板之主體(例如，井、桶(tub)或基板)電壓(有時稱為「虛擬接地」)而以電力方式更改其NMOS電晶體的臨限電壓。此技術通常用以降低積體電路裝置之歸因於次臨限洩漏的功率消耗。一般而言，積體電路裝置將具有兩個或兩個以上獨立電壓域以為各別核心邏輯電路(其間具有信號路徑)服務；此等電壓域中之一些可對虛擬接地起作用且其他電壓域可對真實接地起作用。
    單獨之電壓供應器可用以在多井CMOS技術中連接至N-MOS及P-MOS主體區域。此等電壓關於主電源及接地供應器之修改被稱為井偏壓。此等供應器可經調變以提供逆偏壓電壓，該逆偏壓電壓引起MOS裝置臨限電壓Vth之增大，藉此減少次臨限洩漏。逆偏壓分接頭單元具有基本功能以提供對井及/或基板之存取，而獨立於其中之源極相連的電晶體。逆偏壓分接頭單元為始終接通單元之井提供電力，同時電力經閘控以用於保持正反器狀態，對具有緩衝器之閘及始終接通緩衝器供電。逆偏壓分接頭單元亦提供井存取，使得逆偏壓可用於洩漏最佳化。
    大量地降低在睡眠狀態中之積體電路裝置之電流的一種方式係將藉由標準單元所使用之接地軌電壓升高到高於基板電壓，通常稱為逆偏壓。此降低漏電流。降低睡眠狀態中之電流的另一方式係利用低電壓調節器，此係因為被鬆散調節之較低電壓足以維持邏輯單元狀態。此不僅降低電壓調節器的偏壓電流而且降低支援性巨型單元(類似能帶隙電壓參考)的偏壓電流。前述兩種技術不可組合，此係因為在標準單元係處於逆偏壓狀態中時，低電壓調節器不提供足夠高的電壓來維持足夠的雜訊餘量。必須將正常電壓調節器用以維持足夠的雜訊餘量。
    實施源極逆偏壓之一個問題在於跨越偏壓電路之有效電壓歸因於接地(共同源)電壓上升而減小，此又降低偏壓電路的可靠性。舉例而言，在180奈米技術中之源極偏壓功率域中，使接地軌(稱為虛擬接地)上升至大約0.6伏特，因此有必要供應1.8伏特至電力軌以允許1.2伏特的雜訊餘量。當前，彼情況要求主要電壓調節器在操作中，此係因為180奈米技術中之低電壓調節器的輸出電壓(例如)僅為1.2伏特，從而留下不足的僅0.6伏特的雜訊餘量。
    因此，將需要使源極逆偏壓電路在藉由低電壓調節器供電時保持與此等電路未被逆偏壓時相同的用於雜訊餘量之有效電壓。
    根據一實施例，一種耦接至具備源極逆偏壓功能之功率域的低電壓調節器可包含：一低電壓調節器，其一共同端耦接至一積體電路晶粒中之能夠逆偏壓之至少一功率域的一虛擬接地，一輸入端耦接至一供應電壓，及一輸出端耦接至該至少一功率域中之電晶體且供應一經調節電壓至該等電晶體；及一真實接地，其耦接至該積體電路晶粒之一基板，其中在該虛擬接地被相對於該真實接地逆偏壓而足以在一給定製程技術中將漏電流降低至一可接受位準時，該低電壓調節器之輸出電壓隨著虛擬接地電壓上升，以便在該至少一功率域之逆偏壓期間維持施加至該至少一功率域中之該等電晶體的電壓實質上相同。
    根據另一實施例，來自該低電壓調節器之該經調節電壓大致為用於邏輯之正常操作電壓減去在該虛擬接地處的足以在該給定製程技術中將該漏電流降低至該可接受位準的一偏差電壓。根據另一實施例，針對180奈米製程技術，來自該低電壓調節器之該經調節電壓大約為1.2伏特。根據另一實施例，該至少一功率域係以相對於該真實接地的足以在該給定製程技術中將漏電流降低至一可接受位準的一接地偏差電壓予以逆偏壓。
    根據另一實施例，針對180奈米製程技術，該接地偏差電壓約為0.6伏特。根據另一實施例，該真實接地係處於實質上零(0)伏特。根據另一實施例，該低電壓調節器之偏壓電流約為100毫微安，其針對180奈米製程技術為典型的。根據另一實施例，該基板為以電洞作為主要載流子之p型基板。根據另一實施例，該虛擬接地耦接至在該p型基板中所製造之N-MOS電晶體的源極。根據另一實施例，該低電壓調節器係用以在該至少一功率域之逆偏壓期間對該至少一功率域供電。
    根據另一實施例，一種用於藉由一低電壓調節器對一具備源極逆偏壓功能之功率域供電的方法可包含以下步驟：提供一低電壓調節器，其一共同端耦接至一積體電路晶粒中之能夠被逆偏壓之至少一功率域的一虛擬接地，一輸入端耦接至一供應電壓，及一輸出端耦接至該至少一功率域中之電晶體且供應一經調節電壓至該等電晶體；將一真實接地耦接至該積體電路晶粒之一基板；及使該虛擬接地相對於該真實接地逆偏壓而足以在一給定製程技術中將漏電流降低至一可接受位準，其中該低電壓調節器之輸出電壓隨著虛擬接地電壓上升，以便在該至少一功率域之逆偏壓的該步驟期間維持施加至該至少一功率域中之該等電晶體的電壓實質上相同。
    根據該方法之另一實施例，來自該低電壓調節器之該經調節電壓大致為用於邏輯之正常操作電壓減去在該虛擬接地處的足以在該給定製程技術中將該漏電流降低至該可接受位準的一偏差電壓。根據該方法之另一實施例，在逆偏壓該虛擬接地電壓之步驟期間，存在足以在該給定製程技術中將漏電流降低至一可接受位準的一接地偏差電壓。根據該方法之另一實施例，該真實接地係處於實質上零(0)伏特。
    根據該方法之另一實施例，該低電壓調節器之偏壓電流約為100毫微安，其針對180奈米製程技術為典型的。根據該方法之另一實施例，該基板為以電洞作為主要載流子之p型基板。根據該方法之另一實施例，該虛擬接地包含將在該p型基板中所製造之N-MOS電晶體的源極耦接至該虛擬接地之步驟。根據該方法之另一實施例，在該至少一功率域之逆偏壓期間對該至少一功率域供電的步驟係藉由該低電壓調節器進行。
    儘管本發明易受各種修改及替代形式影響，但其特定實例實施例已在圖式中展示且在本文中詳細描述。然而，應理解，本文中對特定實例實施例的描述不欲將本發明限於本文所揭示之特定形式，而相反，本發明係涵蓋如由所附申請專利範圍界定之所有修改及等效物。
    藉由參看結合隨附圖式所考慮之以下描述，可獲取本發明之更完全的理解。
    若低電壓調節器之共同端(接地)連接至積體電路晶粒之虛擬接地，則來自低電壓調節器之經調節輸出電壓與經逆偏壓之虛擬接地電壓上升大約相同的量。因此，低電壓調節器之輸出將大致為用於邏輯之正常操作電壓減去接地偏差電壓。舉例而言，在180奈米製程技術中，此電壓位準大約為1.8伏特，其比0.6伏特的虛擬接地高出約1.2伏特。
    由於主要電壓調節器之偏壓電流係在1至2微安範圍內，而針對典型的180奈米製程技術，低電壓調節器之偏壓電流可為100毫微安。因此，可藉由以下操作來實現大量功率節約而不犧牲用於標準單元的足夠之雜訊餘量：用低電壓調節器替換主要電壓調節器；修改積體電路設計，使得先前連接至真實接地之電晶體現在連接至虛擬接地，且將基板分接頭連接至真實接地。可藉此在睡眠或深睡眠狀態中消除若干微安之電流，同時維持足夠的雜訊餘量。另外，可消除能帶隙電壓參考之偏壓電流，藉此又節約若干微安。
    現參看圖式，示意性地說明特定實例實施例之細節。圖式中之相似元件將藉由相似數字來表示，且類似元件將藉由具有不同小寫字母字尾的相似數字來表示。
    參看圖1，描繪根據本發明之特定實例實施例的積體電路裝置之一部分的示意性正視圖，其展示單獨之基板及用以源極逆偏壓積體電路裝置中之電晶體的源共同(接地)連接。積體電路晶粒可包含p型基板102，p型基板102具有形成於其中之N-MOS及P-MOS電晶體。典型的N-MOS電晶體包含n+源極106、閘極108及n+汲極110。典型的P-MOS電晶體包含p+汲極112、閘極114及p+源極116。P-MOS電晶體係製造於形成於p型基板102中之n型井120中。n+分接頭122係形成於n型井120中，且藉由金屬連接118耦接至VDD及p+源極116。與N-MOS電晶體之n+源極106分離的p+分接頭104將p型基板102耦接至真實接地128 TGND連接，且n+源極106因此獨立地連接至虛擬接地130 VGND連接。為了說明清楚性，未展示絕緣氧化物。
    參看圖2，描繪標準電壓調節器之大幅簡化示意圖。標準(主要)電壓調節器232具有連接至同一真實接地TGND連接128的共同軌，其亦耦接至p+(基板)連接線104。調節器232之經調節輸出電壓必須為給定製程技術中(例如，180奈米製程技術中)的用於邏輯之正常操作電壓，此電壓位準大約為1.8伏特以維持已被源極逆偏壓以降低其中之電流的邏輯電路。電壓調節器232自己的操作使用大電流，由此限制電池壽命。
    參看圖3，描繪低電壓調節器之大幅簡化示意圖。低電壓調節器334具有連接至同一真實接地TGND連接128的共同軌，其亦耦接至p+(基板)連接線104。低電壓調節器334僅具有不足以維持已被源極逆偏壓以降低其中之電流的邏輯電路之輸出電壓。
    參看圖4，描繪根據本發明之特定實例實施例所修改之低電壓調節器的大幅簡化示意圖。低電壓調節器436具有連接至虛擬接地VGND連接130之共同軌，其僅耦接至n+源極106。低電壓調節器436具有實質上為用於邏輯之正常操作電壓減去接地偏差電壓的輸出電壓(例如，針對180奈米製程技術為1.2伏特)。由於低電壓調節器436之輸出電壓參考虛擬接地VGND連接130而非真實接地TGND連接128，因此低電壓調節器436可參考n+源極106維持一輸出電壓，該輸出電壓實質上提供參考真實接地TGND之正常操作電壓，藉此維持已被源極逆偏壓以降低其中之電流的邏輯電路。
    參看圖5，描繪根據本發明之教示的用於源極偏壓功率域之低電壓調節器的示意圖。存在至電壓調節器之兩個GND輸入端：稱為TGND之「真實接地」及稱為VGND之「虛擬接地」。TGND連接128僅連接至基板連接線以將基板保持為儘可能接近零(0)伏特。VGND連接130連接至各種電晶體汲極、閘極或源極，如由電壓調節器設計所指示，其設計並未涵蓋於本文中。輸出電壓VOUT係相對於VGND的，此係因為調節器436之電路僅連接至VGND而非TGND。因此，隨著VGND上升到高於零(0)伏特，輸出電壓VOUT將類似地上升。
    參看圖6，描繪根據本發明之特定實例實施例的包含可切換主要電壓調節器及低電壓調節器之整合式電壓調節器的示意性方塊圖。整合式電壓調節器640可包含先前在上文中所述之主要電壓調節器232及低電壓調節器436，及電壓導引開關642及644(例如，場效電晶體(FET)開關)。直流電壓(功率)源646(例如，3伏特供應器、電池等)耦接至電壓導引開關642，且在分別處於正常操作或低功率逆偏壓待用中時向主要電壓調節器232抑或低電壓調節器436供電。當分別處於正常操作或低功率逆偏壓待用中時，另一電壓導引開關644將主要電壓調節器232抑或低電壓調節器436耦接至用於積體電路電晶體之VDD。預期且在本發明之範疇內，主要電壓調節器232、低電壓調節器436以及電壓導引開關642及644可為分離的或整合至整合式電壓調節器640中。
    儘管已藉由參考本發明之實例實施例描繪、描述且定義本發明之實施例，但此等參考並不暗示對本發明之限制，且不應推導出此限制。所揭示之標的物能夠在形式及功能上具有相當大的修改、更改及等效物，如一般熟習相關技術並獲益於本發明者將想到。本發明之所描繪且描述之實施例僅為實例，且並未詳盡列舉本發明之範疇。
    102‧‧‧p型基板
    104‧‧‧p+分接頭/p+(基板)連接線
    106‧‧‧n+源極
    108‧‧‧閘極
    110‧‧‧n+汲極
    112‧‧‧p+汲極
    114‧‧‧閘極
    116‧‧‧p+源極
    118‧‧‧金屬連接
    120‧‧‧n型井
    122‧‧‧n+分接頭
    128‧‧‧真實接地/真實接地TGND連接
    130‧‧‧虛擬接地/虛擬接地VGND連接
    232‧‧‧標準(主要)電壓調節器
    334‧‧‧低電壓調節器
    436‧‧‧低電壓調節器
    640‧‧‧整合式電壓調節器
    642‧‧‧電壓導引開關
    644‧‧‧電壓導引開關
    646‧‧‧直流電壓(功率)源
    VOUT‧‧‧輸出電壓
    圖1說明根據本發明之特定實例實施例的積體電路裝置之一部分的示意性正視圖，其展示單獨之基板及用以源極逆偏壓積體電路裝置中之電晶體的源共同(接地)連接；圖2說明標準電壓調節器之大幅簡化示意圖；圖3說明低電壓調節器之大幅簡化示意圖；圖4說明根據本發明之特定實例實施例所修改之低電壓調節器的大幅簡化示意圖；圖5說明根據本發明之特定實例實施例的用於源極偏壓功率域之低電壓調節器的示意圖；及圖6說明根據本發明之特定實例實施例的包含可切換主要電壓調節器及低電壓調節器之整合式電壓調節器的示意性方塊圖。
    102‧‧‧p型基板
    104‧‧‧p+分接頭/p+(基板)連接線
    106‧‧‧n+源極
    108‧‧‧閘極
    110‧‧‧n+汲極
    112‧‧‧p+汲極
    114‧‧‧閘極
    116‧‧‧p+源極
    118‧‧‧金屬連接
    120‧‧‧n型井
    122‧‧‧n+分接頭
    128‧‧‧真實接地/真實接地TGND連接
    130‧‧‧虛擬接地/虛擬接地VGND連接
    权利要求:
    Claims (18)
    [1] 一種耦接至具備源極逆偏壓功能之功率域的低電壓調節器，其包含：一低電壓調節器，其一共同端耦接至一積體電路晶粒中之能夠被逆偏壓之至少一功率域的一虛擬接地，一輸入端耦接至一供應電壓，及一輸出端耦接至該至少一功率域中之電晶體且供應一經調節電壓至該等電晶體；及一真實接地，其耦接至該積體電路晶粒之一基板，其中當該虛擬接地被相對於該真實接地逆偏壓而足以在一給定製程技術中將漏電流降低至一可接受位準時，該低電壓調節器之輸出電壓隨著虛擬接地電壓上升，以便在該至少一功率域之逆偏壓期間維持施加至該至少一功率域中之該等電晶體的電壓實質上相同。
    [2] 如請求項1之低電壓調節器，其中來自該低電壓調節器之該經調節電壓大致為用於邏輯之正常操作電壓減去在該虛擬接地處的足以在該給定製程技術中將該漏電流降低至該可接受位準的一偏差電壓。
    [3] 如請求項2之低電壓調節器，其中針對180奈米製程技術，來自該低電壓調節器之該經調節電壓大約為1.2伏特。
    [4] 如請求項1之低電壓調節器，其中該至少一功率域係以相對於該真實接地的足以在該給定製程技術中將漏電流降低至一可接受位準的一接地偏差電壓予以逆偏壓。
    [5] 如請求項4之低電壓調節器，其中針對180奈米製程技術，該接地偏差電壓約為0.6伏特。
    [6] 如請求項1之低電壓調節器，其中該真實接地係處於實質上零(0)伏特。
    [7] 如請求項1之低電壓調節器，其中該低電壓調節器之偏壓電流約為100毫微安，其針對180奈米製程技術為典型的。
    [8] 如請求項7之低電壓調節器，其中該基板為一以電洞作為主要載流子之p型基板。
    [9] 如請求項8之低電壓調節器，其中該虛擬接地耦接至在該p型基板中所製造之N-MOS電晶體的源極。
    [10] 如請求項1之低電壓調節器，其中該低電壓調節器係用以在該至少一功率域之逆偏壓期間對該至少一功率域供電。
    [11] 一種用於藉由一低電壓調節器對一具備源極逆偏壓功能之功率域供電的方法，該方法包含以下步驟：提供一低電壓調節器，其一共同端耦接至一積體電路晶粒中之能夠被逆偏壓之至少一功率域的一虛擬接地，一輸入端耦接至一供應電壓，及一輸出端耦接至該至少一功率域中之電晶體且供應一經調節電壓至該等電晶體；將一真實接地耦接至該積體電路晶粒之一基板；及使該虛擬接地相對於該真實接地逆偏壓而足以在一給定製程技術中將漏電流降低至一可接受位準，其中該低電壓調節器之輸出電壓隨著虛擬接地電壓上升，以便在該至少一功率域之逆偏壓的該步驟期間維持施加至該至少一功率域中之該等電晶體的電壓實質上相同。
    [12] 如請求項11之方法，其中來自該低電壓調節器之該經調節電壓大致為用於邏輯之正常操作電壓減去在該虛擬接地處的足以在該給定製程技術中將該漏電流降低至該可接受位準的一偏差電壓。
    [13] 如請求項11之方法，其中在逆偏壓之該步驟期間，該虛擬接地電壓為足以在該給定製程技術中將漏電流降低至一可接受位準的一接地偏差電壓。
    [14] 如請求項11之方法，其中該真實接地係處於實質上零(0)伏特。
    [15] 如請求項11之方法，其中該低電壓調節器之偏壓電流約為100毫微安，其針對180奈米製程技術為典型的。
    [16] 如請求項11之方法，其中該基板為一以電洞作為主要載流子之p型基板。
    [17] 如請求項11之方法，其中該虛擬接地包含將在該p型基板中所製造之N-MOS電晶體的源極耦接至該虛擬接地之步驟。
    [18] 如請求項11之方法，其進一步包含藉由該低電壓調節器在該至少一功率域之逆偏壓期間對該至少一功率域供電的步驟。
    类似技术:
    公开号 | 公开日 | 专利标题
    KR100479150B1|2005-03-25|고급 ｃｍｏｓ 공정과 함께 사용하는 저 누설전력 집적 회로
    US20070121358A1|2007-05-31|Semiconductor integrated circuit
    US20070075743A1|2007-04-05|Semiconductor integrated circuit having current leakage reduction scheme
    JP2003168735A|2003-06-13|半導体集積回路装置
    US9768768B2|2017-09-19|Failsafe interface circuit and related method
    US7098694B2|2006-08-29|Overvoltage tolerant input buffer
    US20120326694A1|2012-12-27|Data retention secondary voltage regulator
    US6774675B1|2004-08-10|Bus hold circuit with power-down and over-voltage tolerance
    US20060152255A1|2006-07-13|Gate oxide protected I/O circuit
    US7342439B2|2008-03-11|Current bias circuit and current bias start-up circuit thereof
    JP4737646B2|2011-08-03|半導体集積回路装置
    TWI556079B|2016-11-01|包含低電壓調節器之積體電路裝置及藉由低電壓調節器對積體電路裝置供電的方法
    US6956398B1|2005-10-18|Leakage current reduction method
    US7965481B2|2011-06-21|High voltage tolerance circuit
    JP4580202B2|2010-11-10|半導体装置の電圧供給回路
    US8111561B2|2012-02-07|Bulk bias voltage generating device and semiconductor memory apparatus including the same
    US10541676B2|2020-01-21|Symmetrical dual voltage level input-output circuitry
    TWI425768B|2014-02-01|可避免輸出電壓產生壓降之高壓選擇電路
    US7345524B2|2008-03-18|Integrated circuit with low power consumption and high operation speed
    JP5116127B2|2013-01-09|半導体装置
    US20090002061A1|2009-01-01|Bias supply, start-up circuit, and start-up method for bias circuit
    US7259590B1|2007-08-21|Driver for multi-voltage island/core architecture
    US20160071849A1|2016-03-10|Mode-Variant Adaptive Body Bias Scheme For Low-Power Semiconductors
    JP3559750B2|2004-09-02|Ｃｍｏｓインバータ回路
    KR20070074326A|2007-07-12|노이즈 조절 회로 및 이를 이용한 반도체 소자
    同族专利:
    公开号 | 公开日
    KR20140016916A|2014-02-10|
    CN103415886B|2017-07-28|
    WO2012122221A2|2012-09-13|
    TWI556079B|2016-11-01|
    EP2684191A2|2014-01-15|
    CN103415886A|2013-11-27|
    EP2684191B1|2019-12-04|
    US20120229112A1|2012-09-13|
    US8970190B2|2015-03-03|
    KR101961394B1|2019-07-17|
    WO2012122221A3|2013-07-04|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    JP3725911B2|1994-06-02|2005-12-14|株式会社ルネサステクノロジ|半導体装置|
    EP0846996B1|1996-12-05|2003-03-26|STMicroelectronics S.r.l.|Power transistor control circuit for a voltage regulator|
    JPH10229165A|1997-02-17|1998-08-25|Ricoh Co Ltd|半導体集積回路装置|
    JP3762856B2|2000-05-30|2006-04-05|株式会社ルネサステクノロジ|半導体集積回路装置|
    JPWO2002029893A1|2000-10-03|2004-02-19|株式会社ルネサステクノロジ|半導体装置|
    US6933744B2|2002-06-11|2005-08-23|The Regents Of The University Of Michigan|Low-leakage integrated circuits and dynamic logic circuits|
    JP4757007B2|2005-12-08|2011-08-24|富士通セミコンダクター株式会社|昇圧型ｄｃ−ｄｃコンバータおよび昇圧型ｄｃ−ｄｃコンバータの制御方法|
    JP4884077B2|2006-05-25|2012-02-22|ルネサスエレクトロニクス株式会社|半導体装置|
    US7852118B2|2008-12-12|2010-12-14|Microchip Technology Incorporated|High speed conditional back bias virtual ground restoration circuit|
    JP5510862B2|2009-03-10|2014-06-04|ルネサスエレクトロニクス株式会社|半導体装置|
    JP5503897B2|2009-05-08|2014-05-28|三菱電機株式会社|半導体装置|
    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    US201161451202P| true| 2011-03-10|2011-03-10||
    US13/409,440|US8970190B2|2011-03-10|2012-03-01|Using low voltage regulator to supply power to a source-biased power domain|
    [返回顶部]