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    一種全數位時脈產生器包括一數位控制時脈產生器和一處理單元。該數位控制時脈產生器響應一致能訊號和一數位訊號而產生一時脈訊號。該處理單元具有一頻率乘數和一參考訊號，該參考訊號具有一週期，該處理單元數位化該週期來產生一量化訊號，根據該量化訊號和該頻率乘數而產生該數位訊號，且根據該參考訊號、該時脈訊號和該頻率乘數而產生該致能訊號。
    公开号:TW201308905A
    申请号:TW100128433
    申请日:2011-08-09
    公开日:2013-02-16
    发明作者:Terng-Yin Hsu；Yuan-Te Liao；Kai-Shu Su
    申请人:Univ Nat Chiao Tung；
    IPC主号:G06F1-00
    专利说明:
    時間至數位轉換器及數位控制時脈產生器及全數位時脈產生器
    本發明是關於一種時脈產生器，特別是關於具有一時間至數位轉換器和一數位控制時脈產生器的全數位時脈產生器。
    在先前技術中，用於產生一第一時脈訊號的一第一鎖相迴路包括一第一相位與頻率檢測器、一電荷泵、一回路濾波器、一電壓控制振盪器和一第一除頻器。該第一相位與頻率檢測器接收一第一參考訊號和一第一回授訊號，比較該第一參考訊號和該第一回授訊號來產生一第一比較結果訊號。依序通過該電荷泵、該回路濾波器和該電壓控制振盪器，該第一比較結果訊號被轉換為該第一時脈訊號。該第一除頻器具有一第一頻率除數，且根據該第一頻率除數和該第一時脈訊號而產生該第一回授訊號。
    在先前技術中，用於產生一第二時脈訊號的一第二鎖相迴路包括一第二相位與頻率檢測器、一控制單元、一數位控制振盪器和一第二除頻器。該第二相位與頻率檢測器接收一第二參考訊號和一第二回授訊號，比較該第二參考訊號和該第二回授訊號來產生一第二比較結果訊號。該控制單元根據該第二比較結果訊號而產生一數位調整訊號。該數位控制振盪器根據該數位調整訊號而產生該第二時脈訊號。該第二除頻器具有一第二頻率除數，且根據該第二頻率除數和該第二時脈訊號而產生該第二回授訊號。
    一習知技術方案記載於台灣第M241,888號公告專利，其揭露一種以計數器為基礎的全數位時脈倍頻器。
    在先前技術的時脈產生方案中，大多需要利用數位控制震盪器(DCO)或電壓控制振盪器(VCO)來作頻率的調整。一般來說，在一些應用上，由於頻率獲取和鎖定機制，數位控制震盪器或電壓控制振盪器在硬體構造上顯得過於複雜。另外，先前技術中的時脈產生方案大多使用具有單一數位控制震盪器或電壓控制振盪器的架構，因此，所述方案在多速率時脈域設計(multi-rate clock domain design)的應用上顯得較不具彈性。
    本發明的一目的在於提出一種全數位時脈產生器，該全數位時脈產生器是一個低成本並可快速調整頻率的時脈產生器。
    本發明的第一實施例在於提出一種全數位時脈產生器。該全數位時脈產生器包括一數位控制時脈產生器和一處理單元。該數位控制時脈產生器響應一致能訊號和一數位訊號而產生一時脈訊號。該處理單元具有一頻率乘數和一參考訊號，該參考訊號具有一週期，該處理單元數位化該週期來產生一量化訊號，根據該量化訊號和該頻率乘數而產生該數位訊號，且根據該參考訊號、該時脈訊號和該頻率乘數而產生該致能訊號。
    本發明的第二實施例在於提出一種時間至數位轉換器。該時間至數位轉換器包括一振盪單元和一量化單元。振盪單元響應一時脈訊號而產生一振盪訊號，其中該時脈訊號具有一特徵時段。量化單元響應該振盪訊號而產生一循環計數訊號，響應該時脈訊號而取樣該振盪訊號來產生一資料訊號，且根據該循環計數訊號和該資料訊號而數位化該特徵時段。
    本發明的第三實施例在於提出一種數位控制時脈產生器。該數位控制時脈產生器包括一訊號產生單元和複數延遲控制單元。該訊號產生單元響應一致能訊號和一第一訊號而產生一時脈訊號。該複數延遲控制單元響應該時脈訊號和複數二進制訊號而分別決定該時脈訊號是否通過各該複數延遲控制單元，以形成該第一訊號。
    請參閱第一圖，其為本發明一實施例所提數位控制時脈產生器11的示意圖。如圖所示，數位控制時脈產生器11包括一訊號產生單元20和耦接於訊號產生單元20的複數延遲控制單元31、32、…、37、38。訊號產生單元20響應一致能訊號EN1和一訊號SA1而產生一時脈訊號CK11。該複數延遲控制單元31、32、…、37、38響應時脈訊號CK11和複數二進制訊號BN11、BN12、…、BN17、BN18而分別決定時脈訊號CK11是否通過各該複數延遲控制單元31、32、…、37、38，以形成訊號SA1。例如，訊號SA1是一回授訊號，且包括複數子訊號SA11、SA12、…、SA17、SA18；該複數子訊號SA11、SA12、…、SA17、SA18可以是相同或不同。例如，數位控制時脈產生器11用於一全數位時脈產生器。
    例如，數位控制時脈產生器11包括一環形振盪器111和耦接於環形振盪器111的一反閘112。例如，數位控制時脈產生器11是一半同步(semi-synchronous)時脈產生器。環形振盪器111包括訊號產生單元20和該複數延遲控制單元31、32、…、37、38；反閘112響應時脈訊號CK11而產生時脈訊號CK12。致能訊號EN1決定一第一時段和相鄰於該第一時段並是選擇性的一第二時段，時脈訊號CK11在該第一時段中是準位振盪的，且時脈訊號CK11在該第二時段中是準位平穩的。例如，當致能訊號EN1具有一致能準位時，時脈訊號CK11是準位振盪的；且當致能訊號EN1具有一去能準位時，時脈訊號CK11是準位平穩的。
    該複數延遲控制單元31、32、…、37、38均接收時脈訊號CK11，更分別接收該複數二進制訊號BN11、BN12、…、BN17、BN18，根據時脈訊號CK11和各該複數二進制訊號BN11、BN12、…、BN17、BN18而分別進行複數邏輯及運算，以分別產生該複數子訊號SA11、SA12、…、SA17、SA18，其中該複數子訊號SA11、SA12、…、SA17、SA18可以包括一子訊號SA11和至少一子訊號(SA18與可能的SA12、…、SA17)。
    例如，該複數延遲控制單元31、32、…、37、38分別包括複數及閘311、321、…、371、381，以進行該複數邏輯及運算。例如，該複數延遲控制單元31、32、…、37、38分別是該複數及閘311、321、…、371、381。該複數及閘311、321、…、371、381分別具有複數第一輸入端A1、A2、…、A7、A8，更分別具有複數第二輸入端B1、B2、…、B7、B8，且更分別具有複數輸出端。該複數第一輸入端A1、A2、…、A7、A8均接收時脈訊號CK11，該複數第二輸入端B1、B2、…、B7、B8分別接收該複數二進制訊號BN11、BN12、…、BN17、BN18，且該複數及閘311、321、…、371、381的各該複數輸出端分別發送該複數子訊號SA11、SA12、…、SA17、SA18。
    訊號產生單元20包括一延遲模組20A和耦接於延遲模組20A的一延遲單元29。延遲模組20A響應訊號SA1而產生一訊號SB18。延遲單元29根據致能訊號EN1和訊號SB18而進行一邏輯反及運算，以產生時脈訊號CK11。例如，致能訊號EN1是一窗訊號。例如，延遲模組20A包括一延遲單元21和耦接於延遲單元21的至少一延遲單元(28與可能的22、…、27)。延遲單元21響應一訊號SB10和子訊號SA11而進行一邏輯或運算，以產生一訊號SB11。該至少一延遲單元(28與可能的22、…、27)響應訊號SB11和該至少一子訊號(SA18與可能的SA12、…、SA17)而進行至少一邏輯或運算，以產生至少一訊號(SB18與可能的SB12、…、SB17)，該至少一訊號(SB18與可能的SB12、…、SB17)包括訊號SB18。
    例如，訊號SB10是一低準位訊號；延遲單元29、延遲單元21和該至少一延遲單元(28與可能的22、…、27)分別包括一反及閘291、一或閘211和至少一或閘(281與可能的221、…、271)，以分別進行該邏輯反及運算、該邏輯或運算和該至少一邏輯或運算。例如，延遲單元29、延遲單元21和該至少一延遲單元(28與可能的22、…、27)分別是反及閘291、或閘211和該至少一或閘(281與可能的221、…、271)。例如，延遲單元21、該至少一延遲單元(28與可能的22、…、27)和延遲單元29之間具有一路徑PH2，且通過路徑PH2而串聯。
    反及閘291具有一第一輸入端C9、一第二輸入端E9和一輸出端。第一輸入端C9接收致能訊號EN1，第二輸入端E9接收訊號SB18，且反及閘291的輸出端發送時脈訊號CK11。該複數或閘211、221、…、271、281分別具有複數第一輸入端C1、C2、…、C7、C8，更分別具有複數第二輸入端E1、E2、…、E7、E8，且更分別具有複數輸出端。該複數第一輸入端C1、C2、…、C7、C8分別接收該複數子訊號SA11、SA12、…、SA17、SA18，該複數第二輸入端E1、E2、…、E8分別接收該複數訊號SB10、SB11、…、SB17，且該複數或閘211、221、…、271、281的各該複數輸出端分別發送複數訊號SB11、SB12、…、SB17、SB18。
    請參閱第二圖，其為本發明一實施例所提時間至數位轉換器(time-to-digital converter) 42的示意圖。如圖所示，時間至數位轉換器42包括一振盪單元50和耦接於振盪單元50的一量化單元60。振盪單元50響應一時脈訊號KA21而產生一振盪訊號VS1，其中時脈訊號KA21具有一特徵時段TA1。量化單元60響應振盪訊號VS1而產生一循環計數訊號CY1，響應時脈訊號KA21而取樣振盪訊號VS1來產生一資料訊號SD1，且根據循環計數訊號CY1和資料訊號SD1而數位化特徵時段TA1。例如，振盪單元50是一環形振盪器。例如，時間至數位轉換器42用於一全數位時脈產生器。
    例如，時脈訊號KA21具有一頻率f21，振盪訊號VS1具有一頻率fs1。例如，頻率fs1可以大於、等於或是小於頻率f21。根據應用的需求及/或振盪單元50的電路構造，振盪訊號VS1的頻率fs1可以被決定。振盪訊號VS1包括一時脈訊號KA31和一時脈訊號KA4。振盪單元50包括一延遲模組501和耦接於延遲模組501的一閂鎖單元59。延遲模組501響應時脈訊號KA21和一回授訊號KA32而產生時脈訊號KA4，其中時脈訊號KA4包括複數時脈子訊號KA41、KA42、KA43、…、KA47、KA48，該複數時脈子訊號KA41、KA42、KA43、…、KA47、KA48包括一時脈子訊號KA41和至少一時脈子訊號(KA48與可能的KA42、KA43、…、KA47)，且該至少一時脈子訊號(KA48與可能的KA42、KA43、…、KA47)包括一時脈子訊號KA48。例如，回授訊號KA32是一時脈訊號。
    閂鎖單元59響應一致能訊號EM1和時脈子訊號KA48而產生回授訊號KA32和時脈訊號KA31。延遲模組501包括一延遲單元51和耦接於延遲單元51的至少一延遲單元(58與可能的52、53、…、57)。延遲單元51根據回授訊號KA32和時脈訊號KA21而進行一邏輯及運算，以產生時脈子訊號KA41。該至少一延遲單元(58與可能的52、53、…、57)，響應時脈子訊號KA41和至少一預設準位訊號(SE58與可能的SE52、SE53、…、SE57)而進行至少一邏輯或運算，以產生該至少一時脈子訊號(KA48與可能的KA42、KA43、…、KA47)。例如，該至少一預設準位訊號(SE58與可能的SE52、SE53、…、SE57)是至少一低準位訊號。
    例如，閂鎖單元59包括一D型閂鎖器591；延遲單元51和該至少一延遲單元(58與可能的52、53、…、57)分別包括一及閘511和至少一或閘(581與可能的521、531、…、571)，以分別進行該邏輯及運算和該至少一邏輯或運算。例如，閂鎖單元59、延遲單元51和該至少一延遲單元(58與可能的52、53、…、57)分別是D型閂鎖器591及閘511和該至少一或閘(581與可能的521、531、…、571)。延遲單元51、該至少一延遲單元(58與可能的52、53、…、57)和閂鎖單元59之間具有一路徑PH5，且通過路徑PH5而串聯。
    例如，時脈訊號KA21更具有相鄰的兩邊緣，且特徵時段TA1是該相鄰的兩邊緣之間的期間。例如，該相鄰的兩邊緣分別是一上升緣和一下降緣。例如，時脈訊號KA31和該複數時脈子訊號KA41、KA42、KA43、…、KA47、KA48具有一相同的頻率，且時脈訊號KA31和該複數時脈子訊號KA41、KA42、KA43、…、KA47、KA48的任意兩者之間具有一相位差。該D型閂鎖器591具有一致能控制端L9、一資料輸入端D9、一資料輸出端Q9和一反相資料輸出端Qb9。致能控制端L9接收致能訊號EM1，資料輸入端D9接收時脈子訊號KA48，資料輸出端Q9發送時脈訊號KA31，且反相資料輸出端Qb9發送回授訊號KA32。例如，致能訊號EM1具有一致能準位。
    及閘511具有一第一輸入端G1、一第二輸入端H1和一輸出端。第一輸入端G1接收時脈訊號KA21，第二輸入端H1接收回授訊號KA32，且及閘511的輸出端發送時脈子訊號KA41。複數或閘521、531、…、581分別具有複數第一輸入端G2、G3、…、G8，更分別具有複數第二輸入端H2、H3、…、H8，且更分別具有複數輸出端。該複數第一輸入端G2、G3、…、G8分別接收複數預設準位訊號SE52、SE53、…、SE58，該複數第二輸入端H2、H3、…、H8分別接收複數時脈子訊號KA41、KA42、…、KA47，且該複數或閘521、531、…、581的各該複數輸出端分別發送複數時脈子訊號KA42、KA43、…、KA47、KA48。例如，該複數預設準位訊號SE52、SE53、…、SE58均為一低準位訊號。
    量化單元60包括一正反器單元61、一級聯計數器(cascaded counter) 62和一編碼器63，且編碼器63耦接於正反器單元61和級聯計數器62。正反器單元61響應時脈訊號KA21而取樣時脈訊號KA4來產生資料訊號SD1，其中資料訊號SD1包括複數二進制訊號BM11、BM12、…、BM17、BM18。級聯計數器62響應時脈訊號KA31而產生循環計數訊號CY1。編碼器63根據循環計數訊號CY1和資料訊號SD1而數位化特徵時段TA1來產生一量化訊號SQ1。例如，時脈訊號KA21具有一脈衝WS1，脈衝WS1具有該相鄰的兩邊緣和一脈衝持續時間TL1，且特徵時段TA1是脈衝持續時間TL1。
    該正反器單元61包括複數D型正反器611、612、…、617、618，該複數D型正反器611、612、…、617、618同時由時脈訊號KA21所觸發來分別取樣該複數時脈子訊號KA41、KA42、…、KA47、KA48，以產生該複數二進制訊號BM11、BM12、…、BM17、BM18。該複數D型正反器611、612、…、617、618分別具有複數時脈輸入端L1、L2、…、L7、L8，更分別具有複數資料輸入端D1、D2、…、D7、D8，且更分別具有複數資料輸出端Q1、Q2、…、Q7、Q8。該複數時脈輸入端L1、L2、…、L7、L8均接收時脈訊號KA21，該複數資料輸入端D1、D2、…、D7、D8分別接收該複數時脈子訊號KA41、KA42、…、KA47、KA48，且該複數資料輸出端Q1、Q2、…、Q7、Q8分別發送該複數二進位訊號BM11、BM12、…、BM17、BM18。
    例如，時脈訊號KA21決定一第一時段和一第二時段，振盪訊號VS1在該第一時段中是準位振盪的，且振盪訊號VS1在該第二時段中是準位平穩的。例如，脈衝WS1決定該第一時段。例如，脈衝WS1的下降緣同時觸發該複數D型正反器611、612、…、617、618來分別取樣該複數時脈子訊號KA41、KA42、…、KA47、KA48。
    如第一圖所示，數位控制時脈產生器11中的該複數或閘211、221、…、271、281通過路徑PH2而串聯。如第二圖所示，時間至數位轉換器42中的該複數或閘521、531、…、581通過路徑PH5而串聯。由於該複數或閘211、221、…、271、281和該複數或閘521、531、…、581使用相同的結構，因此，可以通過簡單的邏輯讓時間至數位轉換器42產生的數位資料與數位控制時脈產生器11的控制訊號互相對應，以減少運算延遲和硬體複雜度。
    請參閱第三圖，其為本發明一實施例所提全數位時脈產生器70的示意圖。如圖所示，全數位時脈產生器70包括一數位控制時脈產生器11和耦接於數位控制時脈產生器11的一處理單元71。數位控制時脈產生器11響應一致能訊號EN1和一數位訊號BN1而產生一時脈訊號CK12。處理單元71具有一頻率乘數NU1和一參考訊號RB1，其中參考訊號RB1具有一週期TB1。處理單元71數位化週期TB1來產生一量化訊號SQ1，根據量化訊號SQ1和頻率乘數NU1而產生數位訊號BN1，且根據參考訊號RB1、時脈訊號CK12和頻率乘數NU1而產生致能訊號EN1。例如，數位訊號BN1包括複數二進制訊號BN11、BN12、…、BN17、BN18。
    例如，全數位時脈產生器70更包括至少一數位控制時脈產生器(18與可能的12、…、17)。該至少一數位控制時脈產生器(18與可能的12、…、17)響應至少一致能訊號(EN8與可能的EN2、…、EN7)和至少一數位訊號(BN8與可能的BN2、…、BN7)而產生至少一時脈訊號(CK82與可能的CK22、…、CK72)。例如，參考訊號RB1具有一頻率fb1，頻率fb1是週期TB1的倒數。處理單元71具有參考訊號RB1和複數頻率乘數NU1、NU2、…、NU7、NU8，且根據參考訊號RB1和該複數頻率乘數NU1、NU2、…、NU7、NU8而產生複數控制訊號UC1、UC2、…、UC7、UC8，其中該複數頻率乘數NU1、NU2、…、NU7、NU8是相同或不同的。
    複數數位控制時脈產生器11、12、…、17、18分別響應該複數控制訊號UC1、UC2、…、UC7、UC8而產生複數時脈訊號CK12、CK22、…、CK72、CK82。該複數控制訊號UC1、UC2、…、UC7、UC8分別與該複數頻率乘數NU1、NU2、…、NU7、NU8對應，分別包括複數致能訊號EN1、EN2、…、EN7、EN8，且更分別包括複數數位訊號BN1、BN2、…、BN7、BN8。該複數時脈訊號CK12、CK22、…、CK72、CK82分別具有複數頻率fc12、fc22、…、fc72、fc82，且該複數頻率fc12、fc22、…、fc72、fc82分別具有複數頻率關係(fc12fb1*NU1)、(fc22fb1*NU2)、…、(fc72fb1*NU7)、(fc82fb1*NU8)，其中符號表示具有一誤差範圍的等於。
    例如，處理單元71包括一多工器81、一時間至數位轉換模組82和一控制單元83，其中時間至數位轉換模組82耦接於多工器81，且控制單元83耦接於時間至數位轉換模組82。多工器81接收複數輸入訊號RG1、RG2、…、RG8和一選擇訊號SS1，且根據選擇訊號SS1而從該複數輸入訊號RG1、RG2、…、RG8所組成的一群組中選擇一個來形成參考訊號RB1。例如，該複數輸入訊號RG1、RG2、…、RG8分別是複數時脈訊號，且該複數輸入訊號RG1、RG2、…、RG8的任意兩者之間具有不同的頻率。時間至數位轉換模組82響應參考訊號RB1而數位化週期TB1來產生量化訊號SQ1。
    控制單元83，具有頻率乘數NU1，且根據參考訊號RB1、頻率乘數NU1、量化訊號SQ1和時脈訊號CK12而產生致能訊號EN1和數位訊號BN1，其中控制單元83更具有至少一頻率乘數(NU8與可能的NU2、…、NU7)，且根據參考訊號RB1、該至少一頻率乘數(NU8與可能的NU2、…、NU7)、量化訊號SQ1和該至少一時脈訊號(CK82與可能的CK22、…、CK72)而產生該至少一致能訊號(EN8與可能的EN2、…、EN7)和該至少一數位訊號(BN8與可能的BN2、…、BN7)。
    例如，控制單元83根據參考訊號RB1、該複數頻率乘數NU1、NU2、…、NU7、NU8、量化訊號SQ1和該複數時脈訊號CK12、CK22、…、CK72、CK82而產生該複數控制訊號UC1、UC2、…、UC7、UC8，且該複數控制訊號UC1、UC2、…、UC7、UC8包括致能訊號EN1、該至少一致能訊號(EN8與可能的EN2、…、EN7)、數位訊號BN1和該至少一數位訊號(BN8與可能的BN2、…、BN7)。
    時間至數位轉換模組82包括一時脈再生器821和耦接於時脈再生器821的一時間至數位轉換器42。時脈再生器821響應參考訊號RB1而產生一時脈訊號KA21，其中該參考訊號RB1具有用於定義週期TB1的一第一特徵時間點和一第二特徵時間點。例如，該第一特徵時間點和該第二特徵時間點分別位於參考訊號RB1的兩相鄰上升緣。時脈訊號KA21具有一特徵時段TA1和一脈衝WS1，脈衝WS1具有一脈衝持續時間TL1，脈衝持續時間TL1在該第一特徵時間點具有一起始時間點，且脈衝持續時間TL1在該第二特徵時間點具有一終止時間點。例如，特徵時段TA1是脈衝持續時間TL1，且用於決定週期TB1。例如，時脈訊號KA21的週期是週期TB1的兩倍。
    時間至數位轉換器42響應時脈訊號KA21而數位化脈衝持續時間TL1來產生量化訊號SQ1，其中量化訊號SQ1包括一量化值VQ1。控制單元83包括一除法器831、一解碼器832和一計數器833，其中解碼器832耦接於除法器831，且計數器833通過該複數數位控制時脈產生器11、12、…、17、18的至少其中之一而耦接於解碼器832。
    除法器831產生一商數訊號SP1，商數訊號SP1包括分別與頻率乘數NU1和該至少一第二頻率乘數(NU8與可能的NU2、…、NU7)對應的一商數VP1和至少一商數(VP8與可能的VP2、…、VP7)，除法器831根據量化值VQ1和頻率乘數NU1而進行一第一除法運算來產生商數VP1，且根據量化值VQ1和該至少一頻率乘數(NU8與可能的NU2、…、NU7)而進行至少一第二除法運算來產生該至少一商數(VP8與可能的VP2、…、VP7)，其中頻率乘數NU1和該至少一頻率乘數(NU8與可能的NU2、…、NU7)分別是一第一除數和至少一第二除數，且量化值VQ1作為用於該第一除數和該至少一第二除數的一被除數。例如，複數商數VP1、VP2、…、VP7、VP8分別是複數整數，且是相同或不同的。
    解碼器832根據商數訊號SP1而產生數位訊號BN1和該至少一數位訊號(BN8與可能的BN2、…、BN7)，其中商數VP1和該至少一商數(VP8與可能的VP2、…、VP7)分別與數位訊號BN1和該至少一數位訊號(BN8與可能的BN2、…、BN7)對應。計數器833根據參考訊號RB1、頻率乘數NU1和時脈訊號CK12而產生致能訊號EN1，且根據參考訊號RB1、該至少一頻率乘數(NU8與可能的NU2、…、NU7)和該至少一時脈訊號(CK82與可能的CK22、…、CK72)而產生該至少一致能訊號(EN8與可能的EN2、…、EN7)。例如，除法器831包括複數移位暫存器。例如，頻率乘數NU1和該至少一頻率乘數(NU8與可能的NU2、…、NU7)分別是一第一2的冪次倍數和至少一第二2的冪次倍數。
    該參考訊號RB1具有一第一參考邊緣和一第二參考邊緣，該第二參考邊緣以週期TB1而落後該第一參考邊緣。例如，該第一參考邊緣和該第二參考邊緣分別是該參考訊號RB1的兩相鄰上升緣。計數器833響應該第一參考邊緣而使致能訊號EN1具有一致能準位以使數位控制時脈產生器11進行一第一系列的準位振盪，且使計數器833開始對於時脈訊號CK12進行計數。計數器833從該第一參考邊緣起計算時脈訊號CK12來決定一週期數，且當該週期數與頻率乘數NU1之間具有一特定關係時，數位控制時脈產生器11停止該第一系列的準位振盪。例如，當該週期數達到頻率乘數NU1或該特定關係被滿足時，計數器833使致能訊號EN1具有一去能準位，該去能準位使數位控制時脈產生器11停止該第一系列的準位振盪。
    當該第二參考邊緣在參考訊號RB1中出現時，計數器833使數位控制時脈產生器11重新進行一第二系列的準位振盪。計數器833響應該第二參考邊緣而使計數器833重新開始對於時脈訊號CK12進行計數。在計數器833和複數數位控制時脈產生器12、…、17、18的其中任何之一間的運作類似於在計數器833和數位控制時脈產生器11之間的運作。
    如第三圖所示，時脈再生器821產生脈衝WS1，脈衝WS1的脈衝持續時間TL1源於或等於參考訊號RB1的週期TB1，以避免參考訊號RB1的佔空比(duty cycle)不平衡的問題。時間至數位轉換器42將週期TB1量化，此時，時間至數位轉換器42所量測到的量化值VQ1能夠不受佔空比影響。除法器831接收時間至數位轉換器42所產生的量化訊號SQ1，且根據複數頻率乘數NU1、NU2、…、NU7、NU8而產生分別接近或等於VQ1/NU1、VQ1/NU2、…、VQ1/NU7、VQ1/NU8的商數。例如，除法器831以複數移位暫存器予以實作。例如，複數頻率乘數NU1、NU2、…、NU7、NU8分別是2的冪次方倍數。
    解碼器832將複數商數VP1、VP2、…、VP7、VP8分別轉換為該複數數位訊號BN1、BN2、…、BN7、BN8，該複數數位訊號BN1、BN2、…、BN7、BN8分別控制該複數數位控制時脈產生器11、12、…、17、18來產生該複數時脈訊號CK12、CK22、…、CK72、CK82。當參考訊號RB1的一個正緣觸發該複數時脈訊號CK12、CK22、…、CK72、CK82來具有脈衝時，計數器833開始計數。例如，當數位控制時脈產生器11的時脈訊號CK12的計數週期數達到頻率乘數NU1時，數位控制時脈產生器11便停止產生時脈訊號CK12的脈衝。而當參考訊號RB1的下一個正緣觸發數位控制時脈產生器11時，數位控制時脈產生器11便會開始產生時脈訊號CK12的脈衝，且計數器833亦重新開始計數。使用m個數位控制時脈產生器，可以產生m個不同頻率的時脈訊號，以供系統中不同時脈域(clock domain)使用。
    如第三圖所示，採用全數位時脈產生器70的架構能夠以較低的硬體成本來產生高速的多重時脈訊號，且全數位時脈產生器70是一個可快速調整頻率的多輸入多輸出半同步時脈產生器(Fast-adjustable MIMO semi-synchronous clock generator,MIMO SSCG)。全數位時脈產生器70以全數位電路予以實作。當使用者給定參考訊號RB1，透過改變頻率乘數，即可使全數位時脈產生器70產生一時脈訊號，該時脈訊號的頻率近似於一特定頻率，該特定頻率是改變的頻率乘數乘以參考訊號RB1的頻率fb1。
    如第三圖所示，全數位時脈產生器70能夠快速調整數位控制時脈產生器11的振盪頻率，且利用處理單元71產生該複數控制訊號UC1、UC2、…、UC7、UC8來分別控制該複數數位控制時脈產生器11、12、…、17、18，以輸出任意不同組合的時脈訊號。全數位時脈產生器70支援該複數輸入訊號RG1、RG2、…、RG8的輸入，可以同時控制多組任意倍頻的輸出，且可以在多速率時脈域設計(multi-rate clock domain design)上作彈性的應用。
    請參閱第四圖(a)和第四圖(b)，其分別為本發明第三圖所提全數位時脈產生器70的一第一組波形和一第二組波形的示意圖。在第四圖(a)中，該第一組波形包括參考訊號RB1和兩個時脈訊號CK12、CK22的波形。在第四圖(a)中，參考訊號RB1是輸入訊號RG1；亦即，多工器81根據選擇訊號SS1而從該複數輸入訊號RG1、RG2、…、RG8所組成的一群組中選擇輸入訊號RG1來形成參考訊號RB1，其中輸入訊號RG1具有一頻率fg1。
    在第四圖(b)中，該第二組波形包括參考訊號RB1和兩個時脈訊號CK72、CK82的波形。在第四圖(b)中，參考訊號RB1是輸入訊號RG8；亦即，多工器81根據選擇訊號SS1而從該複數輸入訊號RG1、RG2、…、RG8所組成的一群組中選擇輸入訊號RG8來形成參考訊號RB1，其中輸入訊號RG8具有一頻率fg8。如第四圖(a)和第四圖(b)所示，頻率fg1大於頻率fg8。如第四圖(a)所示，參考訊號RB1具有兩個相鄰的週期TB5、TB6。時脈訊號CK12在週期TB5中具有一頻率fv5，時脈訊號CK12在週期TB6中具有一頻率fv6，且通過頻率乘數NU1的改變，頻率fv5和頻率fv6可以不同。另外，全數位時脈產生器70對於參考訊號RB1的每個週期可以重新設定該複數數位控制時脈產生器11、12、…、17、18的各輸出頻率相對於參考頻率(頻率fb1)的倍率。
    實施例
    1.　一種全數位時脈產生器，包括一第一數位控制時脈產生器和一處理單元。該第一數位控制時脈產生器響應一第一致能訊號和一第一數位訊號而產生一第一時脈訊號。該處理單元具有一第一頻率乘數和一參考訊號，該參考訊號具有一週期，該處理單元數位化該週期來產生一量化訊號，根據該量化訊號和該第一頻率乘數而產生該第一數位訊號，且根據該參考訊號、該第一時脈訊號和該第一頻率乘數而產生該第一致能訊號。
    2.　根據實施例1所述的全數位時脈產生器，更包括至少一第二數位控制時脈產生器。該第一數位訊號包括複數二進制訊號，且該至少一第二數位控制時脈產生器響應至少一第二致能訊號和至少一第二數位訊號而產生至少一第二時脈訊號。
    3.　根據上述實施例中任意一個實施例所述的全數位時脈產生器，該處理單元包括一多工器、一時間至數位轉換模組和一控制單元。該多工器接收複數輸入訊號和一選擇訊號，且根據該選擇訊號而從該複數輸入訊號所組成的一群組中選擇一個來形成該參考訊號。該時間至數位轉換模組響應該參考訊號而數位化該週期來產生該量化訊號。該控制單元具有該第一頻率乘數，且根據該參考訊號、該第一頻率乘數、該量化訊號和該第一時脈訊號而產生該第一致能訊號和該第一數位訊號，其中該控制單元更具有至少一第二頻率乘數，且根據該參考訊號、該至少一第二頻率乘數、該量化訊號和該至少一第二時脈訊號而產生該至少一第二致能訊號和該至少一第二數位訊號。
    4.　根據上述實施例中任意一個實施例所述的全數位時脈產生器，該時間至數位轉換模組包括一時脈再生器和一時間至數位轉換器。該時脈再生器響應該參考訊號而產生一第三時脈訊號，其中該參考訊號具有用於定義該週期的一第一特徵時間點和一第二特徵時間點，該第三時脈訊號具有一脈衝，該脈衝具有一脈衝持續時間，該脈衝持續時間在該第一特徵時間點具有一起始時間點，且該脈衝持續時間在該第二特徵時間點具有一終止時間點。該時間至數位轉換器響應該第三時脈訊號而數位化該脈衝持續時間來產生該量化訊號，其中該量化訊號包括一量化值。該控制單元包括一除法器、一解碼器和一計數器。該除法器產生一商數訊號，該商數訊號包括分別與該第一頻率乘數和該至少一第二頻率乘數對應的一第一商數和至少一第二商數，該除法器根據該量化值和該第一頻率乘數而進行一第一除法運算來產生該第一商數，且根據該量化值和該至少一第二頻率乘數而進行至少一第二除法運算來產生該至少一第二商數，其中該第一頻率乘數和該至少一第二頻率乘數分別是一第一除數和至少一第二除數，且該量化值作為用於該第一除數和該至少一第二除數的一被除數。該解碼器根據該商數訊號而產生該第一數位訊號和該至少一第二數位訊號，其中該第一商數和該至少一第二商數分別與該第一數位訊號和該至少一第二數位訊號對應。該計數器根據該參考訊號、該第一頻率乘數和該第一時脈訊號而產生該第一致能訊號，且根據該參考訊號、該至少一第二頻率乘數和該至少一第二時脈訊號而產生該至少一第二致能訊號。該除法器包括複數移位暫存器。該第一頻率乘數和該至少一第二頻率乘數分別是一第一2的冪次倍數和至少一第二2的冪次倍數。該參考訊號具有一第一參考邊緣和一第二參考邊緣，該第二參考邊緣以該週期而落後該第一參考邊緣。該計數器響應該第一參考邊緣而使該第一致能訊號具有一致能準位以便該第一數位控制時脈產生器進行一第一系列的準位振盪，且使該計數器開始對於該第一時脈訊號進行計數。該計數器從該第一參考邊緣起計算該第一時脈訊號來決定一週期數。當該週期數達到該第一頻率乘數時，該計數器使該第一致能訊號具有一去能準位，該去能準位使該第一數位控制時脈產生器停止該第一系列的準位振盪。當該第二參考邊緣在該參考訊號中出現時，該計數器使該第一數位控制時脈產生器重新進行一第二系列的準位振盪。該計數器響應該第二參考邊緣而使該計數器重新開始對於該第一時脈訊號進行計數。
    5.　一種時間至數位轉換器包括一振盪單元和一量化單元。該振盪單元響應一第一時脈訊號而產生一振盪訊號，其中該第一時脈訊號具有一特徵時段。該量化單元響應該振盪訊號而產生一循環計數訊號，響應該第一時脈訊號而取樣該振盪訊號來產生一資料訊號，且根據該循環計數訊號和該資料訊號而數位化該特徵時段。
    6.　根據實施例5所述的時間至數位轉換器，用於一全數位時脈產生器。該振盪訊號包括一第二時脈訊號和一第三時脈訊號。該振盪單元包括一延遲模組和一閂鎖單元。該延遲模組響應該第一時脈訊號和一回授訊號而產生該第三時脈訊號，其中該第三時脈訊號包括複數時脈子訊號，該複數時脈子訊號包括一第一時脈子訊號和至少一第二時脈子訊號，且該至少一第二時脈子訊號包括一第三時脈子訊號。該閂鎖單元響應一致能訊號和該第三時脈子訊號而產生該回授訊號和該第二時脈訊號。該延遲模組包括一第一延遲單元和至少一第二延遲單元。該第一延遲單元根據該回授訊號和該第一時脈訊號而進行一邏輯及運算，以產生該第一時脈子訊號。該至少一第二延遲單元響應該第一時脈子訊號和至少一預設準位訊號而進行至少一邏輯或運算，以產生該至少一第二時脈子訊號。該至少一預設準位訊號是至少一低準位訊號。該閂鎖單元包括一D型閂鎖器，該D型閂鎖器具有一致能控制端、一資料輸入端、一資料輸出端和一反相資料輸出端，該致能控制端接收該致能訊號，該資料輸入端接收該第三時脈子訊號，該資料輸出端發送該第二時脈訊號，且該反相資料輸出端發送該回授訊號。該第一時脈訊號更具有相鄰的兩邊緣，且該特徵時段是該相鄰的兩邊緣之間的期間。該第二時脈訊號和該複數時脈子訊號的任意兩者之間具有一相位差。該第一延遲單元、該至少一第二延遲單元和該閂鎖單元之間具有一路徑，且通過該路徑而串聯。
    7.　根據上述實施例中任意一個實施例所述的時間至數位轉換器該量化單元包括一正反器單元、一級聯計數器和一編碼器。該正反器單元響應該第一時脈訊號而取樣該第三時脈訊號來產生該資料訊號，該資料訊號包括複數二進制訊號。該級聯計數器響應該第二時脈訊號而產生該循環計數訊號。該編碼器根據該循環計數訊號和該資料訊號而數位化該特徵時段來產生一量化訊號。該第一時脈訊號更具有一脈衝，該脈衝具有該相鄰的兩邊緣和一脈衝持續時間，且該特徵時段是該脈衝持續時間。該正反器單元包括複數D型正反器，該複數D型正反器同時由該第一時脈訊號所觸發來分別取樣該複數時脈子訊號，以產生該複數二進制訊號。
    8.　一種數位控制時脈產生器，包括一訊號產生單元和複數延遲控制單元。該訊號產生單元，響應一致能訊號和一第一訊號而產生一第一時脈訊號。該複數延遲控制單元，響應該第一時脈訊號和複數二進制訊號而分別決定該第一時脈訊號是否通過各該複數延遲控制單元，以形成該第一訊號。
    9.　根據實施例8所述的數位控制時脈產生器，用於一全數位時脈產生器。該第一訊號包括複數子訊號，該複數子訊號是相同或不同。該致能訊號決定一第一時段和相鄰於該第一時段並是選擇性的一第二時段，該第一時脈訊號在該第一時段中是準位振盪的，且該第一時脈訊號在該第二時段中是準位平穩的。該複數延遲控制單元均接收該第一時脈訊號，分別接收該複數二進制訊號，根據該第一時脈訊號和各該複數二進制訊號而分別進行複數邏輯及運算，以分別產生該複數子訊號，其中該複數子訊號包括一第一子訊號和至少一第二子訊號。該訊號產生單元包括一延遲模組和一第一延遲單元。該延遲模組響應該第一訊號而產生一第二訊號。該第一延遲單元根據該致能訊號和該第二訊號而進行一邏輯反及運算，以產生該第一時脈訊號。該延遲模組包括一第二延遲單元和至少一第三延遲單元。該第二延遲單元響應一第二訊號和該第一子訊號而進行一第一邏輯或運算，以產生一第三訊號。該至少一第三延遲單元，響應該第三訊號和該至少一第二子訊號而進行至少一第二邏輯或運算，以產生至少一第四訊號，該至少一第四訊號包括該第二訊號。該第二訊號是一低準位訊號。該第二延遲單元、該至少一第三延遲單元和該第一延遲單元之間具有一路徑，且通過該路徑而串聯。
    10.　根據上述實施例中任意一個實施例所述的數位控制時脈產生器，更包括一反閘，該反閘響應該第一時脈訊號而產生一第二時脈訊號。
    以上所述者僅為本案之較佳實施例，舉凡熟悉本案技藝之人士，在爰依本案精神所作之等效修飾或變化，皆應涵蓋於以下之申請專利範圍內。
    11、12、17、18．．．數位控制時脈產生器
    111．．．環形振盪器
    112．．．反閘
    20．．．訊號產生單元
    20A、501．．．延遲模組
    21、22、27、28、29、51、52、53、57、58．．．延遲單元
    211、221、271、281、521、531、571、581．．．或閘
    291．．．反及閘
    31、32、37、38．．．延遲控制單元
    311、321、371、381、511．．．及閘
    42．．．時間至數位轉換器
    50．．．振盪單元
    59．．．閂鎖單元
    591．．．D型閂鎖器
    60．．．量化單元
    61．．．正反器單元
    611、612、617、618．．．D型正反器
    62．．．級聯計數器
    63．．．編碼器
    70．．．全數位時脈產生器
    71．．．處理單元
    81．．．多工器
    82．．．時間至數位轉換模組
    821．．．時脈再生器
    83．．．控制單元
    831．．．除法器
    832．．．解碼器
    833．．．計數器
    BN1、BN2、BN7、BN8．．．數位訊號
    BN11、BN12、BN17、BN18、BM11、BM12、BM17、BM18．．．二進制訊號
    CK11、CK12、CK22、CK72、CK82、KA21、KA31、KA4．．．時脈訊號
    CY1．．．循環計數訊號
    EM1、EN1、EN2、EN7、EN8．．．致能訊號
    f21、fs1、fb1、fc12、fc22、fc72、fc82、fg1、fg8、fv5、fv6．．．頻率
    KA32．．．回授訊號
    KA41、KA42、KA43、KA47、KA48．．．時脈子訊號
    NU1、NU2、NU7、NU8．．．頻率乘數
    PH2、PH5．．．路徑
    RB1．．．參考訊號
    RG1、RG2、RG8．．．輸入訊號
    SA1、SB10、SB11、SB12、SB17、SB18．．．訊號
    SA11、SA12、SA17、SA18．．．子訊號
    SD1．．．資料訊號
    SE52、SE53、SE57、SE58．．．預設準位訊號
    SP1．．．商數訊號
    SQ1．．．量化訊號
    SS1．．．選擇訊號
    TA1．．．特徵時段
    TB1、TB5、TB6．．．週期
    TL1．．．脈衝持續時間
    UC1、UC2、UC7、UC8．．．控制訊號
    VP1、VP2、VP7、VP8．．．商數
    VQ1．．．量化值
    VS1．．．振盪訊號
    WS1．．．脈衝
    本案得藉由下列圖式之詳細說明，俾得更深入之瞭解：
    第一圖：本發明一實施例所提數位控制時脈產生器的示意圖；
    第二圖：本發明一實施例所提時間至數位轉換器的示意圖；
    第三圖：本發明一實施例所提全數位時脈產生器的示意圖；以及
    第四圖(a)和第四圖(b)：分別為本發明第三圖所提全數位時脈產生器的一第一組波形和一第二組波形的示意圖。
    11、12、17、18．．．數位控制時脈產生器
    42．．．時間至數位轉換器
    70．．．全數位時脈產生器
    71．．．處理單元
    81．．．多工器
    82．．．時間至數位轉換模組
    821．．．時脈再生器
    83．．．控制單元
    831．．．除法器
    832．．．解碼器
    833．．．計數器
    BN1、BN2、BN7、BN8．．．數位訊號
    CK12、CK22、CK72、CK82、KA21．．．時脈訊號
    EN1、EN2、EN7、EN8．．．致能訊號
    fb1、fc12、fc22、fc72、fc82．．．頻率
    NU1、NU2、NU7、NU8．．．頻率乘數
    RB1．．．參考訊號
    RG1、RG2、RG8．．．輸入訊號
    SP1．．．商數訊號
    SQ1．．．量化訊號
    SS1．．．選擇訊號
    TA1．．．特徵時段
    TB1．．．週期
    TL1．．．脈衝持續時間
    UC1、UC2、UC7、UC8．．．控制訊號
    VP1、VP2、VP7、VP8．．．商數
    VQ1．．．量化值
    WS1．．．脈衝
    权利要求:
    Claims (10)
    [1] 一種全數位時脈產生器，包括：一第一數位控制時脈產生器，響應一第一致能訊號和一第一數位訊號而產生一第一時脈訊號；以及一處理單元，具有一第一頻率乘數和一參考訊號，該參考訊號具有一週期，該處理單元數位化該週期來產生一量化訊號，根據該量化訊號和該第一頻率乘數而產生該第一數位訊號，且根據該參考訊號、該第一時脈訊號和該第一頻率乘數而產生該第一致能訊號。
    [2] 如申請專利範圍第1項所述的全數位時脈產生器，更包括至少一第二數位控制時脈產生器，其中：該第一數位訊號包括複數二進制訊號；以及該至少一第二數位控制時脈產生器響應至少一第二致能訊號和至少一第二數位訊號而產生至少一第二時脈訊號。
    [3] 如申請專利範圍第2項所述的全數位時脈產生器，其中該處理單元包括：一多工器，接收複數輸入訊號和一選擇訊號，且根據該選擇訊號而從該複數輸入訊號所組成的一群組中選擇一個來形成該參考訊號；一時間至數位轉換模組，響應該參考訊號而數位化該週期來產生該量化訊號；以及一控制單元，具有該第一頻率乘數，且根據該參考訊號、該第一頻率乘數、該量化訊號和該第一時脈訊號而產生該第一致能訊號和該第一數位訊號，其中該控制單元更具有至少一第二頻率乘數，且根據該參考訊號、該至少一第二頻率乘數、該量化訊號和該至少一第二時脈訊號而產生該至少一第二致能訊號和該至少一第二數位訊號。
    [4] 如申請專利範圍第3項所述的全數位時脈產生器，其中：該時間至數位轉換模組包括：一時脈再生器，響應該參考訊號而產生一第三時脈訊號，其中該參考訊號具有用於定義該週期的一第一特徵時間點和一第二特徵時間點，該第三時脈訊號具有一脈衝，該脈衝具有一脈衝持續時間，該脈衝持續時間在該第一特徵時間點具有一起始時間點，且該脈衝持續時間在該第二特徵時間點具有一終止時間點；以及一時間至數位轉換器，響應該第三時脈訊號而數位化該脈衝持續時間來產生該量化訊號，其中該量化訊號包括一量化值；該控制單元包括：一除法器，產生一商數訊號，該商數訊號包括分別與該第一頻率乘數和該至少一第二頻率乘數對應的一第一商數和至少一第二商數，該除法器根據該量化值和該第一頻率乘數而進行一第一除法運算來產生該第一商數，且根據該量化值和該至少一第二頻率乘數而進行至少一第二除法運算來產生該至少一第二商數，其中該第一頻率乘數和該至少一第二頻率乘數分別是一第一除數和至少一第二除數，且該量化值作為用於該第一除數和該至少一第二除數的一被除數；一解碼器，根據該商數訊號而產生該第一數位訊號和該至少一第二數位訊號，其中該第一商數和該至少一第二商數分別與該第一數位訊號和該至少一第二數位訊號對應；以及一計數器，根據該參考訊號、該第一頻率乘數和該第一時脈訊號而產生該第一致能訊號，且根據該參考訊號、該至少一第二頻率乘數和該至少一第二時脈訊號而產生該至少一第二致能訊號，其中：該除法器包括複數移位暫存器；該第一頻率乘數和該至少一第二頻率乘數分別是一第一2的冪次倍數和至少一第二2的冪次倍數；該參考訊號具有一第一參考邊緣和一第二參考邊緣，該第二參考邊緣以該週期而落後該第一參考邊緣；該計數器響應該第一參考邊緣而使該第一致能訊號具有一致能準位以便該第一數位控制時脈產生器進行一第一系列的準位振盪，且使該計數器開始對於該第一時脈訊號進行計數；該計數器從該第一參考邊緣起計算該第一時脈訊號來決定一週期數；當該週期數達到該第一頻率乘數時，該計數器使該第一致能訊號具有一去能準位，該去能準位使該第一數位控制時脈產生器停止該第一系列的準位振盪；當該第二參考邊緣在該參考訊號中出現時，該計數器使該第一數位控制時脈產生器重新進行一第二系列的準位振盪；以及該計數器響應該第二參考邊緣而使該計數器重新開始對於該第一時脈訊號進行計數。
    [5] 一種時間至數位轉換器，包括：一振盪單元，響應一第一時脈訊號而產生一振盪訊號，其中該第一時脈訊號具有一特徵時段；以及一量化單元，響應該振盪訊號而產生一循環計數訊號，響應該第一時脈訊號而取樣該振盪訊號來產生一資料訊號，且根據該循環計數訊號和該資料訊號而數位化該特徵時段。
    [6] 如申請專利範圍第5項所述的時間至數位轉換器，用於一全數位時脈產生器，其中該振盪訊號包括一第二時脈訊號和一第三時脈訊號，且該振盪單元包括：一延遲模組，響應該第一時脈訊號和一回授訊號而產生該第三時脈訊號，其中該第三時脈訊號包括複數時脈子訊號，該複數時脈子訊號包括一第一時脈子訊號和至少一第二時脈子訊號，且該至少一第二時脈子訊號包括一第三時脈子訊號；以及一閂鎖單元，響應一致能訊號和該第三時脈子訊號而產生該回授訊號和該第二時脈訊號。
    [7] 如申請專利範圍第6項所述的時間至數位轉換器，其中該延遲模組包括：一第一延遲單元，根據該回授訊號和該第一時脈訊號而進行一邏輯及運算，以產生該第一時脈子訊號；以及至少一第二延遲單元，響應該第一時脈子訊號和至少一預設準位訊號而進行至少一邏輯或運算，以產生該至少一第二時脈子訊號，其中：該至少一預設準位訊號是至少一低準位訊號；該閂鎖單元包括一D型閂鎖器，該D型閂鎖器具有一致能控制端、一資料輸入端、一資料輸出端和一反相資料輸出端，該致能控制端接收該致能訊號，該資料輸入端接收該第三時脈子訊號，該資料輸出端發送該第二時脈訊號，且該反相資料輸出端發送該回授訊號；該第一時脈訊號更具有相鄰的兩邊緣，且該特徵時段是該相鄰的兩邊緣之間的期間；該第二時脈訊號和該複數時脈子訊號的任意兩者之間具有一相位差；以及該第一延遲單元、該至少一第二延遲單元和該閂鎖單元之間具有一路徑，且通過該路徑而串聯。
    [8] 一種數位控制時脈產生器，包括：一訊號產生單元，響應一致能訊號和一第一訊號而產生一第一時脈訊號；以及複數延遲控制單元，響應該第一時脈訊號和複數二進制訊號而分別決定該第一時脈訊號是否通過各該複數延遲控制單元，以形成該第一訊號。
    [9] 如申請專利範圍第8項所述的數位控制時脈產生器，用於一全數位時脈產生器，其中：該第一訊號包括複數子訊號；該複數子訊號是相同或不同；該致能訊號決定一第一時段和相鄰於該第一時段並是選擇性的一第二時段，該第一時脈訊號在該第一時段中是準位振盪的，且該第一時脈訊號在該第二時段中是準位平穩的；該複數延遲控制單元均接收該第一時脈訊號，分別接收該複數二進制訊號，根據該第一時脈訊號和各該複數二進制訊號而分別進行複數邏輯及運算，以分別產生該複數子訊號，其中該複數子訊號包括一第一子訊號和至少一第二子訊號；該訊號產生單元包括：一延遲模組，響應該第一訊號而產生一第二訊號；以及一第一延遲單元，根據該致能訊號和該第二訊號而進行一邏輯反及運算，以產生該第一時脈訊號；該延遲模組包括：一第二延遲單元，響應一第二訊號和該第一子訊號而進行一第一邏輯或運算，以產生一第三訊號；以及至少一第三延遲單元，響應該第三訊號和該至少一第二子訊號而進行至少一第二邏輯或運算，以產生至少一第四訊號，該至少一第四訊號包括該第二訊號；該第二訊號是一低準位訊號；以及該第二延遲單元、該至少一第三延遲單元和該第一延遲單元之間具有一路徑，且通過該路徑而串聯。
    [10] 如申請專利範圍第8項所述的數位控制時脈產生器，更包括一反閘，該反閘響應該第一時脈訊號而產生一第二時脈訊號。
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