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    • 专利摘要:
    本文揭露包括細粒和粗粒延遲元件之數位可控制的延遲線，及以細粒增量校準延遲線之方法和系統。校準可包括校準細粒元件的數量，該數量之結合延遲實質上等於粗粒元件之延遲，且校準細粒和粗粒元件的數量，該些數量之結合延遲相應於參考時脈的週期。數位可控制的延遲線可實現為數位延遲鎖定迴路(DLL)之一部分，且可提供校準參數至具有類似實現之延遲線的從屬DLL。數位可控制的DLL可提供在程序、電壓、及溫度變異譜上之相對低功率及高解析度，並可以先前保留給類比DLL的相對高速應用來加以實現。
    公开号:TW201308904A
    申请号:TW101110862
    申请日:2012-03-28
    公开日:2013-02-16
    发明作者:Wing K Yu
    申请人:Intel Corp；
    IPC主号:H03L7-00
    专利说明:
    具有細粒和粗粒延遲元件之數位控制的延遲線，及用以調整延遲線細粒增量之方法和系統
    本發明係關於具有細粒和粗粒延遲元件之數位控制的延遲線，及用以調整延遲線細粒增量之方法和系統。
    延遲鎖定迴路(DLL)設計成提供跨程序、電壓及溫度(PVT)變異為相對穩定之相位延遲的時脈信號。
    DLL包括類比DLL及數位DLL。
    與傳統的類比DLL相比，傳統的數位DLL可能消耗較少功率，在較低電壓應用操作，並提供重複使用的較大程序可攜性。
    與傳統的數位DLL相比，類比DLL可提供相位時脈延遲的更精確控制，且因此具更大解析度。
    在本文中揭露的係具有細粒和粗粒延遲元件之數位可控制的延遲線，及用以調整細粒增量延遲之方法和系統。
    第1圖為數位可控制的延遲線102及控制延遲線102之數位控制器104之區塊圖。數位控制器104可控制延遲線102以輸出參考時脈106之經相位延遲的版本，在此繪示為經延遲的參考時脈108。
    延遲線102包括複數個第一及第二延遲元件，其中複數個第一延遲元件的結合延遲實質上等於第二延遲元件的每一個所賦予之延遲。
    為了方便說明，第一延遲元件在此稱為細粒延遲元件，且第二元件在此稱為粗粒延遲元件。在此相對地使用細及粗之詞。第一或第二延遲元件都不限於特定延遲量或範圍。
    在第1圖中，第一及第二延遲元件分別繪示成細粒延遲元件110及粗粒延遲元件112。
    細粒延遲元件110及粗粒延遲元件112可實現為相應的延遲線，比如於下參考第2圖所述。
    第2圖為延遲線102之區塊圖，其中細粒延遲元件110實現為精細延遲引導電路210，且粗粒延遲元件112實現為粗粒延遲線212。
    粗粒延遲線212可包括相對粗粒的延遲元件或胞之陣列，以緩衝器及多工器邏輯實現。
    細粒延遲元件110可包括切換控制電容器之陣列，其各可選擇性耦合至一節點以增加電阻/電容(RC)負載至該節點。當將電容器切換進來時，相應的RC負載藉由增量延遲在節點之參考時脈的上升及下降時間，其可為粗粒延遲元件112之延遲的一小部分。該增量延遲可界定為數位延遲線102之解析度，其可允許延遲線102調諧到類比延遲線的至少一解析度內。
    在第2圖中，精細延遲引導電路210實現為接收參考時脈106並輸出精細延遲引導202，且粗粒延遲線212實現為接收精細延遲引導202並輸出經延遲的參考時脈108。然而，數位控制之延遲線102不限於第2圖之範例。
    在第1圖及/或第2圖中，數位控制器104可實現為以相對精細的步階調整延遲線102。針對每一增量或減量，可致能或禁能一或更多個細粒延遲元件110的子集，或添加一或更多個細粒延遲元件110的子集至延遲線102或從延遲線102減去一或更多個細粒延遲元件110的子集。當已致能的細粒延遲元件110之數量相應於粗粒延遲元件112的延遲時，取代粗粒延遲元件112，可將該數量的細粒延遲元件110切換出去或進來。
    控制器104可包括第一計數器以控制已致能的細粒延遲元件110之數量。當做出增加延遲的決定時，可增量第一計數器，並致能細粒延遲元件110或添加其至延遲線102。當累積增量相當於粗粒延遲元件112的延遲時，可添加或致能粗粒延遲元件112並重設該計數器。相反地，當累積減量相當於粗粒延遲元件112的延遲時，可移除或禁能粗粒延遲元件112，並增量第一計數器至相當於粗粒延遲元件112減一的值。
    控制器104可實現為以相應的變數n及m控制細粒延遲元件110及粗粒延遲元件112。
    控制器104可實現為以位置標記計數控制n及m，其中n及m相應於最小和最大有效位置，且具有由細粒延遲元件110之數量所界定的基數，該數量之細粒延遲元件110所結合的延遲實質上等於粗粒延遲元件112之延遲。基數亦在此稱為細至粗粒轉換因子，或簡稱，轉換因子。
    舉例而言，在粗粒延遲元件112的延遲實質上等於8個細粒延遲元件110之結合延遲的情況中，則轉換因子等於8。
    第一計數器可組態成發信不同轉換因子的進位輸出(carry-out)，比如，無限制地，4、5、6、7、及/或8。
    控制器104可實現為基於一或更多個細粒延遲元件110及一或更多個粗粒延遲元件112之經測量延遲來校準轉換因子，且基於該校準組態第一計數器。轉換因子的校準及計數器的組態可幫助維持跨程序、電壓、及/或溫度(PVT)變異的準確度。
    在第3至5圖中提供延遲的增量調整之示範圖解。
    第3圖為8個細粒延遲元件110的結合延遲實質上等於粗粒延遲元件112的延遲之範例的繪圖。
    第4及5圖係基於第3的範例。然而，在此揭露之方法和系統不限於這些範例。
    第4圖為延遲線102之狀態402、404、及406的繪圖以繪示延遲之增量增加。
    在狀態402，7個細粒延遲元件110及4個粗粒延遲元件112為致能，相應於n=7及m=4。
    在408，可做出增量延遲的判定。這可藉由致能另一個細粒延遲元件110來達成，比如在狀態404所示，其中n=8及m=4。
    或者，可藉由致能另一個粗粒延遲元件112並禁能7個細粒延遲元件110來達成此增量，比如在狀態406所示，其中n=0及m=5。
    第5圖為延遲線102之狀態502、504、及506的繪圖以繪示延遲之增量減少。
    在狀態502，1個細粒延遲元件110及5個粗粒延遲元件112為致能，相應於n=1及m=5。
    在508，可做出減量延遲的判定。這可藉由禁能一個細粒延遲元件110來達成，比如在狀態504所示，其中n=0及m=5。
    或者，可藉由禁能一個粗粒延遲元件112並致能7個細粒延遲元件110來達成此減量，比如在狀態506所示，其中n=8及m=4。
    從狀態504或506可知，可藉由設定n=7及m=4來履行後續的減量。
    第6圖為精細延遲引導電路210的一示範實現的區塊圖，其中細粒延遲元件110包括切換控制的電容器電路110-1至10-i。
    切換控制的電容器電路110-1至110-i可各個別地加以控制以耦合到節點602。
    切換控制的電容器電路110-1至110-i可各增加一相對小的電阻/電容(RC)負載至節點602。可藉由輸入緩衝器電路610提供RC負載的電阻部分。替代地，或額外地，可在切換控制的電容器電路110-1至110-i內提供電阻器。
    當施加參考時脈106至輸入節點604時，每一個已致能的RC負載賦予一相對小的延遲至參考時脈106之上升及下降時間，以在輸出節點608提供參考時脈106之經相位延遲的版本作為精細延遲引導202。
    在第6圖中，將切換控制的電容器電路110-1至110-i之控制繪示為i個控制612，各選擇性增加或移除切換控制的電容器電路110-1至110-i的一相應者。
    精細延遲引導電路210可包括解碼器614以基於n的值產生i個控制612。
    精細延遲引導電路210可包括輸出緩衝器電路系統，在本文中繪示成輸出緩衝器612。輸出緩衝器612可用來將精細延遲引導電路自後續負載(比如自粗粒延遲線212)隔離。
    在第6圖中，由每一個細粒延遲元件110-1至110-i所提供的延遲實質上彼此相等，且實質上貢獻延遲到精細延遲引導電路210之所有邏輯電路包含有細粒延遲元件110。如將於下說明，延遲線102的校準實質上補償影響細粒延遲元件110之程序、電壓、及溫度(PVT)變異。
    第7圖為粗粒延遲線212之一示範實現的區塊圖，其中粗粒延遲元件112包括緩衝器212-1至212-j，及相應的切換控制之輸出702-1至702-j。粗粒延遲線212包括解碼器704以啟動j個切換控制706之一，以選擇性提供緩衝器212-1至212-j之一的輸出702作為經延遲的參考時脈108。
    粗粒延遲線212可包括緩衝器708以提供負載至輸出702-j，其與輸出702-1至702-(j-1)的負載類似。
    在第7圖中，由每一個粗粒延遲元件212-1至212-j所提供的延遲實質上彼此相等，且實質上貢獻延遲到粗粒延遲線212輸出之所有邏輯電路包含有粗粒延遲元件112。如將於下說明，延遲線102的校準實質上補償影響粗粒延遲元件112之PVT變異。
    第8圖為粗粒延遲線212之一示範實現的邏輯圖，其中粗粒延遲元件112包括緩衝器212-1至212-k。
    在第8圖中，緩衝器212-1至212-k各包括反向緩衝器802及反向2：1多工器804，且粗粒延遲線212包括解碼器806以基於m的值選擇性控制多工器804。
    在第8圖的範例中，解碼器806基於m的值，輸出邏輯1至多工器804之一，並輸出邏輯0至其餘的多工器804。
    在第一範例中，m=1，且解碼器806輸出邏輯1至多工器804-1，及邏輯0至多工器804-2至804-k。這導致多工器804-1反向反向緩衝器802-1之輸出作為經延遲的參考時脈108。在此範例中，精細延遲引導202經反向兩次，並因此與精細延遲引導202具有相同的極性，並且藉由一個反向緩衝器802及一個多工器804加以相位延遲。
    當m=1時，不使用多工器804-2至多工器804-k的輸出。
    在第二範例中，m=2，且解碼器806輸出邏輯1至多工器804-2，及邏輯0至其餘多工器804-1、804-3至804-k。這導致多工器804-2反向反向緩衝器802-1之輸出，並導致多工器804-1反向並輸出多工器804-2的輸出作為經延遲的參考時脈108。在此範例中，精細延遲引導202經反向四次，並因此與精細延遲引導202具有相同的極性，並且藉由兩個反向緩衝器802及兩個多工器804加以相位延遲。
    當m=2時，不使用多工器804-3至多工器804-k的輸出。
    在第三範例中，m=3，且解碼器806輸出邏輯1至多工器804-3，及邏輯0至多工器804-1、804-2、804-4至804-k。這導致多工器804-3反向反向緩衝器802-2之輸出；多工器804-2反向並輸出多工器804-3的輸出；及多工器804-1反向並輸出多工器804-2的輸出作為經延遲的參考時脈108。在此範例中，精細延遲引導202經反向六次，並因此與精細延遲引導202具有相同的極性，並且藉由三個反向緩衝器802及三個多工器804加以相位延遲。
    當m=3時，不使用多工器804-4至多工器804-k的輸出。
    基於在此之說明，熟悉此技術人士將了解到針對m之其他值延遲元件112-1至112-k之操作。
    在第8圖中，由每一個粗延遲元件212-1至212-k所提供的延遲實質上彼此相等，且實質上貢獻延遲到粗粒延遲線212輸出之所有邏輯電路包含有粗粒延遲元件112。如將於下進一步說明，延遲線102的校準實質上補償影響粗粒延遲元件112之PVT變異。
    細粒延遲元件110可各實現為提供第二延遲元件之一的延遲的大約1/8之延遲，其回應於PVT變異可在大約1/5至1/10之間變化。
    細粒延遲元件110可各實現有例如少於約20皮秒(ps)的延遲，其因PVT變異的緣故可在大約8 ps至15 ps之間變化。然而，細粒延遲元件110的延遲不限於這些範例。
    粗粒延遲元件112可各實現有例如約130皮秒(ps)的延遲，其可能受到PVT變異的緣故而變。
    細粒延遲元件110及粗粒延遲元件112之延遲不限於在此之範例。
    可校準延遲線102來補償延遲的改變。
    數位可控制的延遲線102及數位控制器104，如在上述一或更多個範例中所述，可實現為數位延遲鎖定迴路(DLL)。DLL，如本文中所揭露，可實現為主DLL來校準延遲線102。DLL，如本文中所揭露，可實現為從屬DLL來基於由具有類似實現的延遲線之主DLL所提供之校準參數操作延遲線102。
    第9圖為數位DLL 900之區塊圖，包括數位可控制的延遲線102及數位控制器104，如第2圖中所示，並進一步包括相位檢測器902。在第9圖中，將經延遲的參考時脈108繪示成回饋參考時脈908，且實現相位檢測器902以產生在參考時脈106與回饋參考時脈908之間的相位差之指示904。
    相位檢測器902可實現為基於參考時脈106與回饋參考時脈908之抵達時間(其可基於時脈之上升及/或下降邊緣)產生指示904。
    相位檢測器902可實現為產生指示904為兩種狀態之一。第一狀態，在此繪示為「上」，可相應於參考時脈106領先經延遲的參考時脈108，並可用來指示增加延遲線102之延遲的需要。第二狀態，在此繪示為「下」，可相應於參考時脈106落後經延遲的參考時脈108，並可用來指示減少延遲線102之延遲的需要。
    數位控制器104可實現為調整n及m以實質上對準參考時脈106之上升邊緣與從參考時脈106之前一循環所產生的回饋參考時脈908之上升邊緣。在這種對準，n及m代表或相應於參考時脈106之週期，並可輸出到從屬延遲線，如在下列一或更多個範例中所述。
    指示904之解析度可界定為細粒延遲元件110之延遲，而非粗粒延遲元件112之延遲，如同傳統數位DLL般。細粒延遲元件110之延遲相當於類比DLL之解析度或更佳。
    精細延遲引導電路210可包括賦予延遲至參考時脈106之固有電阻及固有電容，包括當沒有細粒延遲元件110耦合到節點602時。固有電阻及固有電容可能源自輸入緩衝器電路系統610、輸出緩衝器電路系統612、及/或其他電路系統。
    DLL 900可包括初始精細延遲電路906以抵消或補償精細延遲引導電路210的這種固有電阻及固有電容。初始精細延遲電路906可包括與精細延遲引導電路210之電路系統類似之電路系統，比如於下參照第10圖所述。
    第10圖為初始精細延遲電路906的一示範實現之區塊圖，包括緩衝器電路系統910及912，其可分別和第6圖中的精細延遲引導電路210之緩衝器電路系統610及輸出緩衝器電路系統612類似或相同。初始精細延遲電路906可包括切換電路914-1至914-i，其各可包括和第6圖之切換控制的電容器電路110-1至110-i之切換電路系統類似或相同的切換電路系統。
    初始精細延遲電路906與精細延遲引導電路210之間的相似性可幫助維持PVT變異上之準確性。
    第11圖為數位控制器104之區塊圖，包括基於第9圖之相位差指示904增量或減量之計數器1104。
    數位控制器104可包括決定模塊1102來評估經時之相位差指示904，其可包括積分函數。數位控制器104可實現為基於評估選擇性增量或減量計數器1104。
    替代地，計數器1104可實現為直接回應於相位差指示904的上及下指示增量及減量。
    控制器104可包括非同步狀態機，並可包括有限狀態機(FSM)。
    可實現計數器1104來當達到計數臨限值時輸出進位輸出指示1106。計數臨限值可相應於細粒延遲元件110及粗粒延遲元件112之間的轉換因子。
    計數器1104可組態成在複數可選擇臨限值之一產生進位輸出1106，比如以因應多個轉換因子，其可包括，但不限於，每4、5、6、7、或8。進位輸出1106可回應於轉換因子的改變(其可能係因PVT變異所致)而重新組態。
    數位控制器104可包括第二計數器1108來基於進位輸出指示1106增量及減量。
    數位控制器104可實現為基於計數器1104控制已致能或選擇之細粒延遲元件110的數量n，並基於計數器1108控制已致能或選擇之粗粒延遲元件112的數量m。
    計數器1104可包括3位元變數計數器，且計數器1108可包括6位元計數器，如第11圖中所示。然而，計數器1104及1108不限於第11圖之範例。
    在第9及11圖中，數位可控制的延遲線102、相位檢測器902、計數器1104及1108、及決定模塊1102之組合在此稱為第一校準迴路以校準或判定相應於參考時脈106之循環的n及m之值。
    DLL可包括第二校準迴路以基於一或更多個細粒延遲元件110及一或更多個粗粒延遲元件112之已測量的延遲來判定細至粗轉換因子P，比如於下參照第12及13圖所述。
    第12圖為如第11圖中所示之數位控制器104的區塊圖，進一步包括第二校準迴路1202之概念表示，以判定在1204繪示之細至粗轉換因子P。轉換因子P可用來組態計數器1104的進位輸出臨限值。
    第13圖為第二校準迴路1202之一示範實現的區塊圖，包括增量及/或減量細至粗轉換因子P的值之計數器1302。計數器1302可相應於第11圖的計數器1104，或可實現為另一個計數器。
    在細至粗轉換因子P的校準期間，提供參考時脈106至精細延遲引導電路210來產生回饋參考時脈1304至相位檢測器902。還將參考時脈106提供至初始精細延遲電路906及至粗粒延遲線212來提供參考時脈1306至相位檢測器902。
    同樣在細至粗轉換因子P的校準期間，可設定m為1，可初始化P為零，且相位檢測器902可調整P以實質上對準回饋參考時脈1304的上升邊緣與從參考時脈106的前一循環所產生之回饋參考時脈1304的上升邊緣。在這種對準，P代表或相應於細粒延遲元件110的數量，該數量的細粒延遲元件之結合延遲實質上等於粗粒延遲元件112之延遲。
    可將n、m、及/或P之經校準值提供到一或更多個從屬延遲線，比如於下參照第14圖所述。
    第14圖為系統1400之區塊圖，其可包括處理器為基之系統。
    系統1400可包括子系統1402及1404，其各可相應於，無限制性地，積體電路、積體電路晶粒或晶片、電路板、電腦系統之實體裝置、及/或上述之一部分。
    子系統1402可包括功能系統1406，其可包括積體電路邏輯及/或處理器。子系統1402可進一步包括輸入/輸出(I/O)介面1408來在功能系統1406與子系統1404之間接介。
    子系統1404可包括，例如，動態隨機存取記憶體(DRAM)，並可包括非同步DRAM。
    子系統1404可實現為傳送資料1410及關連的選通時脈1412。傳送資料1410的資料變遷可發生在選通時脈1412的上升及下降邊緣，稱為雙資料率(DDR)。
    I/O介面1408可包括接收器1414來取樣資料1410。可控制接收器1414的時序，使得在資料變遷之間(稱為資料1410之眼中央)取樣資料1410。可由從屬數位DLL 1416控制接收器1414的時序，如下所述。
    I/O介面1408可包括傳送器1418來傳送資料1420至子系統1404作為資料1422。可控制傳送器1418的時序，使得資料1422之眼實質上置中在傳送時脈1424之變遷，以允許子系統1404基於傳送時脈1424取樣傳送資料1422。可由從屬數位DLL 1426控制傳送器1418的時序，如下所述。
    I/O介面1408可包括時脈產生器1428以從系統時脈1430產生參考時脈106。
    I/O介面1408可包括主數位DLL 1432來針對參考時脈106的一時期校準n、m、及P的值，比如在本文中一或更多個範例中所述。從屬DLL 1416及1426可實現為基於n、m、及P的值產生相應的時脈1415及1425，及相應的相位控制1417及1427。
    從屬數位DLL 1416及1426可實現為從主數位DLL 1432連續地或不時地(這可為週期性或經排程)接收n、m、及P的更新值。可同步或非同步提供n、m、及P的更新值。
    主數位DLL 1432可實現為持續地運行，並可在n及m之校準和P之校準之間切換。
    替代地，可不時地致能主數位DLL 1432以校準P、n、及m，否則可加以禁能。
    當持續操作時，主數位DLL 1432可能消耗具有類似解析度之類比主DLL的功率的大約1/30，且可在當不時地禁能下操作時消耗甚至更少功率。
    主數位DLL 1432可包括計時器電路以基於時程開啟及關閉內部時脈。當內部時脈為關閉時，可在計數器暫存器中保持n、m、及P的經校準值，且流經數位DLL的電流可能接近漏電流。
    計時器可實現為以例如100%、50%、25%、10%、1%、或更少的開/關時間比率控制內部時脈。例如，計時器可實現為關閉內部時脈5微秒之週期，並開啟內部時脈5奈米秒之週期。
    主數位DLL 1432可實現為履行大約每秒200,000更新。
    於下參考第15及16圖說明如在本文中所述的校準數位可控制的延遲線之方法。
    第15圖為校準第一延遲元件的數量P之方法1500的流程圖，該數量之結合延遲實質上等於第二延遲元件之一的延遲。
    在1502，以第二延遲元件之一延遲第一參考時脈來產生第二參考時脈。
    在1504，以P個第一延遲元件延遲第一參考時脈來產生回饋時脈。
    在1506，比較第二參考時脈及回饋時脈之相位。該比較可包括檢驗狀態變遷，比如上升或下降邊緣，並可包括基於狀態變遷檢測首先抵達者。
    在1508，當回饋時脈領先第二參考時脈時，處理進至1510，其中增量P以增加延遲線的延遲。
    當在1508回饋時脈落後第二參考時脈時，處理進至1512，其中減量P以減少延遲線的延遲。
    P的校準可持續，如在1516所示。P的校準可持續一段時間，其可為一預定的時期。
    當P的校準在1514結束時，P可用來校準n及m，比如於下參照第16圖所述。
    第16圖為校準第一延遲元件的數量n及第二延遲元件的數量m之方法1600的流程圖，該些數量的結合延遲相應於參考時脈的週期。
    在1602，可將n初始化為零，且可將m初始化為非負的整數{0，1，2，...}。
    在1604，以n個細粒延遲元件及m個粗粒延遲元件延遲參考時脈來產生回饋時脈。
    在1606，比較參考時脈與回饋時脈的相位。該比較可包括檢驗狀態變遷，比如上升或下降邊緣，並可包括基於狀態變遷檢測首先抵達者。
    該比較可包括比較回饋時脈的領先邊緣與參考時脈之後一循環的領先邊緣，以相對於參考時脈的週期計算n及m。
    在1608，當回饋時脈領先參考時脈，處理進至1610以增加延遲線的延遲。
    在1610，當n小於P-1時，在1610增量n。
    在1610當n等於P-1時，在1614增量m並重設n至零。
    返回到1608，當回饋時脈落後參考時脈，處理進至1616以減少延遲線的延遲。
    在1616，當n大於0時，在1618減量n。
    在1610當n等於0時，在1620減量m並重設n至P-1。
    n及m的校準可持續，如在1624所示。n及m的校準可持續一段時間，其可為一預定的時期。
    當n及m的校準在1622結束時，在1626可輸出P、n、及m的經校準值，比如至從屬延遲線。
    在本文中所述之一或更多個特徵可實現在硬體、軟體、韌體、及上述的組合中，包括離散及積體電路邏輯、特定應用積體電路(ASIC)邏輯、及微控制器，並可實現為特定域積體電路封裝之一部分，及/或積體電路封裝的組合。
    方法及系統，在繪示其之功能、特徵、及關係之功能建構區塊的幫助下，在本文中予以揭露。為了方便說明，已在本文中任意界定這些功能建構區塊的邊界之至少一些。可界定替代邊界，只要能適當履行指定之功能及其之關係。
    雖在本文中揭露了各種實施例，應了解到僅例示性而非限制性呈現這些。對熟悉此技術人士很明顯地可做出形式及細節上的各種改變而不背離本文中所揭露之方法及系統的精神與範疇。因此，申請專利範圍之廣度及範疇不應受限於在此的任何示範實施例。
    102‧‧‧延遲線
    104‧‧‧數位控制器
    106‧‧‧參考時脈
    108‧‧‧經延遲的參考時脈
    110‧‧‧細粒延遲元件
    110-1~110-i‧‧‧電容器電路
    112‧‧‧粗粒延遲元件
    210‧‧‧精細延遲引導電路
    212‧‧‧粗粒延遲線
    212-1~212-j‧‧‧緩衝器
    202‧‧‧精細延遲引導
    402‧‧‧狀態
    404‧‧‧狀態
    406‧‧‧狀態
    502‧‧‧狀態
    504‧‧‧狀態
    506‧‧‧狀態
    602‧‧‧節點
    604‧‧‧輸入節點
    608‧‧‧輸出節點
    612‧‧‧控制
    612‧‧‧輸出緩衝器
    614‧‧‧解碼器
    702-1~702-j‧‧‧輸出
    704‧‧‧解碼器
    706‧‧‧切換控制
    708‧‧‧緩衝器
    802，802-1~802-k‧‧‧反向緩衝器
    804，804-1~804-k‧‧‧多工器
    806‧‧‧解碼器
    900‧‧‧數位延遲鎖定迴路
    902‧‧‧相位檢測器
    904‧‧‧指示
    906‧‧‧初始精細延遲電路
    908‧‧‧回饋參考時脈
    914-1~914-i‧‧‧切換電路
    1102‧‧‧決定模塊
    1104‧‧‧計數器
    1106‧‧‧進位輸出指示
    1108‧‧‧第二計數器
    1202‧‧‧第二校準迴路
    1302‧‧‧計數器
    1304‧‧‧回饋參考時脈
    1306‧‧‧參考時脈
    1400‧‧‧系統
    1402‧‧‧子系統
    1404‧‧‧子系統
    1406‧‧‧功能系統
    1408‧‧‧輸入/輸出介面
    1410‧‧‧資料
    1412‧‧‧選通時脈
    1414‧‧‧接收器
    1415‧‧‧時脈
    1416‧‧‧從屬數位延遲鎖定迴路
    1417‧‧‧相位控制
    1418‧‧‧傳送器
    1420‧‧‧資料
    1422‧‧‧資料
    1424‧‧‧傳送時脈
    1425‧‧‧時脈
    1426‧‧‧從屬數位延遲鎖定迴路
    1427‧‧‧相位控制
    1428‧‧‧時脈產生器
    1430‧‧‧系統時脈
    1432‧‧‧主數位延遲鎖定迴路
    第1圖為包括細粒延遲元件及粗粒延遲元件之數位可控制的延遲線，及以細粒及粗粒增量控制延遲線之數位控制器之區塊圖。
    第2圖為第1圖的數位控制之延遲線的區塊圖，其中細粒延遲元件實現為細粒延遲線且粗粒延遲元件實現為接收細粒延遲線的輸出之粗粒延遲線。
    第3圖為粗粒延遲元件的延遲實質上等於8個細粒延遲元件的結合延遲之範例的繪圖。
    第4圖為第1圖之數位可控制的延遲線之示範狀態的繪圖以繪示延遲之增量增加。
    第5圖為第1圖之數位可控制的延遲線之狀態的繪圖以繪示延遲之增量減少。
    第6圖為實現為切換控制的電容器之細粒延遲元件的區塊圖。
    第7圖為實現為具有切換控制之輸出的串連緩衝器之粗粒延遲元件的區塊圖。
    第8圖為粗粒延遲元件的邏輯圖，各包括一反向緩衝器及一多工器。
    第9圖為數位延遲鎖定迴路(DLL)之區塊圖，包括第2圖之數位可控制的延遲線數位控制器，如第2圖中所示，並進一步包括相位檢測器，及偏移延遲線的固有延遲之初始精細延遲電路。
    第10圖為初始精細延遲電路的一示範實現之區塊圖。
    第11圖為數位控制器之區塊圖，包括基於相位差控制延遲線的第一及第二計數器，其中第一及第二計數器形成第一校準迴路的一部分以相對於參考時脈的週期校準延遲線。
    第12圖為如第11圖中所示之數位控制器的區塊圖，進一步包括第二校準迴路1202之概念表示，以校準細至粗轉換因子，其可應用為第一計數器的進位輸出臨限值。
    第13圖為第二校準迴路之一示範實現的區塊圖，包括增量及/或減量細至粗轉換因子的第三計數器。
    第14圖為系統之區塊圖，其可包括具有本文中所述之數位可控制的延遲線之主DLL。
    第15圖為校準細粒延遲元件的數量P之方法的流程圖，該數量之結合延遲實質上等於粗粒延遲元件之一的延遲。
    第16圖為校準細粒延遲元件的數量n及粗粒延遲元件的數量m之方法的流程圖，該些數量的結合延遲相應於參考時脈的週期。
    在圖中，參考符號之最左邊的數字辨別參考符號首次出現的圖。
    102‧‧‧延遲線
    104‧‧‧數位控制器
    106‧‧‧參考時脈
    108‧‧‧經延遲的參考時脈
    110‧‧‧細粒延遲元件
    112‧‧‧粗粒延遲元件
    权利要求:
    Claims (20)
    [1] 一種系統，包含：數位可控制的延遲線，包括複數第一延遲元件，各提供第一延遲量，及複數第二延遲元件，各提供大於該第一延遲量之第二延遲量；及數位控制器，接合選定數量之該些第一及第二延遲元件來以該第一延遲量的增量控制該延遲線的延遲。
    [2] 如申請專利範圍第1項所述之系統，其中該第一延遲量少於約20皮秒。
    [3] 如申請專利範圍第1項所述之系統，其中該數位控制器實現為校準第一延遲元件的數量P，該數量之結合延遲實質上等於該些第二延遲元件之一的延遲，並校準第一延遲元件的數量n及第二延遲元件的數量m，該些數量之結合延遲相應於參考時脈的一部分。
    [4] 如申請專利範圍第3項所述之系統，其中該數位控制器包括：在n及m的校準期間增量及減量n之第一計數器；回應於來自該第一計數器的進位輸出(carry-out)指示而增量及減量m之第二計數器；及在P的校準期間增量及減量P之第三計數器；及檢測施加至該延遲線的時脈與由該延遲線所延遲的時脈間之相位差，並基於該些相位差輸出增量及減量控制至該些第一及第三時脈的相位檢測器。
    [5] 如申請專利範圍第1項所述之系統，其中：該些第一延遲元件各包括電容器及將該電容器耦合至該延遲線之切換器；該延遲線包括電阻；及由切換器耦合的第一延遲元件之電阻-電容(RC)負載提供該第一延遲量。
    [6] 如申請專利範圍第1項所述之系統，其中：該些第二延遲元件各包括緩衝器及多工器；該些緩衝器互相串連耦合；及該些多工器的至少一子集為可控以輸出下列之一，該相應的第二延遲元件的反向緩衝器之輸出，及一相鄰第二延遲元件的多工器之輸出。
    [7] 如申請專利範圍第1項所述之系統，其中：貢獻延遲到施加至該延遲線的參考時脈之實質上所有邏輯電路系統包含有該些第一及第二延遲元件；及P、n、及m的該校準實質上補償影響該些第一及第二延遲元件的程序、電壓、及溫度變異。
    [8] 一種系統，包含：主延遲鎖定迴路(DLL)，包括，數位可控制的延遲線，包括複數第一延遲元件，各提供第一延遲量，及複數第二延遲元件，各提供大於該第一延遲量之第二延遲量，及數位控制器，接合選定數量之該些第一及第二延遲元件來以該第一延遲量的增量控制該延遲線的延遲；及至少部分基於該主DLL的數位校準參數產生從屬時脈之從屬DLL；及至少部分基於該從屬時脈傳遞資料之通訊電路系統。
    [9] 如申請專利範圍第8項所述之系統，進一步包括：積體電路裝置，包括該主DLL、該從屬DLL、該通訊電路系統、及透過該通訊電路系統通訊之資料處置系統。
    [10] 如申請專利範圍第9項所述之系統，其中該資料處置系統包括處理器。
    [11] 如申請專利範圍第8項所述之系統，進一步包括：電路板，包括該主DLL、該從屬DLL、該通訊電路系統、記憶體、及透過該通訊電路系統與該記憶體通訊之處理器。
    [12] 如申請專利範圍第8項所述之系統，其中該第一延遲量少於約20皮秒。
    [13] 如申請專利範圍第8項所述之系統，其中該數位控制器實現為校準第一延遲元件的數量P，該數量之結合延遲實質上等於該些第二延遲元件之一的延遲，並校準第一延遲元件的數量n及第二延遲元件的數量m，該些數量之結合延遲相應於參考時脈的一部分。
    [14] 如申請專利範圍第13項所述之系統，其中該數位控制器包括：在n及m的校準期間增量及減量n之第一計數器；回應於來自該第一計數器的進位輸出(carry-out)指示而增量及減量m之第二計數器；及在P的校準期間增量及減量P之第三計數器；及檢測施加至該延遲線的時脈與由該延遲線所延遲的時脈間之相位差，並基於該些相位差輸出增量及減量控制至該些第一及第三時脈的相位檢測器。
    [15] 如申請專利範圍第8項所述之系統，其中：該些第一延遲元件各包括電容器及將該電容器耦合至該延遲線之切換器；該延遲線包括電阻；及由切換器耦合的第一延遲元件之電阻-電容(RC)負載提供該第一延遲量。
    [16] 一種方法，包含：數位控制延遲線的第一延遲元件之數量及第二延遲元件之數量，其中該些第一延遲元件各提供第一延遲量，且該些第二延遲元件各提供大於該第一延遲量之第二延遲量，其中該數位控制包括，數位接合選定數量之該些第一及第二延遲元件來以該第一延遲量的增量控制該延遲線的延遲。
    [17] 如申請專利範圍第16項所述之方法，其中該數位控制進一步包括：以少於約20皮秒的增量控制該延遲線的該延遲。
    [18] 如申請專利範圍第16項所述之方法，其中該數位控制進一步包括：校準第一延遲元件的數量P，該數量之結合延遲實質上等於該些第二延遲元件之一的延遲；及校準第一延遲元件的數量n及第二延遲元件的數量m，該些數量之結合延遲相應於參考時脈的週期。
    [19] 如申請專利範圍第18項所述之方法，其中P之該校準包括：將P初始化為非負整數；以該些第二延遲元件之一延遲第一參考時脈來產生第二參考時脈；以P個第一延遲元件延遲該第一參考時脈來產生回饋時脈；比較該第二參考時脈與該回饋時脈的相位；當該回饋時脈領先該第二參考時脈時，增量P；及當該回饋時脈落後該第二參考時脈時，減量P。
    [20] 如申請專利範圍第18項所述之方法，其中n及m之該校準包括：將n初始化為零並將m初始化為非負整數；以n個第一延遲元件及m個第二延遲元件延遲參考時脈來產生回饋時脈；比較該參考時脈與該回饋時脈的相位；當該回饋時脈領先該參考時脈且n少於P-1時，增量n；當該回饋時脈領先該參考時脈且n等於P-1時，增量m並將n設定成零；當該回饋時脈落後該參考時脈且n大於零時，減量n；及當該回饋時脈落後該參考時脈且n等於零時，減量m並將n設定成P-1。
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    法律状态:
    2020-09-21| MM4A| Annulment or lapse of patent due to non-payment of fees|
    优先权:
    申请号 | 申请日 | 专利标题
    US13/078,609|US8564345B2|2011-04-01|2011-04-01|Digitally controlled delay lines with fine grain and coarse grain delay elements, and methods and systems to adjust in fine grain increments|
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