台湾专利TW201308583A 畫素陣列基板及檢測模組

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一種畫素陣列基板，包括一基板以及多個畫素結構。畫素結構包括一圖案化金屬層、一絕緣層、一圖案化半導體層以及一資料線路層。圖案化金屬層包括一閘極線路以及一共同電極線路。圖案化半導體層位於絕緣層上，其包括一通道層以及一光敏電阻層，通道層位於部分閘極線路的上方並重疊。資料線路層位於絕緣層上，其包括圖案化之第一資料線路、第二資料線路以及第三資料線路。第一與第二資料線路分別耦接通道層，並與通道層及閘極線路共同構成一主動元件。第二與第三資料線路分別耦接光敏電阻層，並與光敏電阻層共同構成一光感測元件。
公开号:TW201308583A
申请号:TW100128420
申请日:2011-08-09
公开日:2013-02-16
发明作者:Yu-Heing Chen
申请人:Chimei Innolux Corp；
IPC主号:H01L27-00

专利说明:
畫素陣列基板及檢測模組
本發明是有關於一種檢測模組，且特別是有關於一種用以偵測光訊號之畫素陣列基板及檢測模組。
傳統必須使用底片沖洗的X光檢測技術已逐漸被數位化的X光檢測器所取代。X光檢測器主要是由多個非晶矽為主的光二極體陣列所組成。當X光檢測器之光源發出特定波長的X光時，X光先經由一閃爍晶體(Scintillator)轉換為可見光。接著，光二極體陣列接收到可見光後，可產生電子電動對，並經由電極收集而產生電訊號。
然而，一般非晶矽為主的光二極體陣列皆為垂直多層膜堆疊的結構，主要包括下電極層、N型半導體層、本質非晶矽層(intrinsic amorphous silicon)、P型半導體層、透明導電層以及上電極層。其中，N型半導體層及P型半導體層之設置係為了增加本質非晶矽層之能障，避免漏電流產生之錯誤訊號。N型半導體層及P型半導體層亦使得檢測器之電流-電壓曲線(I-V curve)為二極體特性曲線。由於每一層膜均需一道黃光製程，再加上原本薄膜電晶體的六道製程，導致傳統上X光檢測器的製程高於11道製程，不利於量產。此外，層數越高，膜層的製作更困難，以致於良率偏低。另外，傳統的光二極體陣列與薄膜電晶體分開製作，且畫素圖案的面積受限，因此開口率最高只有70%左右。
本發明係有關於一種畫素陣列基板及檢測模組，有別於傳統垂直多層膜的堆疊結構，以減少製程的難度以及簡化製程的步驟。
根據本發明之一方面，提出一種畫素陣列基板，包括一基板以及多個畫素結構。畫素結構配置於基板上。各個畫素結構包括一圖案化金屬層、一絕緣層、一圖案化半導體層。圖案化金屬層包括一閘極線路以及一共同電極線路。絕緣層覆蓋閘極線路以及共同電極線路。圖案化半導體層位於絕緣層上。圖案化半導體層包括一通道層以及一光敏電阻層，通道層位於閘極線路的上方並重疊。資料線路層位於絕緣層上。資料線路層包括圖案化之一第一資料線路、一第二資料線路以及一第三資料線路，其中第一資料線路與第二資料線路分別耦接通道層，並與通道層及閘極線路共同構成一主動元件，第二資料線路與第三資料線路分別耦接光敏電阻層，並與光敏電阻層共同構成一光感測元件。
根據本發明之一方面，提出一種畫素陣列基板，包括一基板以及多個畫素結構。畫素結構配置於基板上，各個畫素結構包括一圖案化第一金屬層、一絕緣層、一通道層、一資料線路層、一第一保護層、一圖案化第二金屬層以及一光敏電阻層。圖案化第一金屬層包括一閘極線路以及一共同電極線路。絕緣層覆蓋閘極線路以及共同電極線路。通道層位於絕緣層上，通道層位於閘極線路的上方並重疊。資料線路層位於絕緣層上。資料線路層包括圖案化之一第一資料線路以及一第二資料線路，其中第一資料線路與第二資料線路分別耦接通道層，並與通道層及閘極線路共同構成一主動元件。第一保護層覆蓋第一資料線路以及部分第二資料線路。圖案化第二金屬層包括一接觸電極以及一第三資料線路，接觸電極位於第二資料線路上，第三資料線路位於第一保護層上。光敏電阻層配置於第一保護層上。光敏電阻層覆蓋接觸電極與第三資料線路，並與接觸電極、第二資料線路及第三資料線路共同構成一光感測元件。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
本實施例之畫素結構、畫素陣列基板及檢測模組，係以水平方向電場的光敏電阻層來取代傳統垂直方向電場的多層膜堆疊結構的光二極體。光敏電阻層相對於傳統的非晶矽層具有較佳的電子遷移率、較低的暗態電流、較高的穩定性以及容易製作等優點，可大幅降低成本，提高製程的良率。光敏電阻層的材質可為銦鎵鋅氧化物(Indium Gallium Zinc Oxide,IGZO)，其為透明的半導體材料，能隙約為3eV，可配合符合IGZO吸收波長(約400nm之藍光波長)的閃爍晶體(例如碘化鈉NaI或摻鈉碘化銫CsI(Na))，其電流-電壓曲線(I-V curve)為電阻特性直線。在一實施例中，光敏電阻層可與薄膜電晶體的通道層在同一道製程中製作，通道層之材質亦可採用銦鎵鋅氧化物，因此只需六道黃光製程。此外，在另一實施例中，若在製作完薄膜電晶體(原六道黃光製程中的前五道)後，再繼續製作圖案化第二金屬層、光敏電阻層、第二保護層以及透明導電層，總共須九道製程，且光敏電阻層的受光面積不會受到畫素圖案面積的侷限，因此可達到100%的開口率。
以下係提出各種實施例進行詳細說明，實施例僅用以作為範例說明，並非用以限縮本發明欲保護之範圍。
第一實施例
第1A及1B圖分別繪示依照本發明第一實施例之畫素結構的俯視示意圖以及沿著I-I線的剖面示意圖。第2圖繪示依照本發明第一實施例之畫素結構的製作流程圖。第3A圖為第1A及1B圖之畫素結構的等效電路圖。第3B圖為檢測模組及其畫素陣列基板的示意圖。
請參照第1A圖，畫素結構100由基板102一側往上依序形成，其包括一圖案化金屬層110、一絕緣層116、一圖案化半導體層120、一蝕刻中止層126以及一資料線路層130。此外，畫素結構100更可包括一保護層140、一遮罩層142以及一透明導電層144。在第1A及1B圖中，M1區域內表示一主動元件，例如是薄膜電晶體，其包括一閘極線路112、一絕緣層116、一通道層122、一蝕刻中止層126、一第一資料線路132以及一第二資料線路134。第一資料線路132與第二資料線路134分別與通道層122電性連接。第一資料線路132可做為薄膜電晶體的源極的驅動線路，第二資料線路134可做為薄膜電晶體的汲極的訊號線路。此外，Cst區域內表示一儲存電容，第二資料線路134與共同電極線路114在Cst區域內重疊，以儲存電荷。另外，R區域內表示一光感測元件，其包括一光敏電阻層124、一蝕刻中止層126、一第二資料線路134以及一第三資料線路136。第二資料線路134以及第三資料線路136分別與光敏電阻層124電性連接。
在第3A圖中，當光敏電阻層124未受光時，光敏電阻層124的阻值極大，且具有極低的暗態電流，可視為斷路。此時，主動元件M1的閘極也保持關閉，故儲存電容所儲存的電荷保持穩定。當光敏電阻層124受光時，光敏電阻層124的阻值隨受光的強度增加而減少，利用第三資料線路136外接偏壓，以形成一通路於第二資料線路134與第三資料線路136之間。此時，電荷受到水平電場方向的控制而向第三資料線路136流動，而使儲存電容Cst的電壓趨近於偏壓。最後，打開主動元件M1的閘極，以第一資料線路132讀取每個畫素結構100存在儲存電容Cst上的電荷，即可得知照光量。
在第3B圖中，檢測模組180包括一畫素陣列基板182、一驅動單元184以及一檢測訊號處理單元186。畫素陣列基板182包括配置於基板102上之多個畫素結構100，如第1A圖所示。驅動單元184連接各個閘極線路112，用以開啟或關閉主動元件M1。檢測訊號處理單元186連接各個第一資料線路132，以得知各個畫素結構100所儲存之電荷量，並輸出檢測訊號Sout。
因此，有別於傳統非晶矽為主的垂直堆疊結構其電場為垂直方向，本實施例之光敏電阻層124的電場為水平方向，不需如傳統進行高於11道之製程，以減少製程的難度以及簡化製程的步驟。以下係以第1B圖之畫素結構100來說明第5圖之畫素結構的製作方法。
請參照第1B及第2圖，步驟S210係進行沈積製程，以形成一金屬層110於一基板102上，並進行第一道黃光製程(微影蝕刻製程)，以使金屬層110經圖案化而形成一閘極線路112以及一共同電極線路114。步驟S220係形成一絕緣層116於閘極線路112以及共同電極線路114上。絕緣層116可為氧化矽層、氮化矽層或氮氧化矽層。此絕緣層116可做為主動元件M1之閘極絕緣層116。步驟S230係進行沈積製程，以形成一半導體層120於絕緣層116上，並進行第二道黃光製程，以使半導體層120經圖案化而形成一通道層122以及一光敏電阻層124。通道層122位於部分閘極線路112的上方並重疊。步驟S240係進行第三道黃光製程，以分別形成一蝕刻中止層126於通道層122與光敏電阻層124上。此蝕刻中止層126係用於避免主動層與源/汲極的接觸表面出現缺陷，以免影響主動元件M1的開關效果。本發明不限定以蝕刻中止層126來實施，可依照實際需求選擇性地形成在通道層122與光敏電阻層124上。
通道層122可為非晶矽層或多晶矽層。光敏電阻層124之材質可為銦鎵鋅氧化物。當通道層122與光敏電阻層124之材質皆為銦鎵鋅氧化物(IGZO)時，通道層122與光敏電阻層124可在同一道製程中完成，以減少製程的步驟及成本。
接著，步驟S250係進行沈積製程，以形成一資料線路層130於絕緣層116上，並進行第四道黃光製程，以使資料線路層130經圖案化而形成一第一資料線路132、一第二資料線路134以及一第三資料線路136。在第1B圖中，第一資料線路132與第二資料線路134分別耦接通道層122，並與通道層122及閘極線路112共同構成一主動元件M1。此外，第二資料線路134與第三資料線路136分別耦接光敏電阻層124，並與光敏電阻層124共同構成一光感測元件R。
步驟S260係形成一保護層140於第一資料線路132、第二資料線路134以及第三資料線路136上，並進行第五道黃光製程，以使保護層140顯露出訊號端的各個接墊(圖未繪示)。步驟S270係進行沈積製程，以形成一透明導電層144於保護層140上，並進行第六道黃光製程，以使透明導電層144經圖案化而形成透明導電線路，並電性連接訊號端的各個接墊。
在本實施例之製作方法中，為了避免主動元件M1受光照影響而產生漏電流，更可形成一遮罩層142於保護層140上，遮罩層142位於主動元件M1的上方並重疊。遮罩層142除了可直接形成於保護層140外，亦可直接形成於透明導電層144上或是形成於保護層140及透明導電層144之間，其面積與透明導電層144無對應關係。遮罩層142可為金屬或不透光之反光材質，以阻擋外來的光線。
第二實施例
第4A及4B圖分別繪示依照本發明第二實施例之畫素結構的俯視示意圖以及沿著I-I線的剖面示意圖。第5圖繪示依照本發明第二實施例之畫素結構的製作流程圖。第6A圖為第4A及4B圖之畫素結構的等效電路圖。第6B圖為檢測模組及其畫素陣列基板的示意圖。
請參照第4A圖，畫素結構200由基板202一側往上依序形成，其包括一圖案化第一金屬層210、一絕緣層216、一通道層222、一蝕刻中止層226、一資料線路層230、一第一保護層240、一圖案化第二金屬層250以及一光敏電阻層260。此外，畫素結構200更可包括一第二保護層270以及一透明導電層272。在第4A及4B圖中，區域M1表示一主動元件，例如是薄膜電晶體，其包括一閘極線路212、一絕緣層216、一通道層222、一蝕刻中止層226、一第一資料線路232以及一第二資料線路234。第一資料線路232與第二資料線路234分別與通道層222電性連接。第一資料線路232可做為薄膜電晶體的源極的驅動線路，第二資料線路234可做為薄膜電晶體的汲極的訊號線路。此外，區域Cst表示一儲存電容，第二資料線路234與共同電極線路214在區域Cst內重疊，以儲存電荷。另外，區域R表示一光感測元件，其包括一光敏電阻層260、一接觸電極252以及一第三資料線路254。接觸電極252位於第二資料線路234上，以使第二資料線路234以及第三資料線路254分別與光敏電阻層260電性連接。由於光敏電阻層260的受光面積可為100%，不會受到畫素圖案面積的侷限，因此可達到100%的開口率。
在第6A圖中，當光敏電阻層260未受光時，光敏電阻層260的阻值極大，且具有極低的暗態電流，可視為斷路。此時，主動元件M1的閘極也保持關閉，故儲存電容Cst所儲存的電荷保持穩定。當光敏電阻層260受光時，光敏電阻層260的阻值隨受光的強度增加而減少，利用第三資料線路254外接偏壓，以形成一通路於第二資料線路234與第三資料線路254之間。此時，電荷受到水平電場方向的控制而向第三資料線路254流動，而使儲存電容Cst的電壓趨近於偏壓。最後，打開主動元件M1的閘極，以第一資料線路232讀取每個畫素結構100存在儲存電容Cst上的電荷，即可得知照光量。
在第6B圖中，檢測模組280包括一畫素陣列基板282、一驅動單元284以及一檢測訊號處理單元286。畫素陣列基板282包括配置於基板202上之多個畫素結構200，如第4A圖所示。驅動單元284連接各個閘極線路212，用以開啟或關閉主動元件M1。檢測訊號處理單元286連接各個第一資料線路232，以得知各個畫素結構200所儲存之電荷量，並輸出檢測訊號Sout。
因此，有別於傳統非晶矽為主的垂直堆疊結構其電場為垂直方向，本實施例之光敏電阻層260的電場為水平方向，不需如傳統進行高於11道之製程，以減少製程的難度以及簡化製程的步驟。以下係以第4B圖之畫素結構100來說明第5圖之畫素結構的製作方法。
請參照第4B及5圖，步驟S510係進行沈積製程，以形成第一金屬層110於一基板202上，並進行第一道黃光製程(微影蝕刻製程)，以使第一金屬層210經圖案化而形成一閘極線路212以及一共同電極線路214。步驟S520係形成一絕緣層216於閘極線路212以及共同電極線路214上。絕緣層216可為氧化矽層、氮化矽層或氮氧化矽層。此絕緣層216可做為主動元件M1之閘極絕緣層。步驟S530係進行沈積製程，以形成一半導體層220於絕緣層216上，並進行第二道黃光製程，以使半導體層220經圖案化而形成一通道層222。通道層222位於部分閘極線路212的上方並重疊。步驟S540係進行第三道黃光製程，以形成一蝕刻中止層226於通道層222上。此蝕刻中止層226係用於避免主動層與源/汲極的接觸表面出現缺陷，以免影響主動元件M1的開關效果。本發明不限定以蝕刻中止層226來實施，可依照實際需求選擇性地形成在通道層222上。
通道層222可為非晶矽層或多晶矽層。通道層222之材質可為銦鎵鋅氧化物。此外，蝕刻中止層226之材質可為氧化矽層、氮化矽層或氮氧化矽層。
接著，步驟S550係進行沈積製程，以形成一資料線路層230於絕緣層216上，並進行第四道黃光製程，以使資料線路層230經圖案化而形成一第一資料線路232以及一第二資料線路234。在第4B圖中，第一資料線路232與第二資料線路234分別耦接通道層222，並與通道層222及閘極線路212共同構成一主動元件M1。
步驟S560係形成一第一保護層240於第一資料線路232以及第二資料線路234上，並進行第五道黃光製程，以使第一保護層240形成有一開口，用以顯露出部分第二資料線路234。在後續製程中，接觸電極252可經由開口配置於第二資料線路234上。步驟S570係進行沈積製程，以形成一第二金屬層250，並進行第六道黃光製程，以使第二金屬層250經圖案化而形成一接觸電極252以及一第三資料線路254。接觸電極252位於第二資料線路234上，而第三資料線路254位於第一保護層240上。
接著，步驟S580係進行沈積製程，以形成一光敏電阻層260於第一保護層240上，並進行第七道黃光製程，以定義各個畫素結構200中光敏電阻層260的受光區域。在第4B圖中，光敏電阻層260覆蓋接觸電極252與第三資料線路254，並與接觸電極252、第二資料線路234及第三資料線路254共同構成一光感測元件R。光敏電阻層260之材質可為銦鎵鋅氧化物。步驟S590係形成一第二保護層270於光敏電阻層260上，並進行第八道黃光製程，以使第二保護層270顯露出訊號端的各個接墊(圖未繪示)。
步驟S600係進行沈積製程，以形成一透明導電層272於第二保護層270上，並進行第九道黃光製程，以使透明導電層272經圖案化而形成透明導電線路，並電性連接訊號端的各個接墊。
在本實施例之製作方法中，為了避免主動元件受光照影響而產生漏電流，在步驟S570中，圖案化第二金屬層250更可形成一遮罩層256於第一保護層240上，遮罩層256位於主動元件M1的上方並重疊。遮罩層256可為金屬或不透光之反光材質，以阻擋外來的光線。
第三實施例
第7A及7B圖分別繪示依照本發明第三實施例之畫素結構的俯視示意圖以及沿著I-I線的剖面示意圖。第8圖為第7A及7B圖之畫素結構的等效電路圖。本實施例與第二實施例之畫素結構200及其製作方法相似，相同的元件不再標示及贅述。本實施例之畫素結構200’與第二實施例不同的是，圖案化第二金屬層250更包括一導電插塞258。導電插塞258為貫穿第一保護層240以及絕緣層216之埋入式金屬。當形成第二金屬層250時，可先形成導電插塞258於第一保護層240以及絕緣層216經蝕刻所產生的接觸窗中，之後，再圖案化第二金屬層250，以使導電插塞258電性連接於第三資料線路254與共同電極線路214之間。
本發明上述實施例所揭露之畫素結構、畫素陣列基板及檢測模組，係以水平方向電場的光敏電阻層來取代傳統垂直方向電場的多層膜堆疊結構的光二極體，以減少製程的難度以及簡化製程的步驟。因此，以水平方向電場的光敏電阻層搭配儲存電容以及薄膜電晶體，可做為光檢測器的畫素結構，以製作高開口率或低成本之光檢測器。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、200’．．．畫素結構
102、202．．．基板
110．．．圖案化金屬層
112、212．．．閘極線路
114、214．．．共同電極線路
116、216．．．絕緣層
120、220．．．圖案化半導體層
122、222．．．通道層
124、260．．．光敏電阻層
126、226．．．蝕刻中止層
130、230．．．資料線路層
132、232．．．第一資料線路
134、234．．．第二資料線路
136、254．．．第三資料線路
140、240、270．．．保護層
142、256．．．遮罩層
144、272．．．透明導電層
180、280．．．檢測模組
182、282．．．畫素陣列基板
184、284．．．驅動單元
186、286．．．檢測訊號處理單元
210．．．圖案化第一金屬層
250．．．圖案化第二金屬層
258．．．導電插塞
M1．．．主動元件
R．．．光感測元件
Cst．．．儲存電容
Sout．．．檢測訊號
第1A及1B圖分別繪示依照本發明第一實施例之畫素結構的俯視示意圖以及沿著I-I線的剖面示意圖。
第2圖繪示依照本發明第一實施例之畫素結構的製作流程圖。
第3A圖為第1A及1B圖之畫素結構的等效電路圖。
第3B圖為檢測模組及其畫素陣列基板的示意圖。
第4A及4B圖分別繪示依照本發明第二實施例之畫素結構的俯視示意圖以及沿著I-I線的剖面示意圖。
第5圖繪示依照本發明第二實施例之畫素結構的製作流程圖。
第6A圖為第4A及4B圖之畫素結構的等效電路圖。
第6B圖為檢測模組及其畫素陣列基板的示意圖。
第7A及7B圖分別繪示依照本發明第三實施例之畫素結構的俯視示意圖以及沿著I-I線的剖面示意圖。
第8圖為第7A及7B圖之畫素結構的等效電路圖。
100．．．畫素結構
102．．．基板
110．．．圖案化金屬層
112．．．閘極線路
114．．．共同電極線路
116．．．絕緣層
120．．．圖案化半導體層
122．．．通道層
124．．．光敏電阻層
126．．．蝕刻中止層
130．．．資料線路層
132．．．第一資料線路
134．．．第二資料線路
136．．．第三資料線路
140．．．保護層
142．．．遮罩層
144．．．透明導電層
M1．．．主動元件
R．．．光感測元件
Cst．．．儲存電容

权利要求:
Claims (18)
[1] 一種畫素陣列基板，包括：一基板；以及複數個畫素結構，配置於該基板上，各個畫素結構包括：一圖案化金屬層，包括一閘極線路以及一共同電極線路；一絕緣層，覆蓋該閘極線路以及該共同電極線路；一圖案化半導體層，位於該絕緣層上，該圖案化半導體層包括一通道層以及一光敏電阻層，該通道層位於該閘極線路的上方並重疊；以及一資料線路層，位於該絕緣層上，該資料線路層包括圖案化之一第一資料線路、一第二資料線路以及一第三資料線路，其中該第一資料線路與該第二資料線路分別耦接該通道層，並與該通道層及該閘極線路共同構成一主動元件，該第二資料線路與該第三資料線路分別耦接該光敏電阻層，並與該光敏電阻層共同構成一光感測元件。
[2] 如申請專利範圍第1項所述之畫素陣列基板，其中當該光敏電阻層未受光時，該光敏電阻層為斷路；當該光敏電阻層受光時，該光敏電阻層形成一通路於該第二資料線路與該第三資料線路之間。
[3] 如申請專利範圍第1項所述之畫素陣列基板，其中該光敏電阻層之材質為銦鎵鋅氧化物。
[4] 如申請專利範圍第1項所述之畫素陣列基板，更包括一保護層及一遮罩層，該保護層覆蓋該第一資料線路、該第二資料線路以及該第三資料線路，該遮罩層配置於該保護層上，且位於該主動元件的上方並重疊。
[5] 一種畫素陣列基板，包括：一基板；以及複數個畫素結構，配置於該基板上，各個畫素結構包括：一圖案化第一金屬層，包括一閘極線路以及一共同電極線路；一絕緣層，覆蓋該閘極線路以及該共同電極線路；一通道層，位於該絕緣層上，該通道層位於該閘極線路的上方並重疊；一資料線路層，位於該絕緣層上，該資料線路層包括圖案化之一第一資料線路以及一第二資料線路，其中該第一資料線路與該第二資料線路分別耦接該通道層，並與該通道層及該閘極線路共同構成一主動元件；一第一保護層，覆蓋該第一資料線路以及部分該第二資料線路；一圖案化第二金屬層，包括一接觸電極以及一第三資料線路，該接觸電極位於該第二資料線路上，該第三資料線路位於該第一保護層上；以及一光敏電阻層，配置於該第一保護層上，該光敏電阻層覆蓋該接觸電極與該第三資料線路，並與該接觸電極、該第二資料線路及該第三資料線路共同構成一光感測元件。
[6] 如申請專利範圍第5項所述之畫素陣列基板，其中當該光敏電阻層未受光時，該光敏電阻層為斷路；當該光敏電阻層受光時，該光敏電阻層形成一通路於該第二資料線路與該第三資料線路之間。
[7] 如申請專利範圍第5項所述之畫素陣列基板，其中該光敏電阻層之材質為銦鎵鋅氧化物。
[8] 如申請專利範圍第5項所述之畫素陣列基板，更包括一第二保護層，覆蓋該光敏電阻層，其中該圖案化第二金屬層更包括一遮罩層，配置於該第一保護層上，該遮罩層位於該主動元件的上方並重疊。
[9] 如申請專利範圍第5項所述之畫素陣列基板，其中該圖案化第二金屬層更包括一導電插塞，該導電插塞連接於該第三資料線路與該共同電極線路之間。
[10] 一種檢測模組，包括：一畫素陣列基板，包括：一基板；以及複數個畫素結構，配置於該基板上，各個畫素結構包括：一圖案化金屬層，包括一閘極線路以及一共同電極線路；一絕緣層，覆蓋該閘極線路以及該共同電極線路；一圖案化半導體層，位於該絕緣層上，該圖案化半導體層包括一通道層以及一光敏電阻層，該通道層位於該閘極線路的上方並重疊；以及一資料線路層，位於該絕緣層上，該資料線路層包括圖案化之一第一資料線路、一第二資料線路以及一第三資料線路，其中該第一資料線路與該第二資料線路分別耦接該通道層，並與該通道層及該閘極線路共同構成一主動元件，該第二資料線路與該第三資料線路分別耦接該光敏電阻層，並與該光敏電阻層共同構成一光感測元件；一驅動單元，連接各該閘極線路；以及一檢測訊號處理單元，連接各該第一資料線路。
[11] 如申請專利範圍第10項所述之檢測模組，其中當該光敏電阻層未受光時，該光敏電阻層為斷路；當該光敏電阻層受光時，該光敏電阻層形成一通路於該第二資料線路與該第三資料線路之間。
[12] 如申請專利範圍第10項所述之檢測模組，其中該光敏電阻層之材質為銦鎵鋅氧化物。
[13] 如申請專利範圍第10項所述之檢測模組，更包括一保護層及一遮罩層，該保護層覆蓋該第一資料線路、該第二資料線路以及該第三資料線路，該遮罩層配置於該保護層上，該遮罩層位於該主動元件的上方並重疊。
[14] 一種檢測模組，包括：一畫素陣列基板，包括：一基板；以及複數個畫素結構，配置於該基板上，各個畫素結構包括：一圖案化第一金屬層，包括一閘極線路以及一共同電極線路；一絕緣層，覆蓋該閘極線路以及該共同電極線路；一通道層，位於該絕緣層上，該通道層位於該閘極線路的上方並重疊；一資料線路層，位於該絕緣層上，該資料線路層包括圖案化之一第一資料線路以及一第二資料線路，其中該第一資料線路與該第二資料線路分別耦接該通道層，並與該通道層及該閘極線路共同構成一主動元件；一第一保護層，覆蓋該第一資料線路以及部分該第二資料線路；一圖案化第二金屬層，包括一接觸電極以及一第三資料線路，該接觸電極位於該第二資料線路上，該第三資料線路位於該第一保護層上；以及一光敏電阻層，配置於該第一保護層上，該光敏電阻層覆蓋該接觸電極與該第三資料線路，並與該接觸電極、該第二資料線路及該第三資料線路共同構成一光感測元件；一驅動單元，連接各該閘極線路；以及一檢測訊號處理單元，連接各該光感測元件。
[15] 如申請專利範圍第14項所述之檢測模組，其中當該光敏電阻層未受光時，該光敏電阻層為斷路；當該光敏電阻層受光時，該光敏電阻層形成一通路於該第二資料線路與該第三資料線路之間。
[16] 如申請專利範圍第14項所述之檢測模組，其中該光敏電阻層之材質為銦鎵鋅氧化物。
[17] 如申請專利範圍第14項所述之檢測模組，更包括一第二保護層，覆蓋該光敏電阻層，其中該圖案化第二金屬層更包括一遮罩層，配置於該第一保護層上，該遮罩層位於該主動元件的上方並重疊。
[18] 如申請專利範圍第14項所述之檢測模組，其中該圖案化第二金屬層更包括一導電插塞，該導電插塞連接於該第三資料線路與該共同電極線路之間。

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