台湾专利TW201308579A 半導體裝置

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专利摘要:
傳統上，即使在諸如停電或電壓下跌之很短時間的電力中斷或供應電壓下降之情況中，在揮發性記憶體中的資料亦可能失去。鑑於上述，本發明之目的在於延長資料保持時間以高速資料處理之用，即使具有揮發性記憶體。資料保持時間可藉由將儲存於揮發性記憶體中之資料內容備份於包括電容器及氧化物半導體電晶體的記憶體中，而予以延長。
公开号:TW201308579A
申请号:TW101117376
申请日:2012-05-16
公开日:2013-02-16
发明作者:Yutaka Shionoiri；Hidetomo Kobayashi
申请人:Semiconductor Energy Lab；
IPC主号:G11C11-00

专利说明:
半導體裝置
本發明之領域有關包含記憶體的半導體裝置。
專利文獻1揭示包含諸如SRAM或DRAM之記憶體的半導體裝置。
[參考文件]
[專利文獻]
[專利文獻1]日本公開專利申請案第2005-196949號
揮發性記憶體(例如，SRAM及DRAM)係適用於高速度的資料處理。
然而，在揮發性記憶體中，資料內容會在電力中斷的情況之中失去。
例如，SRAM不包含電荷儲存元件(例如，電容器)；因此，其中之資料會在電力中斷的情況中失去。
DRAM包含電容器，其係電荷儲存元件之類型。然而，在一般使用中，使用於DRAM中的矽電晶體具有高的漏電流於源極與汲極之間。因此，儲存於電容器中的電荷會在很短時間之中失去。
換言之，即使在DRAM中，資料內容也會在很短時間中失去。
傳統上在揮發性記憶體中之資料會由於此理由的緣故而失去，即使在諸如停電或電壓下跌之很短時間的電力中斷或供應電壓跌落之情況中。
以下將揭示一種即使具有用於高速度資料處理之揮發性記憶體，亦可延長資料保持時間的結構。
揮發性記憶體的輸出埠係電性連接至包括電容器及氧化物半導體電晶體之記憶體。
氧化物半導體具有比矽更寬的能隙。
用於電晶體之半導體的能隙愈寬，則電晶體的截止狀態電流會變成愈低。
因此，具備氧化物半導體之通道形成區的電晶體具有比使用包括矽之半導體所形成的電晶體更低的源極與汲極間之漏電流(電晶體截止狀態電流)。
換言之，包括電容器及氧化物半導體電晶體的記憶體具有比使用包括矽之半導體所形成的揮發性記憶體更長的電荷儲存時間(資料保持時間)。
因此，資料保持時間可藉由將儲存於揮發性記憶體中之資料內容備份於包括電容器及氧化物半導體電晶體的記憶體中，而予以延長。
揮發性記憶體的輸出會在電力中斷的情況中變成不穩定，且不確定的電位(不明確的電壓)會出現在揮發性記憶體的輸出埠。
在此情況中，由於備份的資料與不確定的電位(不明確的電壓)間之碰撞，資料失去會在重新起動之期間發生。
鑑於上述，開關(資料碰撞防止開關)被設置於輸出端子與揮發性記憶體的輸出埠之間，以防止資料由於揮發性記憶體的輸出埠之不確定的電位(不明確的電壓)而失去。
注意的是，揮發性記憶體可係任何元件，但較佳地，係使用包括矽之半導體所形成的電晶體，其可以以與氧化物半導體電晶體相同之基板而成一體地形成，且形成於該基板之上。
換言之，可提供包含記憶體單元之半導體裝置，該記憶體單元包含第一及第二輸入端子、輸出端子、揮發性記憶體、電晶體、及電容器。揮發性記憶體的輸入埠係電性連接至第一輸入端子。揮發性記憶體的輸出埠係電性連接至輸出端子。電晶體的閘極係電性連接至第二輸入端子。電晶體之源極及汲極的其中一者係電性連接至輸出端子。電晶體之源極及汲極的另一者係電性連接至電容器。氧化物半導體係使用做為電晶體中之半導體層的材料。
此外，可提供包含記憶體單元之半導體裝置，該記憶體單元包含第一及第二輸入端子、輸出端子、揮發性記憶體、電晶體、電容器、及資料碰撞防止開關。揮發性記憶體的輸入埠係電性連接至第一輸入端子。揮發性記憶體的輸出埠係電性連接至資料碰撞防止開關的一端子。資料碰撞防止開關的另一端子係電性連接至輸出端子。電晶體的閘極係電性連接至第二輸入端子。電晶體之源極及汲極的其中一者係電性連接至輸出端子。電晶體之源極及汲極的另一者係電性連接至電容器。氧化物半導體係使用做為電晶體中之半導體層的材料。
此外，可提供其中氧化物半導體層係使用做為資料碰撞防止開關中之半導體層，且在電晶體中之半導體層及在資料碰撞防止開關中之半導體層係由共同層所形成之半導體裝置。
而且，可提供包含複數個管道電路之半導體裝置，其中一或更多個記憶體單元係設置於該複數個管道電路中的級之間。
在此說明書中，“電性連接”意指“直接連接”或“經由並不會影響到電路操作之元件而連接”。
並不會影響到電路操作之元件意指當接收輸入信號時，可輸出具有與輸入信號相同內容的信號，且當接收輸入電壓時，可輸出具有與輸入電壓相同極性之元件。特別地，該元件係電阻器、開關、二極體、或其類似物。例如，開關係電晶體。在其中輸入係電壓的情況中，例如，該元件亦可係電容器。
資料保持時間可藉由將儲存於揮發性記憶體中之資料內容備份於包括電容器及氧化物半導體電晶體的記憶體中，而予以延長。
藉由提供開關於輸出端子與揮發性記憶體的輸出之間，可防止資料由於揮發性記憶體的輸出之不確定的電位(不明確的電壓)而失去。
將參照圖式來敘述實施例。
熟習於本項技藝之該等人士將易於瞭解的是，模式及其細節可以以各式各樣的方式來加以修正，而不會背離本發明之精神和範疇。
因此，本發明不應被解讀為受限於下文所說明的實施例中之所述。
在下文將被給定的結構中，相同的部分或具有相似功能的部分係藉由相同的參考符號而表示於不同的圖式中，且其解說將不再予以重複。
以下之實施例可適當地結合而實施。 (實施例1)
第1圖描繪設置有記憶體單元之半導體裝置，該記憶體單元包括輸入端子IN、輸出端子OUT、記憶體10、及記憶體20。
輸入端子IN係電性連接至記憶體10的輸入埠。
輸出端子OUT係電性連接至記憶體10的輸出埠及記憶體20的輸入/輸出埠。在記憶體20中，共同端子用作輸入埠及輸出埠，且係稱為“輸入/輸出埠”。
記憶體20的一端子係電性連接至輸入端子IN_A，且記憶體20的另一端子係電性連接至供應低供應電壓Vss之電源供應器。
注意的是，取代地，可將記憶體20的該另一端子電性連接至供應供應電壓Vdd之電源供應器。
輸入端子IN接收輸入信號(輸入電壓)IN。
輸出信號(輸出電壓)OUT係自輸出端子OUT輸出。
輸入端子IN_A接收輸入信號(輸入電壓)IN_A。
注意的是，低供應電壓Vss係低於供應電壓Vdd。
低供應電壓Vss包含接地電位GND，但參考電位並非一直是接地電位GND。
記憶體10係揮發性記憶體。
該揮發性記憶體可係任何元件，例如，電荷儲存記憶體或回授迴圈記憶體。
較佳地，使用於揮發性記憶體中之電晶體係使用包括矽之半導體所形成的電晶體，其可以與氧化物半導體電晶體成一體地形成。
記憶體20至少包括電容器及氧化物半導體電晶體。
資料保持時間可藉由將儲存於記憶體10中之資料內容備份於包括電容器及氧化物半導體電晶體的記憶體20中，而予以延長，該記憶體10係揮發性記憶體。
此實施例或其一部分之內容可以與任何其他的實施例及實例結合而實施。 (實施例2)
將敘述記憶體10及記憶體20之實例。
第2圖及第3圖係詳細描繪第1圖中之記憶體10及記憶體20的圖式。
例如，記憶體10可係如第2圖中所描繪之包含電晶體11及電容器12的記憶體。
電晶體11的閘極係電性連接至選擇端子SEL。
選擇端子SEL接收選擇信號(選擇電壓)SEL。
電晶體11之源極及汲極的其中一者係電性連接至輸入端子IN。
電晶體11之源極及汲極的另一者係電性連接至輸出端子OUT及電容器12。
電容器12的一電極係電性連接至電晶體11之源極及汲極的該另一者。
電容器12的另一電極係電性連接至供應低供應電壓Vss之電源供應器。
電容器12的另一電極可電性連接至供應供應電壓Vdd之電源供應器。
注意的是，記憶體10之組態並未受限於第2圖中之該者。
換言之，第2圖中之記憶體10可視為使用開關(電晶體)及其中儲存電荷之電容器的電荷儲存記憶體。
例如，第2圖中之記憶體10可係使用諸如類比開關或MEMS開關之不同開關以取代電晶體的電荷儲存記憶體。
注意的是，視需要地，可將複數個開關及電容器設置於電荷儲存記憶體中。
例如，記憶體10可係如第3圖中所描繪之包含反相器13及反相器14的記憶體。
反相器13的輸入端子係電性連接至輸入端子IN及反相器14之輸出端子。
反相器13的輸出端子係電性連接至輸出端子OUT及反相器14之輸入端子。
注意的是，記憶體10之組態並未受限於第3圖中之該者。
換言之，第3圖中之記憶體10可視為保持資料於藉由兩個反相器所組成之回授迴圈中的回授迴圈記憶體。
例如，第3圖中之記憶體10可係使用緩衝器、NAND電路、NOR電路、或其類似物以取代反相器的回授迴圈記憶體。
記憶體10可係包含兩個不同元件的回授迴圈記憶體，該兩個不同元件係選自反相器、NAND電路、NOR電路、及其類似物。
記憶體10可係使用三個或更多個元件的回授迴圈記憶體。
例如，記憶體20可係如第2圖及第3圖中所描繪之包含電晶體21及電容器22的記憶體。
電晶體21的閘極係電性連接至輸入端子IN_A。
電容器21之源極及汲極的其中一者係電性連接至輸出端子OUT。
電容器21之源極及汲極的另一者係電性連接至電容器22。
電容器22的一電極係電性連接至電晶體21之源極及汲極的該另一者。
電容器22的另一電極係電性連接至供應低供應電壓Vss之電源供應器。
電容器22的另一電極可電性連接至供應供應電壓Vdd之電源供應器。
當使用氧化物半導體電晶體做為電晶體21時，則記憶體20具有比記憶體10更長的保持間，該記憶體10係揮發性記憶體。
換言之，因為氧化物半導體具有寬的能隙，所以氧化物半導體電晶體具有非常低的漏電流(截止狀態電流)，以致使電容器22中之電荷不可能失去，即使在電力中斷的情況中。
因此，藉由使用氧化物半導體電晶體做為電晶體21而將揮發性記憶體之記憶體10中的資料備份，可延長記憶體保持時間而不會改變資料處理速度。
因為電晶體21係使用氧化物半導體(OS)而形成，所以將符號“OS”安置於此電晶體的電路符號之旁。
雖然此實施例描繪其中電晶體11及電晶體21係n通道電晶體之情況，但視需要地，它們可係p通道電晶體。
將敘述第2圖及第3圖中之半導體裝置的操作。
將資料處理操作的情況中，將被儲存的資料係自輸入端子IN輸入至記憶體10。
在輸入將被儲存的資料至記憶體10之後，該資料係儲存於記憶體10中，且然後，自記憶體10輸出至輸出端子OUT。
此時，用以使電晶體21導通之信號(電壓)係自輸入端子IN_A輸入至電晶體21，以致使電容器21在資料處理操作期間保持導通。
因為電晶體21係導通，所以可將儲存於記憶體10中之資料(電荷)備份於記憶體20中的電容器22之中。
接著，將敘述電力中斷(或供應電壓下跌)之期間的中斷操作。
供應電壓的大小係藉由電源供應監視裝置所監視。
當供應電壓開始減少時，則電源供應監視裝置輸出用以關閉電晶體21之信號。
然後，電晶體21關閉，以致使當供應電壓開始減少時之已存在的資料(電荷)被儲存於電容器22中。
在當重新起動供應電壓的供應時所執行之重新起動操作的期間，電晶體21再導通，以致使處理可以以當供應電壓開始減少時之已存在的資料而重新起動。
當供應電壓開始減少時，則揮發性記憶體之記憶體10的輸出會變成不穩定，且不確定的電位(不明確的電壓)會出現在記憶體10的輸出埠。
若不確定的電位(不明確的電壓)之極性係與備份於電容器22中的資料電位之極性不同時，則在重新起動操作的期間，資料碰撞會發生，且備份於電容器22中的資料會失去。
為了要防止重新起動操作的期間之資料碰撞，記憶體20的電容C₂₀係較佳地設定為充分地高於輸出端子OUT之電容C_OUT與記憶體10之電容C₁₀的總和。此可藉由公式C₂₀>>C_OUT+C₁₀所表示。
在此，C₂₀係電容器22的電容。
C_OUT係由於例如，連接輸出端子OUT至記憶體10及記憶體20的佈線所產生之寄生電容。
C₁₀係例如，第2圖中的情況中之電容器12的電容，以及第3圖中的情況中之使用於反相器14中之電容器的閘極電容(通道電容)。
較佳地，C₂₀係C_OUT+C₁₀的1.5或更多倍。較佳的是，將C₂₀設定為盡量地高，以確保資料碰撞之防止；因此，C₂₀較佳地係C_OUT+C₁₀的2或更多倍，更佳地係5或更多倍，仍更佳地係10或更多倍。然而，增加C₂₀太多會導致更大面積的記憶體20；因此，較佳地，C₂₀係C_OUT+C₁₀的1.5至2倍。
此實施例或其一部分之內容可以與任何其他的實施例及實例結合而實施。 (實施例3)
如實施例2中所描述地，較佳地，將C₂₀設定為比C_OUT+C₁₀更足夠地高，以便防止重新起動操作的期間之資料碰撞。
然而，為了要增加C₂₀，電容器22的面積需增加數倍或更多倍，而導致半導體裝置中的記憶體20之面積的增加。
將參照第4圖、第5圖、及第6圖來敘述用以解決上述問題的結構。
在第4圖、第5圖、及第6圖中的結構使C₁₀可被忽略，而阻止電容器22之面積的增加。注意的是，在此情況中，較佳地應滿足C₂₀>>C_OUT。
較佳地，C₂₀係C_OUT的1.5或更多倍。較佳的是，將C₂₀設定為盡量地高，以確保資料碰撞之防止；因此，C₂₀較佳地係C_OUT的2或更多倍，更佳地係5或更多倍，仍更加地係10或更多倍。然而，增加C₂₀太多會導致更大面積的記憶體；因此，較佳地，C₂₀係C_OUT的1.5至2倍。
第4圖、第5圖、及第6圖分別描繪與第1圖、第2圖、及第3圖中之該等電路相同的電路，除了它們亦包含開關30及延遲電路40之外。
開關30係資料碰撞防止開關，而具有在重新起動操作之期間，防止資料碰撞的功能。
在第4圖、第5圖、及第6圖中，開關30係電晶體，但其並未受限於電晶體。
在第4圖、第5圖、及第6圖中，使用做為開關30之電晶體的閘極係電性連接至延遲電路40的輸出端子。
在第4圖、第5圖、及第6圖中，使用做為開關30之電晶體的源極及汲極之其中一者(該開關之一端子)係電性連接至記憶體10的輸出埠。
在第4圖、第5圖、及第6圖中，使用做為開關30之電晶體的源極及汲極之另一者(該開關之另一端子)係電性連接至記憶體20的輸入/輸出埠。
將敘述第4圖、第5圖、及第6圖中之電路的操作。
在第4圖、第5圖、及第6圖中之該等電路的資料處理操作係與第1圖、第2圖、及第3圖中該等電路的資料處理操作相同，除了開關30係保持導通之外。
在第4圖、第5圖、及第6圖中之該等電路的中斷操作係與第1圖、第2圖、及第3圖中之該等電路的中斷操作相同，除了開關30係保持關閉之外。
在重新起動操作的期間，電晶體21係導通，而開關30保持關閉，以致使備份於記憶體20中之資料被輸出至輸出端子OUT。
在整體裝置的操作(特別地，記憶體10之輸出埠的電位(電壓))穩定之後，開關30導通以繼續資料處理。
換言之，電晶體21，且然後，開關30係以時間差而順序導通。
尤其，較佳的是，來自輸入端子IN_A的信號(電壓)係輸入至電晶體21，且來自輸入端子IN_A的信號(電壓)應經由延遲電路40而輸入至開關30，因為該延遲電路40可以以簡單的組態而使電晶體21及開關30的導通順序能被決定。
因為僅需以時間差而使電晶體21，且然後，使開關30順序導通，所以可藉由任何其他的電路組態以達成其中電晶體21，且然後，開關係以時間差來順序導通的操作，而無需一定要提供延遲電路40。
從當電晶體21導通時到當開關30導通時之時隔可藉由考慮用以使整體裝置的操作穩定所需之時間的設計，而予以適當調整。
在此實施例中之開關30係n通道電晶體，但取代地，可係p通道電晶體。
開關30可係類比開關，MEMS開關，或其類似物。
在其中使用電晶體做為開關30的情況中，較佳地，使用做為開關30之電晶體的導電類型係與電晶體21的導電類型相同。
在其中使用電晶體做為開關30且所使用為開關30之電晶體的導電類型係與電晶體21的導電類型不同之情況中，該延遲電路40係較佳地設置有諸如反相器之可使信號(電壓)的極性反相之元件。
開關30係使用以防止資料碰撞；因此，使用具有非常低之漏電流的氧化物半導體電晶體係較佳的，因為可確保資料碰撞之防止。
進一步地，使用氧化物半導體電晶體做為開關30係較佳的，因為可使開關30中的半導體層與電晶體21中的半導體層能藉由共同層所形成(成一體地形成)，而藉以減少電路面積。
延遲電路40可由串聯連接之複數個緩衝器電路所組成，如第5圖及第6圖中所描繪地，但並未受限於此。
注意的是，在第5圖及第6圖中之延遲電路的組態係較佳的，因為其係非常簡單，且因此，可減少元件的數目。其中二緩衝器電路係如第5圖及第6圖中所描繪地串聯連接之組態係較佳以減少元件的數目。若元件數目之增加係可接受時，則可串聯連接三或更多個緩衝器電路。
此實施例或其一部分之內容可以與任何其他的實施例及實例結合而實施。 (實施例4)
如第7A圖中所描繪地，電容器22可藉由MOS電容器23所置換。
在其中使用MOS電容器23的情況中，用於該MOS電容器23之半導體較佳地包含矽。
電晶體21係設置於MOS電容器23上，且電晶體21中的半導體層及MOS電容器23的閘極電極係形成以便彼此互相重疊。因此，電晶體21的半導體層及MOS電容器23的閘極電極可彼此互相電性連接，以致使電路面積可被減少。
此外，添加電容器22至第7A圖中之組態以增加電容，係較佳的。換言之，第7B圖中之組態係較佳的。
尤其，較佳的是，電容器22、電晶體21中的半導體層、及MOS電容器23的閘極電極係設置以彼此互相重疊，因為可增大電容而不會急劇增加電路面積。
此實施例或其一部分之內容可以與任何其他的實施例及實例結合而實施。 (實施例5)
此實施例描繪半導體材料。
包含矽的半導體可係矽(Si)，鍺化矽(SiGe)，或其類似物。
注意的是，包含矽的半導體較佳地具有晶性以執行高速度之資料處理。
例如，具有晶性之半導體可係微晶半導體、多晶半導體、或單晶半導體，但單晶半導體被最佳地使用以執行高速度之資料處理。
具有晶性之半導體可係諸如單晶半導體、多晶半導體、或微晶半導體之具有晶性的任何半導體，但具有高遷移率之單晶半導體被最佳地使用以達成電晶體的高速操作。
較佳地，氧化物半導體至少包含銦(In)或鋅(Zn)。尤其，較佳地，包含In及Zn。
做為用以降低包含氧化物半導體之電晶體的電性特徵中之變化的穩定劑，較佳地，包含選自鎵(Ga)、錫(Sn)、鉿(Hf)、鋁(Al)、或鑭系元素之一或更多者。
鑭系元素的實例包含鑭(La)，鈰(Ce)，鐠(Pr)，釹(Nd)，釤(Sm)，銪(Eu)，釓(Gd)，鋱(Tb)，鏑(Dy)，鈥(Ho)，鉺(Er)，銩(Tm)，鐿(Yb)，及鎦(Lu)。
做為包含於氧化物半導體中之單一成分金屬氧化物，例如，可使用氧化銦、氧化錫、氧化鋅、或其類似物。
做為包含於氧化物半導體中之雙成分金屬氧化物，例如，可使用In-Zn為主氧化物、Sn-Zn為主氧化物、Al-Zn為主氧化物、Zn-Mg為主氧化物、Sn-Mg為主氧化物、In-Mg為主氧化物、In-Ga為主氧化物、或其類似物。
做為包含於半導體中之三成分金屬氧化物，例如，可使用In-Ga-Zn為主氧化物、In-Sn-Zn為主氧化物(亦稱為ITZO)、Sn-Ga-Zn為主氧化物、In-Al-Zn為主氧化物、In-Hf-Zn為主氧化物、In-La-Zn為主氧化物、In-Ce-Zn為主氧化物、In-Pr-Zn為主氧化物、In-Nd-Zn為主氧化物、In-Sm-Zn為主氧化物、In-Eu-Zn為主氧化物、In-Gd-Zn為主氧化物、In-Tb-Zn為主氧化物、In-Dy-Zn為主氧化物、In-Ho-Zn為主氧化物、In-Er-Zn為主氧化物、In-Tm-Zn為主氧化物、In-Yb-Zn為主氧化物、In-LuZn為主氧化物、Al-Ga-Zn為主氧化物、Sn-Al-Zn為主氧化物、或其類似物。
做為包含於半導體中之四成分金屬氧化物，例如，可使用In-Sn-Ga-Zn為主氧化物、In-Hf-Ga-Zn為主氧化物、In-Al-Ga-Zn為主氧化物、In-Sn-Al-Zn為主氧化物、In-Sn-Hf-Zn為主氧化物、In-Hf-Al-Zn為主氧化物、或其類似物。
注意的是，在此，“In-Ga-Zn為主氧化物”意指包含In、Ga、及Zn做為主要成分之氧化物，且在In、Ga、及Zn的比例上，並無特別的限制。該In-Ga-Zn為主氧化物可包含除了In、Ga、及Zn外之另外的金屬元素。
例如，可使用具有1：1：1(=1/3：1/3：1/3)或2：2：1(=2/5：2/5：1/5)之In：Ga：Zn原子比的In-Ga-Zn為主氧化物，或其組成物約係上述組成的任何氧化物。
選擇性地，可使用具有1：1：1(=1/3：1/3：1/3)，2：1：3(=1/3：1/6：1/2)，或2：1：5(1/4：1/8：5/8)之In：Sn：Zn原子比的In-Sn-Zn為主氧化物，或其組成物約係上述組成的任何氧化物。
然而，無需受限於上文所給定之材料，具有適當組成的材料可根據所需之半導體特徵(例如，遷移率、臨限電壓、及變化)而加以使用。為了要獲得所需的半導體特徵，較佳地，載子密度、雜質濃度、缺陷密度、金屬元素與氧之間的原子比、原子間距離、密度、及其類似者應予以設定為適當值。
該氧化物半導體可係單晶或非單晶。
在其中氧化物半導體係非單晶的情況中，該氧化物半導體可係非晶或多晶。進一步地，該氧化物半導體可具有包含晶體部分於非晶部分之中的結構。注意的是，非晶結構具有許多缺陷；因此，非非晶結構係較佳的。
此實施例或其一部分之內容可以與任何其他的實施例及實例結合而實施。 (實施例6)
在第1圖、第2圖、第3圖、第4圖、第5圖、及第6圖中，可使用可重寫入式非揮發性記憶體為記憶體20。
即使不被供應以電力供應，該非揮發性記憶體亦可保持電荷，而藉以達成揮發性記憶體中之資料的備份。
該非揮發性記憶體可係EEPROM、NOR快閃記憶體、NAND快閃記憶體、FeRAM、或其類似者，但並未受限於此。
此實施例或其一部分之內容可以與任何其他的實施例及實例結合而實施。 (實施例7)
習知地，在CPU中，於管道處理中之每一級的資料係儲存在設置於級之間之諸如暫存器的揮發性記憶體中。因此，在管道處理期間之電力中斷的情況中，揮發性記憶體中的資料會失去且該管道處理需再被整個地起動。
實施例1至6中所述之本發明的使用允許整個地備份管道處理中之每一級的資料，以致使該管道處理可從中間再起動。
第8A及8B圖描繪半導體裝置，該半導體裝置包含CPU 50、電源供應電路60、及電源供應監視裝置70。
CPU 50包含管道電路51(PL₁至PL_n)。
每一個管道電路包含例如，級IF(提取)、級ID(解碼)、級EX(執行)、級ME(記憶體存取)、及級WB(回寫)之電路。
在完成該等級的處理之後，資料係儲存於使用實施例1至6中所述之本發明的記憶體中。
在此，電源供應電路60調整供應電壓，且供應電壓至CPU 50和電源供應監視裝置70。
電源供應監視裝置70可係第8B圖中所描繪之電路，但並未受限於此。
第8B圖中之電源供應監視裝置包含比較器電路71，電阻器72，及電阻器73。
比較器電路71係差動放大器或其類似物，且輸出用以儲存電荷於第1圖、第2圖、第3圖、第4圖、第5圖、及第6圖中之記憶體20中的信號(用以關閉電晶體21的信號)。
比較器電路71的一輸入端子係電性連接至電阻器72的一端子及電阻器73的一端子。
比較器電路71的另一輸入端子係電性連接至輸入端子IN_B。
比較器電路71的輸出端子係電性連接至輸出端子OUT_B。
電阻器72的另一端子係電性連接至供應供應電壓Vdd的電源供應器。
電阻器73的另一端子係電性連接至供應低供應電壓Vss的電源供應器。
藉由調整電阻器72之電阻對電阻器73之電阻的比例，可依據供應電壓中的減少量而輸出用以儲存電荷於第1圖、第2圖、第3圖、第4圖、第5圖、及第6圖中之記憶體20中的信號(用以關閉電晶體21的信號)。
例如，為了要在當供應電壓Vdd減少30%或更多時，輸出用以儲存電荷於第1圖、第2圖、第3圖、第4圖、第5圖、及第6圖中之記憶體20中的信號(用以關閉電晶體21的信號，可將電阻器72之電阻對電阻器73之電阻的比例設定為3：7。
如上述，使用依據實施例1至6之記憶體單元做為設置於管道處理中的級之間的記憶體單元，可允許該管道處理中之每一級的資料被整個地備份，以致使該管道處理可從中間再起動。
特別地，複數個管道電路的輸出可各自連接至記憶體單元。
此實施例或其一部分之內容可以與任何其他的實施例及實例結合而實施。 (實施例8)
第9A圖描繪包含第2圖中之記憶體單元的半導體裝置之實例。
第9B圖描繪與第2圖中之半導體裝置相同的半導體裝置之實例，除了包含第7A圖中的記憶體20以取代第2圖中的記憶體20之外。
第9C圖描繪與第2圖中之半導體裝置相同的半導體裝置之實例，除了包含第7B圖中的記憶體20以取代第2圖中的記憶體20之外。
第10A圖描繪包含第5圖中之記憶體單元的半導體裝置之實例。
第10B圖描繪與第5圖中之半導體裝置相同的半導體裝置之實例，除了包含第7A圖中的記憶體20以取代第5圖中的記憶體20之外。
第10C圖描繪與第5圖中之半導體裝置相同的半導體裝置之實例，除了包含第7B圖中的記憶體20以取代第5圖中的記憶體20之外。
在第9A至第9C圖及第10A至10C圖中，相同的部分或具有相似功能的部分係藉由相同的參考符號而表示於不同的圖式中，且其解說將不予以重複。 <第9A圖及第2圖>
在第9A圖中，係設置絕緣層102於基板101上，半導體層201於絕緣層102上，絕緣層300於半導體層201上，以及閘極電極401於絕緣層300上。
絕緣層300係閘極絕緣層。
半導體層201，絕緣層300，及閘極電極401分別對應至第2圖中之電晶體11中的半導體層，閘極絕緣層，及閘極電極。
到達半導體層201的開口係形成於絕緣層300中。
連接電極411，連接電極412，及連接電極421係以與閘極電極401相同的步驟(相同的材料，及相同的起始膜)而形成。
連接電極411及連接電極412係設置於開口中之半導體層201的暴露部分上。
連接電極421係設置於絕緣層300上。
側壁係形成於閘極電極及連接電極的側表面上，而形成LDD區於半導體層之中；該等側壁無需一定要被設置。
絕緣層500係嵌入於閘極電極與每一個連接電極之間。
該絕緣層500可藉由形成絕緣層於整個區域上，且然後，使該絕緣層接受回蝕或研磨(例如，機械研磨或化學機械研磨(CMP)，而形成於嵌入式結構中。
該絕緣層500的嵌入式結構允許閘極電極及連接電極的頂部表面(表面)被暴露，而無需形成接觸孔，藉以減少遮罩的數目。
雖然上述處理係閘極先處理之實例，但取代地，可使用閘極後處理。
在閘極後處理之情況中，閘極電極及連接電極係嵌入於絕緣層500中的開口之中。
半導體層601係設置於絕緣層500及連接電極411之上。
該半導體層601對應至第2圖中之電晶體21中的半導體層。
藉由形成連接電極411於與閘極電極401相同的步驟中，且設置該連接電極411於與兩個半導體層重疊的位置處，則電晶體可彼此互相電性連接，而無需形成額外的佈線。
電極701及電極702係設置於半導體層601之上。
佈線711係設置於絕緣層500及閘極電極401之上。
佈線712係設置於絕緣層500及閘極電極412之上。
佈線713係設置於絕緣層500及閘極電極421之上。
較佳地，電極701、電極702、佈線711、佈線712、及佈線713係形成於相同的步驟中。
注意的是，在第9A至9C圖中，電極702係電性連接至輸出端子OUT。
絕緣層800係形成於半導體層601，電極701，電極702，佈線711，佈線712，及佈線713之上。
絕緣層800係閘極絕緣層。
與半導體層601重疊的閘極電極901，與電極701重疊的電極913，以及與電極702重疊的電極914係設置於絕緣層800之上。
半導體層601，絕緣層800，及閘極電極901分別對應至第2圖中之電晶體21中的半導體層，閘極絕緣層，及閘極電極。
電極701，絕緣層800，及電極913分別對應至第2圖中之電容器22中的一電極，電介質層，及另一電極。
電極702，絕緣層800，及電極914分別對應至第2圖中之電容器12中的一電極，電介質層，及另一電極。
電極913及電極914係電性連接至供應低供應電壓Vss的電源供應器。
因此，在第2圖中之電晶體21中的半導體層之一端子與電容器12重疊，且在第2圖中之電晶體21中的半導體層之另一端子與電容器22重疊，以致使記憶體單元的面積可予以減少。
注意的是，電極701用作電容器12的電極以及電晶體21之源極及汲極電極的其中一者。
注意的是，電極702用作電容器22的電極以及電晶體21之源極及汲極電極的另一者。
絕緣層950係設置於閘極電極901，電極913，及電極914之上。
電性連接至絕緣層950及絕緣層800中之接觸孔中的佈線713之佈線960係設置於絕緣層950之上。
藉由定路線諸如連接電極421、佈線713、及佈線960之任何該等層(結構)，可適當地連接元件(例如，電容器及電晶體)。
因此，較佳地形成諸如連接電極421、佈線713、及佈線960之複數個結構。 <第9B圖及第7A圖>
第9B圖描繪與第9A圖中之結構相同的結構，除了設置半導體層202及閘極電極402，以及並未設置電極913之外。
第9B圖描繪其中第2圖中之半導體裝置使用第7A圖中之記憶體的情況。
半導體層202，絕緣層300，及閘極電極402分別對應至第7A圖中之MOS電容器23中的半導體層，閘極絕緣層，及閘極電極。
注意如圖9所示，在半導體層202中的縱向方向係與半導體層601中的縱向方向交錯。
半導體層202係電性連接至供應低供應電壓Vss的電源供應器。
較佳的是，閘極電極402係形成於與閘極電極401相同的步驟中，以及半導體層202係形成於與半導體層201相同的步驟中。
閘極電極402係設置於與半導體層601重疊的位置處。
第9B圖中的結構達成記憶體單元之面積的減少。 <第9C圖及第7B圖>
第9C圖描繪與第9B圖中之半導體裝置相同的半導體裝置，除了添加電極913之外。
第9C圖描繪其中第2圖中之半導體裝置使用第7B圖中之記憶體的情況。
在第9C圖中，第7B圖中之電晶體21中的半導體層、第7B圖中之電容器22、及第7B圖中之MOS電容器23係彼此互相重疊，以致使電容可增大，而不會急劇增加記憶體單元的面積。
注意的是，電極913及半導體層202係電性連接至供應低供應電壓Vss的電源供應器。 (第10A至10C圖，第5圖，以及第7A及7B圖)
第10A圖描繪與第9A圖中之半導體裝置相同的半導體裝置，除了添加閘極電極902及電極703之外。
第10B圖描繪與第9B圖中之半導體裝置相同的半導體裝置，除了添加閘極電極902及電極703之外。
第10C圖描繪與第9C圖中之半導體裝置相同的半導體裝置，除了添加閘極電極902及電極703之外。
第10A至10C圖係包含與第5圖中的開關相似之開關30的結構。
換言之，半導體層601、絕緣層800、及閘極電極902分別對應至第5圖中之開關30中的半導體層、閘極絕緣層、及閘極電極。
半導體層601，絕緣層800，及閘極電極901分別對應至第5圖中之電晶體21中的半導體層，閘極絕緣層，及閘極電極。
換言之，在第10A至10C圖中，第5圖中之電晶體21中的半導體層與第5圖中之開關30中的半導體層係由共同層所形成(成一體地形成)。
因為第5圖中之電晶體21中的半導體層與第5圖中之開關30中的半導體層係由共同層所形成(成一體地形成)，所以可防止其中設置開關30的情況中之記憶體單元面積的增加。
較佳地，閘極電極902係形成於與閘極電極901相同的步驟中。
較佳地，電極703係形成於與電極701相同的步驟中。
注意的是，在第10A至10C圖中，電極703係電性連接至輸出端子OUT。 <第16A至16C圖，第17A至17C圖，及第18A至18C圖>
氧化物半導體之半導體層601可具有高的電阻。
若在第9A至9C圖及第10A至10C圖的結構中之氧化物半導體的半導體層601具有太高的電阻時，則連接電極411與電極702(或電極701與閘極電極402)間的傳導可由於該半導體層601而斷開。
當連接電極411與電極702(或電極701與閘極電極402)間的傳導係由於半導體層601而斷開時，則不易使電荷儲存於電容器中。
為了要解決上述問題，如第16A至16C圖中所描繪地，可使用電極702延伸越過半導體層601的邊緣，且越過該邊緣之電極702的部分係設置以便與下方之連接電極411接觸。此可確保連接電極411與電極702間的傳導，即使當氧化物半導體的半導體層601具有太高的電阻時。
此外，如第16B及16C圖中所描繪地，可使電極701延伸越過半導體層601的邊緣，且越過該邊緣之電極701的部分係設置與下方之閘極電極402接觸。此可確保閘極電極402與電極701間的傳導，即使當氧化物半導體的半導體層具有太高的電阻時。
然而，若半導體層601及下方之電極(例如，連接電極411或閘極電極402)係形成使得它們無法如第16A至16C圖中所描繪地彼此互相重疊時，則記憶體單元的面積將稍為增加。
為了要解決上述問題，可將半導體層601及電極702二者設置以便如第17A至17C圖中所描繪地與連接電極411重疊，而使記憶體單元的面積減少至小於第16A至16C圖中所示之情況中的面積。
此外，如第17B及17C圖中所描繪地，可將半導體層601及電極701二者設置以便與閘極電極402重疊，而使記憶體單元的面積減少至小於第16B及16C圖中所示之情況中的面積。
在第9A至9C圖中所示的情況中，取代連接電極的形成，可將接觸孔如第18A至18C圖中所描繪地形成於絕緣層500及絕緣層300中，而提供電性連接於上方與下方電極之間。
注意的是，第16A至16C圖係分別與第9A與9C圖相關聯，且亦係與第1圖、第2圖、及第3圖相關聯。
注意的是，第17A至17C圖係分別與第9A與9C圖相關聯，且亦係與第1圖、第2圖、及第3圖相關聯。
注意的是，第18A至18C圖係分別與第9A與9C圖相關聯，且亦係與第1圖、第2圖、及第3圖相關聯。
若額外地設置有如第10A至10C圖中之電極703及閘極電極902時，則在第16A至16C圖、第17A至17C圖、及第18A及18C圖中之結構可以與第10A至10C圖、第4圖、第5圖、及第6圖相關聯。
換言之，在第16A及第16C圖、第17A至17C圖、及第18A至18C圖中之結構可以與第10A至10C圖之該等者適當地結合而使用。 <用於層之材料>
基板101，絕緣層102，及半導體層201可係半導體在絕緣體上(SOI)基板。特別地，在SOI基板中的半導體層係藉由蝕刻而被處理成為島狀，以致使基板101、絕緣層102、及半導體層201形成。
選擇性地，在第9A至9C圖及第10A至10C圖中之結構可係藉由在基板101上形成絕緣層102，且然後，半導體層201，而予以形成。
基板101可係矽晶圓、玻璃基板、石英基板、或金屬基板(例如，不鏽鋼基板)，但並未受限於此。
注意的是，可使用其中電晶體係使用矽晶圓而形成之結構，以取代第9A至9C圖及第10A至10C圖中之結構。
半導體層201及半導體層202係較佳地由包括矽之半導體所形成。
半導體層601係較佳地由氧化物半導體所形成。
絕緣層可由任何絕緣材料所形成。該等絕緣層可係氧化矽膜、氮化矽膜、包含氮之氧化矽膜、包含氧之氮化矽膜、聚醯乙胺膜、丙烯酸膜、矽氧烷聚合物膜、氮化鋁膜、氧化鋁膜、或氧化鉿膜，但並未受限於此。該等絕緣層可具有單層結構或層狀結構。
電極(包含閘極電極，連接電極，及其類似物)及佈線可由任何導電材料所形成。用於該等電極及佈線之材料可係鋁、鈦、鉬、鎢、金、銀、銅、摻雜有給予導電性之雜質的矽、各式各樣的合金、或氧化物導電材料(典型地，銦錫氧化物或其類似物)，但並未受限於此。該等電極(包含閘極電極，連接電極，或其類似物)及佈線可具有單層結構或層狀結構。
此實施例或其一部分之內容可以與任何其他的實施例及實例結合而實施。 (實施例9)
雖然實施例8已敘述頂部閘極電晶體之情況，但取代地，可使用底部閘極電晶體或具有FinFET(鰭型場效應電晶體)結構的電晶體。
選擇性地，可使用與實施例8中所敘述之該等者不同的頂部閘極電晶體。
換言之，可使用任何電晶體結構。
此實施例或其一部分之內容可以與任何其他的實施例及實例結合而實施。 (實施例10)
可使用利用p通道電晶體及n通道電晶體之反相器做為使用於第3圖及第6圖中之記憶體10中的反相器。
針對高速度之資料處理，較佳的是，p通道電晶體及n通道電晶體係使用包括矽之半導體而形成。
此實施例或其一部分之內容可以與任何其他的實施例及實例結合而實施。 (實施例11)
使用於第2圖，第3圖，第5圖，及第6圖中之記憶體20中的電晶體21較佳地係常態關閉之電晶體。
在資料處理之期間，用以使電晶體21導通的信號係供應至輸入端子IN_A。
在電力中斷(或供應電壓下跌)之期間，用以關閉電晶體21的信號係供應至輸入端子IN_A，以回應來自電壓監視器的信號。
另一方面，在其中電晶體係常態導通之電晶體的情況中，供應使電晶體21關閉之電壓的內部電源供應器80允許電晶體21保持關閉，即使在來自外部電路之電力供應中斷的情況中。
特別地，在電力中斷(或供應電壓下跌)之期間，內部電源供應器80供應使電晶體21關閉之電壓至第11A圖中的輸入端子IN_A，以回應來自電源供應監視裝置之信號。第11A圖描繪第2圖，第3圖，第5圖，及第6圖中所描繪之半導體裝置中的記憶體20。
例如，當由電壓產生器及電源供應電路所組成時，則內部電源供應器80可供應電壓以供保持電晶體21關閉之用。不用多說地，該內部電源供應器80並未受限於此，且可係具有供應用以使電晶體21保持關閉之電壓的功能之任何物。
在所有揮發性記憶體中之資料處理的執行或資料的保持需要用以供應大量電壓的電壓產生器，例如，可供應電壓的外部電路。
另一方面，該內部電源供應器80僅需供應用以保持電晶體21關閉的電壓。
因此，諸如電池之僅供應小量電壓的電壓產生器可用作該內部電源供應器80。
換言之，在其中內部電源供應器80係如第11A圖中所描繪地使用以保持電晶體21關閉的情況中，可使該內部電源供應器80的電容低於其中內部電源供應器80係設置以在所有揮發性記憶體中執行資料處理或保持資料的情況中，而藉以使裝置降低尺寸。
由於為使裝置降低尺寸之緣故，較佳的是，該內部電源供應器80由複數個記憶體單元所共享。
此外，較佳的是，複數個電晶體係如第11B圖中所描繪地串聯連接。
串聯連接複數個電晶體意指電性連接複數個電晶體的閘極且電性連接該複數個電晶體的源極及汲極，以致使該複數個電晶體的通道形成區被串聯連接。
串聯連接複數個電晶體將急劇地增加第11B圖中之L與M間的電阻。因此，即使當電晶體21係常態導通之電晶體時，亦可急劇地降低漏電流。
因而，記憶體20的保持時間可予以延長。
因此，當電晶體21係常態導通之電晶體時，則可使用其中複數個電晶體係串聯連接的結構，以取代其中設置內部電源供應器80之結構。
注意的是，亦可使用其中設置內部電源供應器80之結構(第11A圖)及其中串聯連接複數個電晶體之結構(第11B圖)二者。
雖然已敘述其中第11A圖中之結構及/或第11B圖中之結構係在當電晶體21係常態導通之電晶體時被使用的情況，但第11A圖中之結構及/或第11B圖中之結構亦可在當電晶體21係常態關閉之電晶體時被使用。
於常電晶體21係常態關閉之電晶體時使用第11A圖中之結構及/或第11B圖中之結構係較佳的，因為可降低電力中斷(或供應電壓下跌)之期間的漏電流。
此實施例或其一部分之內容可以與任何其他的實施例及實例結合而實施。 [實例1]
包括包含In、Sn、及Zn之氧化物半導體的電晶體可藉由形成氧化物半導體且同時加熱基板，或藉由在形成氧化物半導體膜之後的熱處理，而具有有利的特徵。
注意的是，In、Sn、及Zn之每一者係較佳地以大於或等於5原子百分比而被包含。
藉由在包含In、Sn、及Zn之氧化物半導體膜的形成之後才加熱基板，可增進電晶體的場效應遷移率。
該n通道電晶體的臨限電壓可以以正方向而偏移。
當n通道電晶體的臨限電壓係以正方向而偏移時，則可減少用以保持該n通道電晶體的關閉狀態之電壓的絕對值，且可降低功率消耗。
進一步地，當n通道電晶體的臨限電壓係以正方向而偏移，且該臨限電壓係大於或等於0V時，則大形成常態關閉之電晶體。
將敘述包括氧化物半導體，而該氧化物半導體包含In、Sn、及Zn之電晶體的特徵於下文。 (用於取樣A至C的共同條件)
具有15奈米的厚度之氧化物半導體層係在以下情形之下，被形成於基板上：使用具有1：1：1之In：Sn：Zn組成比(原子比)的靶極；氣體流率係Ar/O₂=6/9sccm；沈積壓力係0.4Pa；以及沈積功率係100W。
接著，將氧化物半導體層蝕刻成島狀。
然後，形成具有50奈米的厚度之鎢層於該氧化物半導體層之上，且加以蝕刻，以致使源極電極及汲極電極形成。
接著，氮氧化矽(SiON)膜係藉由電漿CVD法而使用甲矽烷氣體(SiH₄)及一氧化二氮(N₂O)來予以形成，以便具有100奈米的厚度，使得閘極絕緣層被形成。
然後，閘極電極係以以下方式而形成：氮化鉭膜係形為具有15奈米的厚度；鎢膜係形成為具有135奈米的厚度；以及將該等膜加以蝕刻。
之後，藉由電漿CVD法而形成具有300奈米的厚度之氮氧化矽(SiON)膜，且形成具有1.5微米的厚度之聚醯乙胺膜，以致使間絕緣膜被形成。
接著，用於測量之接墊係以以下方式而形成：接觸孔係形成於層間絕緣膜中；第一鈦膜係形成為具有50奈米的厚度；鋁膜係形成為具有100奈米的厚度；第二鈦膜係形成為具有50奈米的厚度；以及將該等膜加以蝕刻。
如上述地，形成具有電晶體之半導體裝置。 (取樣A)
在取樣A中，加熱並未在氧化物半導體層的沈積期間被執行至基板。
進一步地，在取樣A中，於氧化物半導體層的沈積之後，且在該氧化物半導體層的蝕刻之前，並不執行加熱處理。 (取樣B)
在取樣B中，氧化物半導體層係以加熱於200℃之基板而形成。
進一步地，在取樣B中，於氧化物半導體層的沈積之後，且在該氧化物半導體層的蝕刻之前，並不執行加熱處理。
該基板係為了要去除氧化物半導體層中之用作施體的氫，而在當形成氧化物半導體層時被加熱。 (取樣C)
在取樣C中，氧化物半導體層係以加熱於200℃之基板而形成。
進一步地，在取樣C中，於形成氧化物半導體層之後，且在蝕刻該氧化物半導體層之前，於氮氛圍中的加熱處理係執行於650℃，1小時，且然後，在氧氛圍中的加熱處理係執行於650℃，1小時。
執行650℃之加熱處理於氮氛圍中達1小時的理由係因為可去除用作氧化物半導體中之施體的氫。
在此，氧亦可藉由用以去除用作氧化物半導體中之施體的氫之加熱處理而予以釋出，且用作氧化物半導體層中之載子的氧空位將被產生。
因而，降低氧空位之功效係嘗試藉由執行650℃之加熱處理於氧氛圍中，1小時，而獲得。 (取樣A至C之電晶體的特徵)
第17A圖顯示取樣A之電晶體的初始特徵。
第17B圖顯示取樣B之電晶體的初始特徵。
第17C圖顯示取樣C之電晶體的初始特徵。
取樣A之電晶體的場效應遷移率係18.8cm²/Vsec。
取樣B之電晶體的場效應遷移率係32.2cm²/Vsec。
取樣C之電晶體的場效應遷移率係34.5cm²/Vsec。
依據以透射式電子顯微鏡(TEM)之氧化物半導體之橫剖面的觀察，而該等氧化物半導體層係藉由與取樣A至C之沈積方法相似的該等沈積方法所形成，可在藉由與取樣B及取樣C之沈積方法相似的該等沈積方法所形成的取樣中觀察到晶性，基板係在沈積期間被加熱。
進一步地，令人驚異的是，其中基板係在沈積期間被加熱的取樣具有非晶體部分及晶體部分，且該晶體部分的取向係以c軸方向而配向。
在習知多晶中，並未使晶體部分之取向被配向。因此，可謂其中基板係在沈積期間被加熱的取樣有新穎之結構。
在第12A至12C圖中之比較顯示，在沈積期間或之後所執行於基板上的熱處理可去除用作施體之氫元素，以致使N通道電晶體的臨限電壓可以以正方向而偏移。
也就是說，其中使基板在沈積期間接受加熱之取樣B的臨限電壓係在正方向中，比其中並不使基板在沈積期間接受加熱之取樣A的臨限電壓偏移更多。
此外，藉由比較其中基板係在沈積期間加熱之取樣B及取樣C，所發現到的是，其中加熱處理係在沈積之後執行之取樣C的臨限電壓係在正方向中，比其中加熱處理並未在沈積之後被執行之取樣B的臨限電壓偏移更多。
當加熱處理的溫度係更高時，則容易去除諸如氫之輕元素；因此，當加熱處理的溫度係愈高時，則愈容易去除氫。
因而，可認為該臨限電壓可藉由進一步增加沈積期間或之後的熱處理溫度，而在正方向中偏移更多。 (取樣B至C之閘極BT應力測試的結果)
閘極BT應力測試係在取樣B(無沈積後之加熱處理)及取樣C(具有沈積後之加熱處理)上執行。
首先，電晶體的V_gs-I_ds特徵係在25℃之基板溫度及10V之V_ds時測量，而測量出加熱及高的正電壓施加前之電晶體的特徵。
然後，將基板溫度設定為150℃且將V_ds設定為0.1V。
之後，施加20V至閘極絕緣膜，做為V_gs，且保持1小時。
接著，將V_gs設定為0V。
然後，測量電晶體的V_gs-I_ds特徵於25℃之基板溫度及10V之V_ds處，而藉以測量出加熱及高的正電壓施加後之電晶體的特徵。
如上述地，比較加熱及高的正電壓之施加前後的電晶體特徵係稱作正BT測試。
以同樣的方式，電晶體的V_gs-I_ds特徵係在25℃之基板溫度及10V之V_ds時測量，而測量出加熱及高的正電壓施加前之電晶體的特徵。
然後，將基板溫度設定為150℃且將V_ds設定為0.1V。
其次，施加-20V至閘極絕緣膜，做為V_gs，且保持1小時。
接著，將V_gs設定為0V。
然後，測量電晶體的V_gs-I_ds特徵於25℃之基板溫度及10V之V_ds處，而藉以測量出加熱及高的負電壓施加後之電晶體的特徵。
如上述地，比較加熱及高的負電壓之施加前後的電晶體特徵係稱作負BT測試。
第13A圖顯示取樣B之正BT測試的結果，以及第13B圖顯示取樣B之負BT測試的結果。
第14A圖顯示取樣C之正BT測試的結果，以及第14B圖顯示取樣C之負BT測試的結果。
正BT測試及負BT測試係使用以決定該等電晶體之劣化；而參照第13A圖及第14A圖所發現到的是，臨限電壓可至少藉由正BT測試而正向地偏移。
特別地，在第13A圖中所發現到的是，在當執行正BT測試時，電晶體變成常態關閉。
因而，當執行正BT測試以及電晶體之製造時的加熱處理時，則可增進臨限電壓的正向偏移且可形成常態關閉的電晶體。
第15圖顯示取樣A之電晶體的截止狀態電流與測量時之基板溫度(絕對溫度)的倒數間之關係。
在此，水平軸表示藉由以1000相乘測量時之基板溫度的倒數所獲得之值(1000/T)。
注意的是，每一微米之通道寬度的截止狀態電流係顯示於第15圖之中。
當基板溫度係125℃(1000/T約係2.51)時之截止狀態電流係小於或等於1×10^-19A。
當基板溫度係85℃(1000/T約係2.79)時之截止狀態電流係小於或等於1×10^-20A。
換言之，所發現到的是，當與包括矽半導體之電晶體相較時，可獲得極小的截止狀態電流。
該截止狀態電流係在當溫度變低時減少；因此，明顯地，可在室溫獲得更小的截止狀態電流。
此申請案係根據2011年5月19日在日本專利局所申請之日本專利申請案序號2011-112797，該申請案的全部內容係結合於本文以供參考。
10，20‧‧‧記憶體
11，21‧‧‧電晶體
12，22‧‧‧電容器
13，14‧‧‧反相器
30‧‧‧開關
40‧‧‧延遲電路
23‧‧‧MOS電容器
50‧‧‧CPU
60‧‧‧電源供應電路
70‧‧‧電源供應監視裝置
51‧‧‧管道電路
71‧‧‧比較器電路
72，73‧‧‧電阻器
101‧‧‧基板
102，300，950，500，800‧‧‧絕緣層
201，601，202‧‧‧半導體層
401，901，402‧‧‧閘極電極
411，412，421‧‧‧連接電極
701，702，913，914‧‧‧電極
711，712，713，960‧‧‧佈線
80‧‧‧內部電源供應器
第1圖描繪半導體裝置之實例；第2圖描繪半導體裝置之實例；第3圖描繪半導體裝置之實例；第4圖描繪半導體裝置之實例；第5圖描繪半導體裝置之實例；第6圖描繪半導體裝置之實例；第7A及7B圖各自描繪半導體裝置之實例；第8A及8B圖各自描繪半導體裝置之實例；第9A及9C圖各自描繪半導體裝置之實例；第10A及10C圖各自描繪半導體裝置之實例；第11A及11B圖各自描繪半導體裝置之實例；第12A及12C圖各自描繪實例1中之取樣的初始特徵；第13A及13B圖各自描繪實例1中之取樣的正BT測試結果；第14A及14B圖各自描繪實例1中之取樣的負BT測試結果；第15圖描繪測量期間之截止狀態電流與基板溫度間的關係；第16A至16C圖各自描繪半導體裝置之實例；第17A至17C圖各自描繪半導體裝置之實例；以及第18A至18C圖各自描繪半導體裝置之實例。
10，20‧‧‧記憶體

权利要求:
Claims (16)
[1] 一種半導體裝置，包含記憶體單元，該記憶體單元包含：記憶體；電晶體，包含氧化物半導體；以及電容器，其中該電晶體之源極及汲極的其中一者係電性連接至該記憶體的輸出埠，且其中該電晶體之該源極及該汲極的另一者係電性連接至該電容器。
[2] 如申請專利範圍第1項之半導體裝置，其中該記憶體係揮發性記憶體。
[3] 如申請專利範圍第1項之半導體裝置，其中該記憶體包含電容器及電晶體，該電晶體包含矽。
[4] 如申請專利範圍第1項之半導體裝置，進一步包含管道電路，其中該管道電路包含第一級及第二級，且其中該記憶體單元係設置於該第一級與該第二級之間。
[5] 一種半導體裝置，包含記憶體單元，該記憶體單元包含：記憶體；電晶體，包含氧化物半導體層；電容器；以及開關，其中該記憶體的輸出埠係電性連接至該開關的一端子，其中該開關的另一端子係電性連接至該電晶體之源極及汲極的其中一者，且其中該電晶體之該源極及該汲極的另一者係電性連接至該電容器。
[6] 如申請專利範圍第5項之半導體裝置，其中該記憶體係揮發性記憶體。
[7] 如申請專利範圍第5項之半導體裝置，其中該記憶體包含電容器及電晶體，該電晶體包含矽。
[8] 如申請專利範圍第5項之半導體裝置，其中該開關係資料碰撞防止開關。
[9] 如申請專利範圍第5項之半導體裝置，其中該開關包含氧化物半導體層，且其中在該電晶體中之該氧化物半導體層及在該開關中之該氧化物半導體層係由共同層所形成。
[10] 如申請專利範圍第5項之半導體裝置，進一步包含管道電路，其中該管道電路包含第一級及第二級，且其中該記憶體單元係設置於該第一級與該第二級之間。
[11] 一種半導體裝置，包含記憶體單元，該記憶體單元包含：記憶體；第一電晶體，包含氧化物半導體層；電容器；第二電晶體；以及延遲電路，其中該記憶體的輸出埠係電性連接至該第二電晶體之源極及汲極的其中一者，其中第二電晶體之該源極及該汲極的另一者係電性連接至該第一電晶體之源極及汲極的其中一者，其中該第一電晶體之該源極及該汲極的另一者係電性連接至該電容器，其中該延遲電路的輸入端子係電性連接至該第一電晶體之閘極，且其中該延遲電路的輸出端子係電性連接至該第二電晶體之閘極。
[12] 如申請專利範圍第11項之半導體裝置，其中該記憶體係揮發性記憶體。
[13] 如申請專利範圍第11項之半導體裝置，其中該記憶體包含電容器及電晶體，該電晶體包含矽。
[14] 如申請專利範圍第11項之半導體裝置，其中該第二電晶體係資料碰撞防止開關。
[15] 如申請專利範圍第11項之半導體裝置，甚中該第二電晶體包含氧化物半導體層，且其中在該第一電晶體中之該氧化物半導體層及在該第二電晶體中之該氧化物半導體層係由共同層所形成。
[16] 如申請專利範圍第11項之半導體裝置，進一步包含管道電路，其中該管道電路包含第一級及第二級，且其中該記憶體單元係設置於該第一級與該第二級之間。

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法律状态:

优先权:

申请号 | 申请日 | 专利标题

JP2011112797||2011-05-19||

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