• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    一種具有複數線之積體電路裝置，其中該等線之寬度及相鄰線之間的間隔係在一小範圍內變動，其無關於因為製造該裝置中所涉及的光微影程序或其他圖案化程序所引致的變化。一種連續的側壁間隔物形成程序，用於形成用於該等線之蝕刻遮罩，其導致第一與第二組之側壁間隔物係以一交替方式配置。因為這個連續的側壁間隔物程序，在該等複數線之間之該等線的寬度變化及相鄰線之間的間隔係取決於側壁間隔物之尺寸變化。這些變化無關於該圖案化程序所引致的中間遮罩元件之尺寸變化，且可受控於遠低於該圖案化程序所引致之中間遮罩元件之尺寸變化的一分布。
    公开号:TW201308574A
    申请号:TW101115448
    申请日:2012-05-01
    公开日:2013-02-16
    发明作者:Victor Moroz；Xi-Wei Lin
    申请人:Synopsys Inc；
    IPC主号:H01L21-00
    专利说明:
    製造高密度積體電路裝置的方法
    本發明係有關於積體電路製造，且更特別的是有關於製造高密度積體電路裝置的方法。
    光微影程序可用來形成各種積體電路結構於半導體晶圓上。在光微影術中，這些結構之部件通常是藉由曝光遮罩圖案(或標線)來投射影像於晶圓上而產生，該晶圓塗覆有感光材料，例如光阻。在曝光之後，形成於光阻中之圖案可之後透過蝕刻被轉移至下面的層(例如金屬、多晶矽..等等)，以產生所要的部件。
    因為光微影程序所導致的線寬變化(或臨界尺寸(CD,Critical Dimension))，與製造具有非常小之部件的裝置有關的一個問題會發生。具體地，光阻材料特性、程序狀況與其他因素可能導致光阻之已圖案化之線的間隔與寬度的隨機變化高於其長度。僅沿著一個邊緣的變化被稱為線邊緣粗糙度(LER,line edge roughness)。
    在一般微影圖案程序中，光阻之一系列平行線被使用作為蝕刻遮罩，以產生下面的層中的材料之一對應系列平行線。在此情況中，光阻之已圖案化之平行線中的隨機變化將轉變成下面的層中的平行線的臨界尺寸。隨著程序技術持續縮小，此隨機變化變成材料之平行線的臨界尺寸的較大比例，其可導致裝置(例如使用這些材料線所實施的電晶體)中的顯著性能可變性。
    此外，此種程序將導致光阻之相鄰平行線之間的間隔的隨機、不平均變化，其接著轉移至材料之相鄰線之間的間隔。此不平均間隔導致熱壓中的變化，該熱壓在製造期間發生在材料之一給定線的任一側上，這可能導致可靠度問題且降低良率。例如，一般製造技術包括在矽線之間形成絕緣材料之淺溝渠隔離(STI,shallow trench isolation)結構。在製造程序期間，這些結構經歷熱循環，其導致矽與相鄰STI之間的熱機械壓力。材料之一給定線的任一側上的間隔差異導致任一側上所引致之熱壓中的變化，其可能在製造期間顯著變形該矽且可能導致該矽倒下。
    因此，需要提供高密度積體電路裝置，其克服或解決光微影程序所導致之臨界尺寸變化所導致的問題，藉此改善此種裝置之製造良率與性能。
    一種具有複數線之積體電路裝置，其中該等線之寬度及相鄰線之間的間隔係在一小範圍內變動，其無關於因為製造該裝置中所涉及的光微影程序或其他圖案化程序所引致的變化。一種連續的側壁間隔物形成程序，用於形成用於該等線之蝕刻遮罩，其導致第一與第二組之側壁間隔物係以一交替方式配置。該等第一與第二組中之側壁間隔物係源自一中間遮罩元件(例如一已圖案化之光阻元件)之一單一側壁表面。該等第一與第二組之側壁間隔物係藉由下述來形成：反覆沉積具有一厚度之一保形材料層於一側壁上，且之後執行一方向性蝕刻程序(其遺留該材料於該側壁上)，同時交替沉積該等第一與第二組之材料。該第一組之側壁間隔物包含一材料(例如氧化矽)，其可相對於該第二組之側壁間隔物之一材料(例如氮化矽)被選擇性蝕刻。該等第一與第二組側壁間隔物之一組界定了在一蝕刻程序期間用於形成該等線的蝕刻遮罩。因為這個連續的側壁間隔物程序，在該等複數線之間之該等線的寬度變化及相鄰線之間的間隔係取決於該等側壁間隔物之尺寸變化。該等側壁間隔物的這些變化無關於該圖案化程序所引致的中間遮罩元件之側壁表面之形狀變化，且可受控於遠低於該圖案化程序所引致之中間遮罩元件之側壁表面之形狀變化的一分布。
    在此所述之一種用於製造積體電路裝置之方法包括設置一材料層，例如一半導體基板。一第一組之側壁間隔物與一第二組之側壁間隔物被形成於該材料層上。該等第一與第二組之側壁間隔物係以一交替方式配置，使得該第一組中之相鄰側壁間隔物係被該第二組中之一單一側壁間隔物分隔，且該第二組中之相鄰側壁間隔物係被該第一組中之一單一側壁間隔物分隔。然後使用該第一與第二組側壁間隔物之一組作為蝕刻遮罩來蝕刻該材料層，藉此在由該第一與第二組側壁間隔物之另一組所界定之位置處形成複數溝渠於該材料層中。
    在此所述之連續側壁間隔物形成程序亦可被併入在特定(特徵化的)技術單元程式庫中，其用於使用電子設計自動(FDA)分析工具來實行積體電路設計。
    在此所述之製造物品包括機器可讀取資料儲存媒體，其儲存用於一積體電路的一設計項。該設計項包括佈局，該佈局包含在一積體電路裝置之製造期間將被形成於一材料層中的複數線。該設計項亦包括遮罩層，該遮罩層在該等複數線之製造期間將被形成於該材料層上。該遮罩層界定一中間遮罩元件，該中間遮罩元件具有用於製造全部該等複數線的一單一邊緣。
    在此所述之積體電路裝置包括第一複數線，其與第二複數線分隔達一最小間隔，該最小間隔係該等第一複數線中之一特定線之一寬度的至少兩倍。該等第一複數線中之每一線具有一第一線寬度粗糙度及小於該第一線寬度粗糙度的一第一線邊緣粗糙度。該等第二複數線中之每一線具有一第二線寬度粗糙度及小於該第二線寬度粗糙度的一第二線邊緣粗糙度。該等第一複數線中之所有線具有一縱向曲率，該縱向曲率不同於該等第二複數線中之該每一線的縱向曲率。
    提供本發明之上述總結，以提供本發明之一些態樣的基本了解。此總結不打算用來確定本發明之重要或關鍵元件，或者描述本發明之範圍。其唯一目的是為了用簡單的形式來呈現本發明的一些概念，作為稍後將呈現之較為詳盡敘述的前奏。本發明之其他態樣與優點可在探討下面之圖式、詳細說明、與申請專利範圍時被理解。
    下面敘述是呈現來使本領域任何熟習技藝者可以製造且使用本發明，且被提供於特定應用與其需求的內文中。所揭露實施例之各種修改對於本領域熟習技藝者將是清楚可知的，且在此界定之一般原理可以應用至其他實施例與應用，而無偏離本發明之精神與範圍。因此，本發明不打算受限於所示的實施例，但是與在此所揭露之特徵與原理一致的最寬廣範圍相符。
    圖1顯示了併入本發明之多個態樣的例示性數位積體電路設計流程的簡化圖。如同此處所有的流程圖，將可知道圖1的許多步驟可以結合、並行地執行或以不同的順序執行而不影響所達到的功能。在某些實例中，只有當特定其他改變也被作出時，步驟之重新配置將達到相同的結果，且在某些實例中，只有當滿足特定狀況時，步驟之重新配置將達到相同的結果。此種重新配置可能性對於讀者來說是明顯的。
    在高階，程序開始於產品構想(方塊100)，且用電子設計自動(EDA,Electronic Design Automation)軟體設計程序(方塊110)來實現。當設計結束時，製造程序(方塊150)與封裝及組裝程序(方塊160)發生，最後產生完成的積體電路晶片(結果170)。
    此處所述之連續側壁間隔物形成程序之實施例可使用在製造程序(方塊150)中。此外，此處所述之連續側壁間隔物形成程序亦可併入於特定(特徵化的)技術單元程式庫，以供EDA軟體設計程序(方塊110)中使用。
    EDA軟體設計程序(方塊110)包含數個步驟111-130，為了簡化而用線性方式顯示。在實際的積體電路設計程序中，特定設計可能必須透過步驟返回，直到某些測試通過。相似地，在任何實際的設計程序中，這些步驟可以不同順序及組合發生。此敘述因此是藉由背景與一般解釋的方式來提供，而非用於特定積體電路的具體或建議的設計流程。現在將提供EDA軟體設計程序(方塊110)之成分步驟之簡化敘述。
    系統設計(方塊111)：設計者敘述他們想要實施的功能，他們可以執行「如果-則怎樣」計畫來精製功能、檢查成本..等等。硬體-軟體架構可以發生在這個階段。來自Synopsys,Inc.且可使用在這個步驟的範例EDA軟體產品包括Model Architect、Saber、System Studio、與DesignWare®產品。
    邏輯設計與功能驗證(方塊114)：在這個階段，書寫用於系統中之模組的高階描述語言(HDL)碼，例如VHDL或Verilog碼，且檢查該設計的功能準確性。更具體地，檢查該設計以確保它會回應於特定輸入刺激而產生正確的輸出。來自Synopsys,Inc.且可使用在這個步驟的範例EDA軟體產品包括VCS、VERA、DesignWare®、Magellan、Formality、ESP、與LEDA產品。
    測試的合成與設計(方塊116)：在此，VHDL/Verilog被轉譯成網路表。網路表可針對目標技術而最佳化。此外，發生：測試的設計與實施可允許已完成之晶片之檢查。來自Synopsys,Inc.且可使用在這個步驟的範例EDA軟體產品包括Design Compiler®、Physical Compiler、Test Compiler、Power Compiler、FPGA Compiler、TetraMAX、與DesignWare®產品。
    網路表驗證(方塊118)：在這個步驟，網路表被檢查是否符合時序限制且符合VHDL/Verilog原始碼。來自Synopsys,Inc.且可使用在這個步驟的範例EDA軟體產品包括Formality、PrimeTime、與VCS產品。
    設計佈圖(方塊120)：在此，針對時序與頂層選路，分析與建構晶片之全部場地佈置圖。來自Synopsys,Inc.且可使用在這個步驟的範例EDA軟體產品包括Astro與IC Compiler產品。
    實體實施(方塊122)：在這個步驟發生了配置(電路元件之定位)與選路(電路元件之連接)。來自Synopsys,Inc.且可使用在這個步驟的範例EDA軟體產品包括AstroRail、PrimeTime、與Star RC/XT產品。
    分析與擷取(方塊124)：在這個步驟，在電晶體層級驗證電路功能，這接著允許「如果-則怎樣」精製。來自Synopsys,Inc.且可使用在這個步驟的範例EDA軟體產品包括AstroRail、PrimeRail、PrimeTime、與Star RC/XT產品。來自已配置與選路電路設計之寄生擷取與來自設計程式庫之時序資訊互補，以產生最終時序值，其可用於驗證且用於識別具有可用鬆弛(slack)之電路路徑。
    實體驗證(方塊126)：在這個階段，執行各種檢查功能以確保下述的正確性：製造、電性問題、微影問題、與電路圖。來自Synopsys,Inc.且可使用在這個步驟的範例EDA軟體產品包括Hercules產品。
    光罩設計完成(tape-out)(方塊127)：這個階段提供用於微影用途之光罩之生產的「光罩設計完成」資料，以生產已完成之晶片。來自Synopsys,Inc.且可使用在這個步驟的範例EDA軟體產品包括CATS(R)系列的產品。
    提高解析度(方塊128)：這個階段涉及佈局之幾何形狀操作，以改善設計之可製造性。根據迴旋演算法之面積影像模擬(使用在此處所述之多核心處理系統來執行)可使用在設計的這個階段中，以及其他階段。來自Synopsys,Inc.且可使用在這個步驟的範例EDA軟體產品包括Proteus/Progen、ProteusAF、與PSMGen產品。
    遮罩製備(方塊130)：這個階段包括遮罩資料製備與遮罩本身之寫入。來自Synopsys,Inc.且可使用在這個步驟的範例EDA軟體產品包括CATS(R)系列的產品。
    EDA中涉及的另外程序(未個別顯示於圖1中)包括單元之特徵化，其可使用目標技術來實施，以產生單元程式庫之設計項，用於實體實施期間的配置與選路功能。該設計項可例如為邏輯單元程式庫項或記憶體區塊。記憶體區塊可例如為4、8、16、32或64單元寬。在以下的討論中，設計項係敘述於邏輯單元程式庫項之上下文中。將理解到，在此處敘述之技術亦可實作於記憶體區塊或其他種類的設計項中。
    標準單元程式庫可包括可使用一製造線來製造的大量的項，包括單元之特徵資料，其界定低階邏輯功能(例如涉及較少數量之電晶體的NAND、AND、NOR、OR、INVERT、正反器、鎖存器與緩衝器)。該等單元一般為針對特定實施技術的最佳化、全客製化佈局，其最小化延遲與面積。一般標準單元程式庫包括每個單元的佈局資料、功能定義、延遲資訊、功率資訊、與雜訊資訊。程式庫中之單元的項可包括其他資訊，例如單元的SPICE模型、高階描述語言模型、寄生擷取模型、與設計規則檢查卡片組。
    實施在此所述之連續側壁間隔物形成程序技術的特徵化單元程式庫的實施例可被使用於一或多個上述階段的期間。
    圖2-10說明在此所述之連續側壁間隔物形成程序之實施例之製造程序流程中的多個階段。將理解到，參照圖2-10所敘述之程序步驟與結構並未敘述了製造積體電路裝置的完整程序。在此所述之連續側壁間隔物形成程序可被使用於各種積體電路構件之製造中。
    圖2A與2B分別說明了圖案化於材料層210上之中間遮罩元件200的俯視圖與剖面視圖。中間遮罩元件200具有側壁表面205。中間遮罩元件200可例如藉由使用微影程序來圖案化一層光阻而形成。其他材料可替代地用於中間遮罩元件200。材料層210可例如包含矽或其他半導體材料。替代地，材料層210可包含其他材料，且可為半導體材料與遮罩元件200之間的中間層。
    之後，保形的第一材料層300形成於圖2A與2B中所示之結構上，產生圖3A與3B之俯視圖與剖面視圖中所示之結構。可在圖3A與3B中看出，第一材料層300是在中間遮罩元件200之側壁表面205上，第一材料層300可例如使用化學汽相沉積(CVD,chemical vapor deposition)來形成。
    之後，非等向蝕刻程序(例如反應式離子蝕刻)實施於第一材料層300上，以移除一些第一材料層300，藉此形成側壁間隔物400於側壁表面205上。所產生的結構係例示於圖4A與4B之俯視圖與剖面視圖中。
    在形成側壁間隔物400之後，移除中間遮罩元件200，產生圖5A與5B之俯視圖與剖面視圖中所示之結構。
    之後，保形的第二材料層600形成於圖5A與5B中所示之結構上，產生圖6A與6B之俯視圖與剖面視圖中所示之結構。第二材料層600之材料與側壁間隔物400之材料(亦即，第一材料層300之材料)係針對可被選擇性蝕刻的能力來選擇，如同以下所述。在例示的實施例中，第二材料層600為二氧化矽，且側壁間隔物400為氮化矽。
    非等向蝕刻程序之後實施於第二材料層600上，以形成側壁間隔物700於側壁間隔物400之第一側壁表面405上，且形成側壁間隔物710於側壁間隔物400之第二相反側壁表面410上，產生圖7A與7B中所示之結構。
    之後，保形的第三材料層(包含相同於或相似於第一材料層300之材料的材料)形成於圖7A與7B中所示之結構上。保形的第三材料層之後被非等向蝕刻，以形成側壁間隔物800於側壁間隔物700之側壁表面705上，且形成側壁間隔物810於側壁間隔物710之側壁表面715上，產生圖8A與8B中所示之結構。
    側壁間隔物400、800與810整體在此稱為第一組之側壁間隔物。側壁間隔物700、710整體在此稱為第二組之側壁間隔物。可在圖8A-8B中看出，第一與第二組之側壁間隔物係以一交替方式配置，使得第一組中之相鄰側壁間隔物係被第二組中之一單一側壁間隔物分隔，且第二組中之相鄰側壁間隔物係被該第一組中之一單一側壁間隔物分隔。當在此使用時，如果兩個項目沒有被相同種類之另一項目分隔，則這兩個項目是彼此「相鄰」。例如，如果兩條線之間沒有中間的線，甚至如果兩條線沒有觸碰彼此，則這兩條線被視為彼此「相鄰」。術語「相鄰」並未要求緊接相鄰，除非明確要求。如同以下更詳細敘述的，接著使用第一與第二組側壁間隔物之一組作為蝕刻遮罩來在材料層210中執行蝕刻，藉此在由第一與第二組側壁間隔物之另一組所界定之位置處形成複數溝渠於材料層210中。
    之後，沉積一充填材料900，且執行平坦化程序(例如化學機械研磨(CMP,Chemical Mechanical Polishing))，產生圖9A與9B中所示之結構。
    之後，移除第一組之側壁間隔物(側壁間隔物400、800與810)，以暴露材料層210之頂面。之後，使用第二組之間隔物(側壁間隔物700、710)作為蝕刻遮罩來蝕刻材料層210，以在由第一組之側壁間隔物(側壁間隔物400、800與810)所界定之位置處形成溝渠1000(延伸進入材料層210中)。充填材料900與第二組之間隔物之後被移除，產生圖10A與10B中所示之結構。
    相鄰溝渠1000界定材料層210中之材料線1010。溝渠1000具有溝渠寬度1005。材料線1010具有線寬度1015。溝渠寬度1005與線寬度1015可例如少於或等於15 nm。
    在例示的範例中，蝕刻遮罩為第二組之側壁間隔物(700、710)。替代地，蝕刻遮罩可為第一組之側壁間隔物(400、800、810)。
    在例示的範例中，兩個材料線1010形成於材料層210中。用於形成交替的第一與第二組中之側壁間隔物的上述技術亦可重複數次，以在蝕刻之前形成額外的側壁間隔物，使得任何數量的材料線都可形成於材料層210中。
    在替代的實施例中，並非在移除第一組之側壁間隔物之後蝕刻材料層210，而可在材料層210之已曝露頂面上形成第二材料層，以界定第二材料層的線。第二材料層可例如為磊晶生長於材料層210之已曝露頂面上。遺留的間隔物可之後被部分蝕刻，以曝露第二材料層線之側表面，使得FinFET可以形成。
    因為圖2-10中所示之連續側壁間隔物形成程序，溝渠寬度1005與線寬度1015可以非常一致，且遍及該裝置的各個溝渠與各個線實質上為相同。在此所用之術語「實質上」係打算符合製造容忍度。例如，對於給定之溝渠或線，溝渠寬度1005及/或線寬度1015中之變化係少於10%。此外，遍及該裝置之溝渠寬度1005與線寬度1015中之變化可少於10%。這些小變化會發生，因為溝渠寬度1005與線寬度1015在各個溝渠與各個線之間具有個別的變化，其取決於用來形成它們的第一與第二組之側壁間隔物的尺寸變化。側壁間隔物中之變化接著是由薄膜沉積技術與非等向蝕刻狀況來決定，其可被立即且重複控制。因此，溝渠寬度1005與線寬度1015中之這些變化無關於因為形成中間遮罩元件200中所涉及的光微影程序或其他圖案化程序所引致的變化，且可受控於遠低於因為形成中間遮罩元件200中所涉及的光微影程序或其他圖案化程序所引致之變化的一分布。因此，利用材料線1010所實施之積體電路元件(例如FinFET電晶體)、互連線、或其他小部件(例如奈米線)在整個裝置之中將展現非常一致的性能。此外，因為溝渠寬度1005是一致的且實質上對於各個溝渠是相同的，給定之材料線1010將展現相似的熱壓於各側上，例如可能發生於後續之製造程序期間。因此，在此所述之技術以先前技術不可能的方式提供了展現一致性能與高良率的高密度積體電路裝置。
    在上述範例中，連續側壁間隔物程序係施行於中間遮罩元件之單一側壁表面上。在一些實施例中，在此所述之技術可以藉由同時利用中間遮罩元件之相反側壁表面來施行。在此實例中，利用中間遮罩元件之另一側壁表面，第三與第四組之側壁間隔物可以相似的交替方式形成。第三與第四組側壁間隔物之一組可之後在蝕刻程序期間使用作為蝕刻遮罩，藉此形成另外的複數溝渠與線。
    在圖2A中之簡化平面視圖中，中間遮罩元件200之側壁表面205係顯示為具有理想直線。在實際的裝置中，因為用於形成中間遮罩元件200之圖案化程序中的不完美，側壁表面205將具有形狀變化。因為這些不完美，側壁表面205之形狀具有相關的線邊緣粗糙度。在此所用之術語「線邊緣粗糙度(LER,line edge roughness)」是指該邊緣的實際位置相對於沿著該線之一區段之平均線邊緣位置的統計測量(例如標準差)。當在此使用時，術語「線寬度粗糙度(LWR,line width roughness)」是指該實際線寬度相對於沿著該線之一區段之長度之平均線寬度的統計測量(例如標準差)。
    圖11說明中間遮罩元件1100之平面視圖，中間遮罩元件1100具有第一側壁表面1105(具有第一明確LER)與第二側壁表面1110(具有第二明確LER)。圖12說明線1210與溝渠1200、及線1260與溝渠1250之平面視圖，它們是藉由圖3-10中例示之程序所製造，且使用中間遮罩元件1100來取代中間遮罩元件200。
    如同圖11與12中所示，側壁表面1105之形狀變化被帶至第一線1210之邊緣之形狀。類似的，側壁表面1110之形狀變化被帶至第二線1260之邊緣之形狀。
    因為用於界定溝渠1200與線1210之位置的側壁間隔物是源自單一側壁表面1105，該程序以自對準與自間隔之方式形成該等線1210。如同上述，薄膜沉積技術與非等向蝕刻狀況可被立即控制，使得源自側壁表面1105的側壁間隔物的尺寸變化遠少於側壁表面1105中之變化。因此，側壁表面1105之形狀(或輪廓)係以實質上相同的方式帶至每一對應側壁間隔物之形狀，且因此帶至每一溝渠1200與線1210之形狀。因此，線1210之形狀與溝渠1200之形狀係相互關聯，使得每一線1210之邊緣之位置以實質上同步的方式波動。因此，給定之材料線1210之線寬度1215之變化本質上係無關於界定線寬度1215之相反側之位置之變化，且可受控於遠低於界定線寬度1215之相反側之位置之變化的一分布。由於同樣的原因，給定之溝渠1200之寬度1205之變化本質上係無關於界定溝渠1200寬度之相鄰線之該等側之位置之變化，且可受控於遠低於界定溝渠1200寬度之相鄰線之該等側之位置之變化。換句話說，每一特定線1210之LWR係實質上低於界定特定線1210之寬度的每一側的LER。類似的，源自第二側壁表面1110之每一特定線1260的LWR係實質上低於界定特定線1260之寬度的每一側的LER。
    作為一範例，使用微影程序，中間遮罩元件1100之側壁表面1105的LER可為6 nm。如同上面所解釋的，此LER以同調的、同步的方式轉移至每一線1210之邊緣。因此，每一線1210之LWR將遠遠較小，例如為1 nm。這導致每一線1210具有實質上低於光微影或其他圖案化程序中之變化的臨界尺寸變化。
    因為側壁程序的保形性質，該等線1210沿著垂直於側壁表面1105之方向相間隔。此外，側壁表面1105之平面視圖輪廓代表了線1210與溝渠1200。此外，因為側壁表面1105與側壁表面1110的形狀差異(由在圖案化程序中之變化所導致)，所有第一線1210具有不同於每一第二線1260之縱向曲率的縱向曲率。
    如同圖11與12中所示，中間遮罩元件1100的不一致寬度(因為側壁表面1105、1110之形狀之間的差異所導致)會導致第一線1210與第二線1260之間的不相等間隔。為了消除或克服由於該等線之間的不一致間隔所導致的不相等熱機械壓力的相關問題，第一線1210與第二線1260分隔達一最小間隔1275。最小間隔1275係該等第一線1210與第二線1260中之一特定線之寬度的至少兩倍。
    當在此使用時，術語「線」不需要是指具有平行彼此之實質上直線的形狀。例如，中間遮罩元件之側壁表面可為弧的形式，具有曲率半徑。在此種實例中，該等線係形成為套疊的弧。
    在例示的範例中，溝渠寬度1205與線寬度1215實質上相同。因此，該等線與溝渠具有實質上一致的形狀。這會發生是因為在例示的範例中第一組之側壁間隔物的尺寸是實質上相同於第二組之側壁間隔物的尺寸。替代地，藉由改變用於形成第一與第二組之側壁間隔物的沉積與蝕刻程序，第一組之側壁間隔物的尺寸可不同於第二組之側壁間隔物的尺寸。例如，第一組之側壁間隔物可藉由第一程序形成，使得溝渠寬度具有第一標稱值(其對於各個溝渠實質上為相同)。第二組之側壁間隔物可藉由第二程序形成，使得線寬度具有第二標稱值，其不同於第一標稱值，且其對於各個線實質上為相同。
    如同上述，在此所述之連續側壁間隔物形成程序亦可併入於特定(特徵化的)技術單元程式庫，以供EDA軟體設計程序中的使用。
    圖13是適於與本技術之實施例一同使用之電腦系統1310的簡化方塊圖。電腦系統1310通常包括處理器1314，處理器1314可透過匯流排子系統1312而與多個週邊裝置通訊。
    週邊裝置可包括儲存子系統1324(包含記憶體子系統1326與檔案儲存子系統1328)、使用者介面輸入裝置1322、使用者介面輸出裝置1320、與網路介面子系統1316。輸入與輸出裝置允許使用者與電腦系統1310互動。網路介面子系統1316提供介面給外在網路(包括到通訊網路1318的介面)，且透過通訊網路1318耦接至其他電腦系統中之對應介面裝置。通訊網路1318可包含許多互連電腦系統與通訊鏈路。這些通訊鏈路可為有線鏈路、光學鏈路、無線鏈路、或任何其他用於資訊通訊的機制。雖然在一實施例中，通訊網路1318是網際網路，在其他實施例中，通訊網路1318可為任何合適的電腦網路。
    使用者介面輸入裝置1322可包括鍵盤、指向裝置(例如滑鼠、軌跡球、觸控盤、或手寫板)、掃描器、整併於顯示器中的觸控螢幕、音訊輸入裝置(例如聲音識別系統、麥克風)、與其他種類的輸入裝置。通常，術語「輸入裝置」的使用是打算包括：輸入資訊至電腦系統1310中或通訊網路1318上之所有可能種類之裝置與方式。
    使用者介面輸出裝置1320可包括顯示器子系統、印表機、傳真機、或非視覺顯示器(例如音訊輸出裝置)。顯示器子系統可包括陰極射線管(CRT,Cathode Ray Tube)、平板裝置(例如液晶顯示器(LCD))、投影裝置、或用於產生可視影像的一些其他機構。顯示器子系統亦可提供非視覺顯示，例如透過音訊輸出裝置。通常，術語「輸出裝置」的使用是打算包括：從電腦系統1310輸出資訊至使用者或另一機械或電腦系統之所有可能種類之裝置與方式。使用者介面輸出裝置1320可用於提供在此所述之操作之結果的圖形顯示。
    儲存子系統1324儲存基本程式指令與資料結構，它們提供在此所述之所有或一些EDA工具的功能，包括併入在此所述之連續側壁間隔物形成程序之細節的特定(特徵化的)技術單元程式庫項。特徵化單元程式庫項界定了對應於積體電路設計之各種元件之實體佈局(二維形狀、尺寸、位置與方向)，以及遮罩層之形狀，該遮罩層將被使用於利用在此所述之連續側壁間隔物形成程序之製造期間。描述為單元程式庫項的積體電路設計的範圍可從個別電晶體與數個電晶體所形成之小構件(例如簡單邏輯閘)到較大邏輯功能、記憶體與甚至超大構件(例如電腦處理器與系統)。
    這些單元程式庫項係提供於程式庫中(程式庫可取得自各種來源，例如晶圓代工廠、ASIC公司、第三世界IP供應商、與甚至EDA公司)，且可由設計者在設計較大電路時使用。單元程式庫項通常包括此種資訊：示意繪圖之圖形符號；硬體描述語言(例如Verilog)之文本；網路表，描述積體電路中之裝置、它們之間的互連、以及輸入與輸出節點；用一或多個幾何描述語言(例如GDSII)的電路佈局；配置與選路系統所使用之已包括幾何形狀之摘要；設計規則檢查卡片組；描述單元程式庫項如何形成於半導體基板中的資訊，包括將被用於形成該電路之每一遮罩的形狀..等等。一些程式庫可包括每一單元程式庫項之較少資訊，且其他程式庫可包括較多。在一些程式庫中，該等項是提供在個別檔案中，而在其他程式庫中，它們被結合進單一檔案、或含有多個不同項之項的一個檔案中。在所有實例中，檔案是儲存與分布在電腦可讀取媒體上，或者由使用者電性地發送與儲存在電腦可讀取媒體上。單元程式庫通常含有多個版本的相同邏輯功能(在面積、速度、及/或功率消耗係不同)，以允許設計者或自動工具選擇在這些特性中作出折衷。單元程式庫亦可想成為單元程式庫項之資料庫。當在此使用時，術語「資料庫」不需要是指任何一致的結構。例如，二或更多個別的資料庫當被視為是一起時，仍然構成一「資料庫」，如同該術語在此處被使用的一般。
    記憶體子系統1326通常包括數個記憶體，包括主要隨機存取記憶體(RAM)1330，其中儲存有固定的指令。檔案儲存子系統1328提供程式與資料檔案的永久儲存，且可包括硬碟機、軟碟機、以及相關的可移除媒體、CD-Rom碟機、光碟機、或可移除媒體匣。實施某些實施例之功能的資料庫與模組可由檔案儲存子系統1328儲存。主機記憶體1326除了其他東西之外還包含電腦指令，當電腦指令被處理器子系統1314執行時導致電腦系統1310操作或執行在此所述之功能。當在此使用時，所謂運作於「主機」或「電腦」上或中的程序與軟體係回應於主機記憶體子系統1326中之電腦指令與資料而在處理器子系統1314上執行，主機記憶體子系統1326包括用於此類指令與資料的任何本地或遠端儲存器。
    匯流排子系統1312提供一種機制，使電腦系統1310之各種子系統與構件如所欲地彼此通訊。雖然匯流排子系統1312係示意地顯示為單一匯流排，匯流排子系統之替代實施例可使用多個匯流排。
    電腦系統1310本身可為變化種類，包括個人電腦、可攜式電腦、工作站、電腦終端、網路電腦、電視、大型電腦、伺服器群、或任何其他資料處理系統或使用者裝置。因為電腦與網路不斷變化的特性，圖13中所繪之電腦系統1310的描述係打算僅作為特定範例，目的為用於說明本發明之特定實施例。許多其他電腦系統1310的配置可能具有多於或少於圖13中所繪之電腦系統的構件。
    圖14顯示一製造物品，包含電腦可讀取媒體1340，其可為與檔案儲存子系統1328及/或網路介面子系統1316相關的媒體。電腦可讀取媒體1340可為硬碟、軟碟、CD-ROM、光學媒體、可移除媒體匣、磁帶驅動設備、快閃記憶體或其他資料儲存媒體，其上儲存有可由電腦執行之指令，以用於銷售及/或安全保存。單一電腦可讀取媒體(當該術語在此使用時)亦可包含多於一個實體項，例如複數CD-ROM或複數RAM區段、或數種不同媒體之組合。當在此使用時，該術語不僅包括隨時間變化之信號，其中資訊以信號隨時間變化的方式被編碼。電腦可讀取媒體1340儲存資料結構與可執行檔案1380，包括併入在此所述之連續側壁間隔物形成程序之細節的特定技術單元程式庫項。
    圖15A顯示積體電路佈局1400之簡化範例，其可構成程式庫中的簡單程式庫單元項或較大單元之部分。為了說明的目的，圖15B顯示了圖15A中例示的佈局視圖的剖面。
    在此範例中，佈局1400為FinFET電晶體之陣列。它包括平行延伸於第一方向中且跨越P通道擴散佈局區1420的三個閘極導體形狀1410、1412、1414。三個閘極導體形狀1450、1452、1454延伸越過N通道擴散佈局區1430。區1420、1430被淺溝渠隔離(STI)結構1470分隔。P通道擴散佈局區1420包括三個已摻雜半導體材料線(或鰭)1422、1424、1426，平行延伸於垂直第一方向的第二方向中。線1422、1424、1426藉由絕緣材料之STI結構1423而彼此分隔。N通道擴散佈局區1430包括三個已摻雜半導體材料線(或鰭)1432、1434、1436，亦平行延伸於第二方向中，且藉由STI 1433而彼此分隔。
    P通道FinFET電晶體位於閘極導體形狀1410、1412、1414與線1422、1424、1426的相交區。類似的，N通道FinFET電晶體位於閘極導體形狀1450、1452、1454與線1432、1434、1436的相交區。
    在此範例中，佈局1400亦包括遮罩層，界定了具有圖式中所示之幾何形狀的中間遮罩元件1450。中間遮罩元件1450係使用於利用在此所述之連續側壁間隔物形成程序來形成線1422、1424、1426與線1432、1434、1436的製造程序期間。
    因為在此所述之連續側壁間隔物形成程序中所執行的連續步驟，沒有產生具有形狀對應於個別線1422、1424、1426、1432、1434、1436的遮罩。反而，中間遮罩元件1450的單一邊緣1452(對應於已製造之中間遮罩元件的單一側壁表面)被使用於用於製造全部複數線1422、1424、1426之在此所述的程序期間。相似的，中間遮罩元件1450的單一邊緣1452被使用於製造全部複數線1432、1434、1436。
    實體佈局與遮罩之描述較佳地是用善於描述圖形表示的格式，例如Graphic Design System II(GDSII)。
    圖16為流程圖，用於產生實施在此所述之連續側壁間隔物形成程序的特定技術程式庫單元項。圖16中之流程圖亦可利用來產生特定技術記憶體區塊或其他種類的設計項。
    在步驟1602中，電路被設計來用於程式庫單元項。步驟1602大體對應至圖1之步驟100與步驟111-118。步驟1602中之電路設計是指閘極或電晶體層級的設計，在來自Verilog或VHDL設計或類似者的編譯之後，且在佈局之前。在步驟1602之後，該電路設計是以網路表檔案來表示。
    在步驟1604中，該電路設計被佈局出。在此程序中，輸入係包括來自步驟1602的網路表檔案與特定程序參數(步驟1606)，以供使用於在此所述之連續側壁間隔物程序中，特定程序參數例如可取得自用來製造該裝置的晶圓代工廠。這些程序參數除了其他東西之外界定了特定程序設計規則與中間遮罩元件的幾何形狀，中間遮罩元件將被用於形成網路表中所指明之電路設計中之元件，例如FinFET電晶體、互連線、與其他小型高密度部件。根據網路表與特定程序參數，電路設計的基本部件與將被形成於每一遮罩上的形狀被適當地佈局出且結合。
    在步驟1608中，針對所使用晶片面積、時序驗證、功率消耗、實體驗證、與許多其他因子，分析已佈局出的電路。如果判定電路性能如同佈局般是可接受的，則程式庫單元項的佈局檔案就完成了(步驟1610)。因此，提供程式庫單元項，其界定了已經使用在此所述之連續側壁間隔物程序之特定程序參數來最佳化的電路設計的佈局。
    圖17為簡化流程圖，用於製造積體電路。在步驟1702中，積體電路被設計。在步驟1702之後，該積體電路設計是以網路表檔案來表示。
    在步驟1704中，該積體電路設計被佈局出。步驟1704包括針對進來的網路表中所指定的個別電路裝置來選擇特徵化單元程式庫項。根據電路設計，程式庫單元被放入佈局中且互相連接。該佈局係表示於一幾何檔案中，其除了其他東西之外界定了中間遮罩元件的幾何形狀，中間遮罩元件將被用於執行在此所述之連續側壁間隔物程序。幾何檔案可具有數種標準格式之任一，例如GDSII、OASIS、CREF..等等，或其可具有非標準格式。
    在步驟1706中，透過數個步驟修改該佈局，以較佳地實現設計者目的。設計者之目的可從理想的佈局形狀看出，且作出修改來在最終的積體電路中較佳地達到該目的。在此步驟中發生光學接近校正。已修改的佈局再次表示於一幾何檔案中，通常使用上述幾何檔案格式之一。
    在步驟1708中，根據來自步驟1706之已修改的佈局，製造微影遮罩。在步驟1710中，使用該等遮罩且執行在此所述之連續側壁間隔物程序來製造積體電路。
    雖然本發明係參照上面細述之較佳實施例與範例而揭露，將理解到，這些範例是打算作為說明而非限制的方式。將理解到，修改與組合將隨時發生於該領域中熟習技藝者，該等修改與組合將落在本發明之精神與下述申請專利範圍之範圍內。所請求者係如下述申請專利範圍中所述。
    100,110,111,114,116,118,120,122,124,126,127,128,130,150,160‧‧‧方塊
    170‧‧‧結果
    200‧‧‧中間遮罩元件
    205‧‧‧側壁表面
    210‧‧‧材料層
    300‧‧‧第一材料層
    400‧‧‧側壁間隔物
    405‧‧‧第一側壁表面
    410‧‧‧第二相反側壁表面
    600‧‧‧第二材料層
    700‧‧‧側壁間隔物
    705‧‧‧側壁表面
    710‧‧‧側壁間隔物
    715‧‧‧側壁表面
    800‧‧‧側壁間隔物
    810‧‧‧側壁間隔物
    900‧‧‧充填材料
    1000‧‧‧溝渠
    1005‧‧‧溝渠寬度
    1010‧‧‧材料線
    1015‧‧‧線寬度
    1100‧‧‧中間遮罩元件
    1105‧‧‧第一側壁表面
    1110‧‧‧第二側壁表面
    1200‧‧‧溝渠
    1205‧‧‧寬度
    1210‧‧‧線
    1215‧‧‧線寬度
    1250‧‧‧溝渠
    1260‧‧‧線
    1275‧‧‧最小間隔
    1310‧‧‧電腦系統
    1312‧‧‧匯流排子系統
    1314‧‧‧處理器
    1316‧‧‧網路介面子系統
    1318‧‧‧通訊網路
    1320‧‧‧使用者介面輸出裝置
    1322‧‧‧使用者介面輸入裝置
    1324‧‧‧儲存子系統
    1326‧‧‧記憶體子系統
    1328‧‧‧檔案儲存子系統
    1340‧‧‧電腦可讀取媒體
    1380‧‧‧資料結構與可執行檔案
    1400‧‧‧佈局
    1410、1412、1414‧‧‧閘極導體形狀
    1420‧‧‧P通道擴散佈局區
    1422、1424、1426‧‧‧材料線(鰭)
    1423‧‧‧STI結構
    1430‧‧‧N通道擴散佈局區
    1432、1434、1436‧‧‧材料線(鰭)
    1433‧‧‧STI
    1450、1452、1454‧‧‧閘極導體形狀
    1450‧‧‧中間遮罩元件
    1452‧‧‧邊緣
    1470‧‧‧淺溝渠隔離(STI)結構
    1602、1604、1606、1608、1610‧‧‧步驟
    1702、1704、1706、1708、1710‧‧‧步驟
    圖1顯示了併入本發明之多個態樣的例示性數位積體電路設計流程的簡化圖。
    圖2-10說明在此所述之連續側壁間隔物形成程序之實施例之製造程序流程中的多個階段。
    圖11說明中間遮罩元件之平面視圖，中間遮罩元件具有側壁表面，側壁表面具有明確的線邊緣粗糙度。
    圖12說明了使用圖11中例示之中間遮罩元件所製造的線與溝渠的平面視圖。
    圖13是適於與本技術之實施例一同使用之電腦系統的簡化方塊圖。
    圖14顯示一製造物品，包含電腦可讀取媒體。
    圖15A顯示積體電路佈局之簡化範例，其可構成程式庫中的簡單程式庫單元項或較大單元之部分。
    圖15B顯示了圖15A中例示的佈局視圖的剖面。
    圖16為流程圖，用於產生實施在此所述之連續側壁間隔物形成程序的特定技術程式庫單元項。
    圖17為簡化流程圖，用於製造積體電路。
    210‧‧‧材料層
    1200‧‧‧溝渠
    1205‧‧‧寬度
    1210‧‧‧線
    1215‧‧‧線寬度
    1250‧‧‧溝渠
    1260‧‧‧線
    1275‧‧‧最小間隔
    权利要求:
    Claims (20)
    [1] 一種製造物品，包含：機器可讀取資料儲存媒體，儲存用於一積體電路的一設計項，該設計項包括：佈局，包含在一積體電路裝置之製造期間將被形成於一材料層中的複數線；以及遮罩層，在該等複數線之製造期間將被形成於該材料層上，該遮罩層界定一中間遮罩元件，該中間遮罩元件具有用於製造全部該等複數線的一單一邊緣。
    [2] 根據申請專利範圍第1項之製造物品，其中，該等複數線中之多條線具有實質上一致的形狀。
    [3] 根據申請專利範圍第1項之製造物品，其中，該等複數線中之相鄰的線在垂直於該遮罩元件之該單一邊緣的一方向中係彼此分隔。
    [4] 根據申請專利範圍第1項之製造物品，其中，該遮罩層之該單一邊緣係對齊於該等複數線中之一特定線之一邊緣。
    [5] 根據申請專利範圍第1項之製造物品，其中，該遮罩層之該單一邊緣具有全部該等複數線之一輪廓代表形狀。
    [6] 根據申請專利範圍第1項之製造物品，其中，該遮罩層之該單一邊緣具有該等複數線之每一者之一輪廓代表形狀。
    [7] 根據申請專利範圍第1項之製造物品，其中：該實體佈局另包含在該材料層中之第二複數線；以及該遮罩層具有用於製造全部該等第二複數線的一第二單一邊緣。
    [8] 一種用於製造積體電路裝置之方法，該方法包含：設置一材料層；形成一第一組之側壁間隔物與一第二組之側壁間隔物於該材料層上，該等第一與第二組之側壁間隔物係以一交替方式配置，使得該第一組中之相鄰側壁間隔物係被該第二組中之一單一側壁間隔物分隔，且該第二組中之相鄰側壁間隔物係被該第一組中之一單一側壁間隔物分隔；以及處理該等第一與第二組之側壁間隔物，以在由該第一組之側壁間隔物所界定之位置處形成複數線。
    [9] 根據申請專利範圍第8項之方法，其中，處理該等第一與第二組之側壁間隔物係包含使用該第一組之側壁間隔物作為蝕刻遮罩來蝕刻該材料層，藉此在由該第二組之側壁間隔物所界定之位置處形成複數溝渠於該材料層中，以形成該等複數線於該材料層中，該等複數線中之相鄰的線係被該等複數溝渠中之一對應的溝渠分隔。
    [10] 根據申請專利範圍第8項之方法，其中，處理該等第一與第二組之側壁間隔物係包含：選擇性移除該第一組之側壁間隔物，以暴露該材料層之一頂面且遺留開孔於該第二組之側壁間隔物中的相鄰側壁間隔物之間；以及形成一第二材料層於該等開孔內，以形成該等複數線於該材料層之該頂面上。
    [11] 根據申請專利範圍第10項之方法，其中，形成該第二材料層係包含執行一磊晶程序。
    [12] 根據申請專利範圍第8項之方法，其中，形成該等第一與第二組之側壁間隔物係包括：形成一中間遮罩元件於該材料層上，該中間遮罩元件具有一側壁表面；形成該第一組之一第一側壁間隔物於該中間遮罩元件之該側壁表面上，該第一組之該第一側壁間隔物具有相對的第一與第二側壁表面；移除該中間遮罩元件；以及形成該第二組之第一與第二側壁間隔物於該第一組之該第一側壁間隔物之該等個別的第一與第二側壁表面上。
    [13] 根據申請專利範圍第12項之方法，其中，該中間遮罩元件係使用一微影程序來形成。
    [14] 根據申請專利範圍第12項之方法，其中，形成該等第一與第二組之側壁間隔物另包括：形成該第一組之一第二側壁間隔物於該第二組之該第一側壁間隔物之一側面上；以及形成該第一組之一第三側壁間隔物於該第二組之該第二側壁間隔物之一側面上。
    [15] 根據申請專利範圍第8項之方法，另包含形成一第三組之側壁間隔物與一第四組之側壁間隔物於該材料層上，該等第三與第四組之側壁間隔物係以一交替方式配置，使得該第三組中之相鄰側壁間隔物係被該第四組中之一單一側壁間隔物分隔，且該第四組中之相鄰側壁間隔物係被該第三組中之一單一側壁間隔物分隔，且其中，該處理另包括處理該等第三與第四組之側壁間隔物，以在由該第三組之側壁間隔物所界定之位置處形成第二複數線。
    [16] 根據申請專利範圍第8項之方法，其中，該等複數線中之多個線具有實質上相同的寬度。
    [17] 根據申請專利範圍第8項之方法，其中，該等複數線中之相鄰的線被分隔為在該等複數線之間實質上相同的分隔寬度。
    [18] 根據申請專利範圍第8項之方法，其中，該等複數線中之該等線具有一寬度，該寬度在該等複數線之間係改變少於10%。
    [19] 根據申請專利範圍第8項之方法，其中，該等複數線中之該等線具有一寬度，該寬度少於或等於15 nm。
    [20] 一種積體電路裝置，包含：第一複數線，與第二複數線分隔達一最小間隔，該最小間隔係該等第一複數線中之一特定線之一寬度的至少兩倍；該等第一複數線中之每一線具有一第一線寬度粗糙度及小於該第一線寬度粗糙度的一第一線邊緣粗糙度；該等第二複數線中之每一線具有一第二線寬度粗糙度及小於該第二線寬度粗糙度的一第二線邊緣粗糙度；以及該等第一複數線中之所有線具有一縱向曲率，該縱向曲率不同於該等第二複數線中之該每一線的縱向曲率。
    类似技术:
    公开号 | 公开日 | 专利标题
    TWI511269B|2015-12-01|製造高密度積體電路裝置的方法
    US10089430B2|2018-10-02|Integrated circuits and methods of design and manufacture thereof
    CN107735864B|2021-08-31|衬底和具有3d几何图形上的2d材料沟道的晶体管
    US9501601B2|2016-11-22|Layout optimization of a main pattern and a cut pattern
    CN103137493B|2016-12-21|具有改进的栅极平坦性的FinFET
    US8592109B2|2013-11-26|Patterning a single integrated circuit layer using automatically-generated masks and multiple masking layers
    US20100248481A1|2010-09-30|Cad flow for 15nm/22nm multiple fine grained wimpy gate lengths in sit gate flow
    US9836569B2|2017-12-05|Leakage reduction using stress-enhancing filler cells
    TWI701829B|2020-08-11|半導體元件及其設計及製造方法
    US10204197B2|2019-02-12|Coupled-domains disturbance matrix generation for fast simulation of wafer topography proximity effects
    US20220020646A1|2022-01-20|Epitaxial growth of source and drain materials in a complementary field effect transistor |
    US20210343744A1|2021-11-04|Integrated circuit, system and method of forming the same
    Rovner2010|Circuit-Layout Co-optimization for Extremely Regular Design Fabrics in Nanoscale ICs
    Karageorgos2017|Impact of Interconnect Advanced Patterning Options on Circuit Design
    CN113809073A|2021-12-17|具有有源区域凹凸部的集成电路
    Swillam2014|Layout regularity metric as a fast indicator of process variations
    同族专利:
    公开号 | 公开日
    CN103620739A|2014-03-05|
    CN103620739B|2016-07-20|
    WO2012151209A2|2012-11-08|
    WO2012151209A3|2013-03-21|
    TWI511269B|2015-12-01|
    KR101867660B1|2018-06-15|
    US9547740B2|2017-01-17|
    US20120280354A1|2012-11-08|
    US20150143306A1|2015-05-21|
    KR101573130B1|2015-11-30|
    KR20150064226A|2015-06-10|
    KR20140015521A|2014-02-06|
    EP2705525A2|2014-03-12|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    US7187036B2|2004-03-31|2007-03-06|Taiwan Semiconductor Manufacturing Company|Connection structure for SOI devices|
    US7611944B2|2005-03-28|2009-11-03|Micron Technology, Inc.|Integrated circuit fabrication|
    US7998874B2|2006-03-06|2011-08-16|Samsung Electronics Co., Ltd.|Method for forming hard mask patterns having a fine pitch and method for forming a semiconductor device using the same|
    JP2007012855A|2005-06-30|2007-01-18|Matsushita Electric Ind Co Ltd|半導体集積回路、標準セル、標準セルライブラリ、半導体集積回路の設計方法および半導体集積回路の設計装置|
    US7572572B2|2005-09-01|2009-08-11|Micron Technology, Inc.|Methods for forming arrays of small, closely spaced features|
    EP1764827A1|2005-09-16|2007-03-21|Interuniversitair Microelektronica Centrum |Recursive spacer defined patterning|
    EP1804282A1|2005-12-29|2007-07-04|Interuniversitair Microelektronica Centrum vzw |Methods for manufacturing dense integrated circuits|
    US7799592B2|2006-09-27|2010-09-21|Taiwan Semiconductor Manufacturing Company, Ltd.|Tri-gate field-effect transistors formed by aspect ratio trapping|
    US7498265B2|2006-10-04|2009-03-03|Micron Technology, Inc.|Epitaxial silicon growth|
    US7807575B2|2006-11-29|2010-10-05|Micron Technology, Inc.|Methods to reduce the critical dimension of semiconductor devices|
    KR100817088B1|2007-02-16|2008-03-26|삼성전자주식회사|다마신 공정을 이용한 반도체 소자의 미세 금속 배선 패턴형성 방법|
    JP2008233383A|2007-03-19|2008-10-02|Toshiba Corp|パターン作成方法、パターン作成プログラム、マスクの製造方法、および半導体装置の製造方法|
    KR101004691B1|2007-09-12|2011-01-04|주식회사 하이닉스반도체|반도체 소자의 미세패턴 형성방법|
    EP2073267A1|2007-12-19|2009-06-24|INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw |Method of fabricating multi-gate semiconductor devices and devices obtained|
    US7856613B1|2008-01-30|2010-12-21|Cadence Design Systems, Inc.|Method for self-aligned doubled patterning lithography|
    US8612923B2|2009-02-06|2013-12-17|Cadence Design Systems, Inc.|Methods, systems, and computer-program products for item selection and positioning suitable for high-altitude and context sensitive editing of electrical circuits|
    US8099686B2|2009-03-27|2012-01-17|Globalfoundries Inc.|CAD flow for 15nm/22nm multiple fine grained wimpy gate lengths in SIT gate flow|
    KR101029391B1|2009-06-17|2011-04-14|주식회사 하이닉스반도체|반도체 소자의 패턴 형성방법|
    US20130168827A1|2011-09-14|2013-07-04|Kabushiki Kaisha Toshiba|Design method of wiring layout, semiconductor device, program for supporting design of wiring layout, and method for manufacturing semiconductor device|US9484447B2|2012-06-29|2016-11-01|Intel Corporation|Integration methods to fabricate internal spacers for nanowire devices|
    US8776005B1|2013-01-18|2014-07-08|Synopsys, Inc.|Modeling mechanical behavior with layout-dependent material properties|
    US9431265B2|2014-09-29|2016-08-30|International Business Machines Corporation|Fin cut for tight fin pitch by two different sit hard mask materials on fin|
    US10386828B2|2015-12-17|2019-08-20|Lam Research Corporation|Methods and apparatuses for etch profile matching by surface kinetic model optimization|
    US9792393B2|2016-02-08|2017-10-17|Lam Research Corporation|Methods and apparatuses for etch profile optimization by reflectance spectra matching and surface kinetic model optimization|
    US10032681B2|2016-03-02|2018-07-24|Lam Research Corporation|Etch metric sensitivity for endpoint detection|
    US10197908B2|2016-06-21|2019-02-05|Lam Research Corporation|Photoresist design layout pattern proximity correction through fast edge placement error prediction via a physics-based etch profile modeling framework|
    US10254641B2|2016-12-01|2019-04-09|Lam Research Corporation|Layout pattern proximity correction through fast edge placement error prediction|
    WO2018125179A1|2016-12-30|2018-07-05|Intel Corporation|Semiconductor fin design to mitigate fin collapse|
    US10534257B2|2017-05-01|2020-01-14|Lam Research Corporation|Layout pattern proximity correction through edge placement error prediction|
    US10572697B2|2018-04-06|2020-02-25|Lam Research Corporation|Method of etch model calibration using optical scatterometry|
    US10977405B2|2019-01-29|2021-04-13|Lam Research Corporation|Fill process optimization using feature scale modeling|
    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    US13/101,665|US20120280354A1|2011-05-05|2011-05-05|Methods for fabricating high-density integrated circuit devices|
    [返回顶部]