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    一種靜電放電保護電路，設有一電阻與至少一保護電晶體；電阻耦接於輸出入訊號節點與內部電路的內部節點之間，保護電晶體串聯於電壓節點與內部節點之間，各保護電晶體的閘極耦接汲極。
    公开号:TW201308573A
    申请号:TW100129128
    申请日:2011-08-15
    公开日:2013-02-16
    发明作者:Fu-Yi Tsai；Yan-Hua Peng；Chia-Ku Tsai；Ming-Dou Ker
    申请人:Faraday Tech Corp；
    IPC主号:H02H9-00
    专利说明:
    靜電放電保護電路
    本發明有關於一種靜電放電保護電路，且特別是有關於一種基於金氧半電晶體串聯架構的靜電放電保護電路。
    晶片是現代資訊社會最重要的硬體基礎。為了汲取運作所需的電力，晶片設有電力接墊，如電源接墊與地端接墊，分別將工作電壓與地端電壓傳輸至晶片內的電源繞線與地端繞線(可統稱為電力繞線)。為了要和外界電路交換訊號，晶片還設有輸出入接墊，將輸出入訊號傳輸至晶片內的訊號繞線，使晶片中的內部電路可經由此訊號繞線交換訊號。晶片中亦可劃分出不同的電源領域(power domain)，各電源領域中的內部電路操作於不同的工作電壓及/或地端電壓，而不同電源領域的內部電路間亦以訊號繞線交換訊號。不過，高電壓的靜電放電也會由各種接墊與繞線傳導至晶片內部；為了保護晶片不受靜電放電的危害，晶片中會設置靜電放電保護電路。
    當靜電放電事件發生在訊號繞線與電力繞線之間時，靜電放電保護電路會在兩者間導通靜電放電的電流，使靜電放電的電流不會累積成高電壓而傷害訊號繞線上的內部電路。請參考第1圖，其所示意的是一用在輸入接墊PAD上的習知靜電放電保護電路10，用以保護內部電路12；例如說，內部電路12中可包括一電晶體MP0與一電晶體MN0，分別為n通道與p通道金氧半電晶體，其閘極共同耦接於節點ni，以從節點ns的訊號繞線上接收訊號。內部電路12由節點nv1與nv2的電力繞線分別耦接直流電壓VCC(電源電壓)與GND(地端電壓)。在內部電路12中，電晶體MP0與MN0的閘極氧化層可耐受電壓可用電壓Vt_ox表示；在現代化先進製程的晶片中，內部電路會使用薄氧化層的電晶體，故可耐受的電壓Vt_ox較低。也就是說，若節點ni的電壓高於電壓Vt_ox，電晶體MP0及/或MN0的閘極氧化層就會受到傷害。
    為保護電晶體MN0與MP0的閘極氧化層，習知靜電放電保護電路10中設有一主要靜電保護元件N1、一主要靜電保護元件P1及一次級保護電路，包括一電阻R0、一電晶體N0與一電晶體P0。主要靜電保護元件N1耦接於節點ns與nv2之間；主要靜電保護元件P1耦接於節點nv1與ns之間。電晶體N0與P0分別為n通道與p通道金氧半電晶體；電晶體N0的閘極與源極共同耦接至節點nv2，汲極耦接節點ni；電晶體P0的閘極與源極則共同耦接至節點nv1，汲極亦耦接節點ni。
    靜電放電保護電路10的運作可描述如下。當靜電放電未發生時，靜電放電保護電路10的主要靜電保護元件N1與P1以及電晶體N0與P0皆不導通。當靜電放電發生於節點ns與nv2之間，若主要靜電保護元件N1未先導通，或雖然主要靜電保護元件N1已先導通，但因為大量靜電電流流過主要靜電保護元件N1而使節點ns上出現一快速增加的電壓V_ESD時，若電壓V_ESD為正(相對於節點nv2)，則電晶體N0會崩潰導通；若電壓V_ESD為負，則電晶體N0之寄生二極體會順向導通，以將節點ni導通至節點nv2。因此，節點ni上的電壓Vg可計算為：Vg=Vbd_mos+(V_ESD-Vbd_mos)*Rmos/(R0+Rmos)；其中，電壓Vbd_mos為電晶體N0導通時在節點ni與nv2間的跨壓，電阻Rmos則是電晶體N0崩潰導通時在節點ni與nv2間的等效電阻值。
    為了保護電晶體MP0與MN0的閘極，靜電放電保護電路10應使節點ni的電壓Vg低於電壓Vt_ox。換言之，習知靜電放電保護電路10的設計者應能由電晶體崩潰導通的電路模型設計電晶體N0的尺寸，並推算電阻R0的電阻值。然而，當以電路模擬軟體(如SPICE)模擬金氧半電晶體的行為時，其用以模擬通道導通(即於閘極下形成反轉層以利用汲極與源極間的載子通道導通電流)的電路模型較為精確，模擬崩潰導通的電路模型則較不精確，難以正確掌握崩潰導通的運作，連帶影響習知靜電放電保護電路10的設計與實施。
    再者，習知靜電放電保護電路10亦有其他設計應用上的難點。若電晶體MN0/MP0為薄氧化層之電晶體，則必須採用薄氧化層的電晶體來作為電晶體N0/P0才能得到較佳之保護效果，但其漏電流會較大，且其等效電容也較高，會增加節點ni上的負載，不利於高速訊號傳輸。若電晶體N0/P0為厚氧化層電晶體，則使電晶體崩潰導通的電壓較高，難以及時、快速地在靜電放電時導通，影響靜電放電保護的運作。
    另外，如美國專利US 5530612與Worley等人於EOS/ESD Symp.,p. 381,2010的論文「CDM Effect on a 65nm SOC LNA」中，亦提及以串聯二極體形成的靜電放電保護電路，如第1B圖所示；其係以二極體Da、Db1與Db2b保護電晶體MN1的閘極。不過，此種習知的靜電放電保護電路亦有缺點。二極體係以n型井與n型井中的p摻雜區分別形成陰陽兩極；要串聯多個二極體(如二極體Db1與Db2)，就要有多個n型井。這些n型井之間需有相當的間隔距離，各n型井的週邊又需設置護環(guard ring)，故習知靜電放電保護電路會佔用較大的布局，運用布局面積的效率不佳。再者，p摻雜區、n型井與地端電壓的p基底之間會形成pnp至地端的達靈頓電路(Darlington Pair)漏電路徑，導通較多的漏電流。此外，在此種習知靜電放電保護電路中，若串聯二極體的陽極與陰極係分別耦接於一第一節點與一第二節點之間，則還需額外搭配另一反方向配置的二極體；此反方向二極體的陽極與陰極分別耦接第二節點與第一節點，以導通由第二節點至第一節點的靜電放電電流。此反方向二極體又需佔用額外的布局面積。
    本發明的目的係提出一種靜電放電保護電路，包括一電阻與至少一保護電晶體；保護電晶體串聯於一內部節點與一電壓節點之間；各保護電晶體具有一閘極、一源極與一汲極，閘極耦接汲極。電阻耦接於內部節點與訊號節點之間。
    為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
    請參考第2圖，其所示意的是依據本發明一實施例的靜電放電保護電路20a，其可設置於晶片中，用以保護晶片中的內部電路22。例如說，內部電路22中可包括一電晶體MP與一電晶體MN，分別為n通道與p通道金氧半電晶體，其閘極共同耦接於節點ni(內部節點)，以從節點ns(訊號節點)的訊號繞線上接收訊號。訊號來源可以來自於一輸入接墊，或是由一不同電源領域的訊號輸出而耦接到節點ns。內部電路22由節點nv1與nv2(兩節點可視為電壓節點)的電力繞線分別耦接電壓VCC(電源電壓)與GND(地端電壓)；電晶體MN的源極與體極即耦接於節點nv2，電晶體MP的源極與體極則耦接於節點nv1。電晶體MN與MP可以是布局面積小、速度快、操作於低電源電壓的薄氧化層電晶體，其閘極氧化層的可耐受電壓可用電壓Vox_t代表。
    在第2圖實施例中，本發明靜電放電保護電路20a設有一電阻R與電晶體N(1)、N(2)、...、N(k)至N(K)。電阻R耦接於節點ns與ni之間，電晶體N(1)至N(K)則作為保護電晶體，串聯於節點ni與nv2之間；其中，K為一整數定值，電晶體N(k)(k=1至K)可以是n通道金氧半電晶體，具有一閘極、一源極、一汲極與一體極；閘極耦接於汲極，汲極與源極分別耦接於節點ni與nv2之間，體極則耦接至節點nv2。若K等於1，電晶體N(1)的汲極與源極分別耦接於節點ni與nv2。若K大於1，在電晶體N(1)至N(K)中，第一個電晶體N(1)的汲極耦接於節點ni，最後一個電晶體N(K)的源極耦接於節點nv2；電晶體N(k)(k大於1且小於等於K)的汲極耦接前一電晶體N(k-1)的源極。
    在本發明的一實施例中，電晶體N(1)至N(K)可以是厚氧化層的金氧半電晶體。舉例而言，在晶片中，會以薄氧化層、低電源電壓的電晶體形成晶片核心的內部電路，並以厚氧化層、適用於高電源電壓的電晶體實現晶片的輸出入電路；而電晶體N(1)至N(K)即可以用後者來實現。也就是說，電晶體N(1)至N(K)的閘極氧化層厚度可以大於或等於內部電晶體MP/MN的閘極氧化層厚度。厚氧化層電晶體的漏電流較小，寄生電容也較低。
    當靜電放電未發生、晶片正常運作時，節點ni的電壓低於各電晶體N(1)至N(K)的臨限電壓疊加，各電晶體N(1)至N(K)不導通，不影響晶片的正常運作。當靜電放電發生於節點ns與nv2之間而使節點ns上出現一正電壓V_ESD時，電壓V_ESD高於各電晶體N(1)至N(K)的臨限電壓疊加，故電晶體N(1)至N(K)會進行通道導通，以將靜電放電的電流由節點ni導通至節點nv2。此時，節點ni上的電壓Vg可計算為：Vg=V_ESD-I*R，其中，電流I為電晶體N(1)至N(K)在節點ni至nv2間導通的汲極至源極通道電流。也就是說，配合適當的電阻R，電晶體N(1)至N(K)導通的電流I會降低電壓V_ESD的影響，使節點ni的電壓Vg低於電壓Vox_t，保護內部電路22中的閘極氧化層。
    相較於習知技術，本發明靜電放電保護電路20a的優點可說明如下。本發明靜電放電保護電路係基於通道導通而進行靜電放電保護，也就是說，本發明是利用金氧半電晶體操作於活性區(active region)的特性來進行靜電放電保護，在閘極源極間跨壓高於臨限電壓的情形下於閘極下的反轉層中形成汲極至源極的通道，以此導通靜電放電的電流I。因此，當要依據本發明技術設計靜電放電保護電路時，可依據更為精準詳實的通道導通電路模型正確掌握靜電放電保護的運作情形。
    因為本發明靜電放電保護技術係基於臨限電壓的通道導通，且金氧半電晶體的臨限電壓低於崩潰電壓，故可比崩潰導通更快速、更及時地響應靜電放電事件。而且，本發明在應用上也更具有彈性，可利用電晶體N(1)至N(K)的個數(即K)來調整靜電放電電路20a被觸發導通的電壓。若個數K較少，電晶體N(1)至N(K)的臨限電壓疊加也會較低，使靜電放電電路20a會更容易導通，更為靈敏地反應靜電放電事件。
    本發明靜電放電保護電路20a中的各電晶體N(1)至N(K)係採串聯配置，因此，各電晶體的寄生電容會因串聯而縮減，減少節點ni上的負載，使本發明靜電放電保護電路可在高速訊號傳輸的訊號繞線上進行靜電放電保護。
    再者，本發明技術利用布局面積的效率也較高，因為各電晶體N(1)至N(K)的布局可以接續在一起。第2圖中也示意了電晶體N(1)至N(K)的一種布局實施例24；在布局實施例24中，各閘極氧化層區域g(1)、g(2)、...、g(k)至g(K)分別為電晶體N(1)、N(2)、...、N(k)至N(K)的閘極，其他摻雜區域(如n摻雜區)r(1)、r(2)至r(k)、r(k+1)等則為電晶體的汲極與源極。例如說，區域r(2)為電晶體N(1)的源極，亦為電晶體N(2)的汲極；同理，區域r(k)為電晶體N(k)的汲極，亦為電晶體N(k-1)的源極。也就是說，各電晶體N(1)至N(K)之間不需隔離，可以集中設置而縮減布局面積。此外，電晶體N(1)至N(K)也不會形成達靈頓電路的漏電路徑。
    在第2圖實施例中，由於電晶體N(1)至N(K)的體極共同耦接至節點nv2，電晶體N(1)至N(K)會在節點ni與nv2之間形成一寄生的二極體Ds，其陽極耦接節點nv2，陰極耦接節點ni。因此，靜電放電保護電路20a可以不必額外搭配反方向配置的二極體。當節點nv2至ns間發生靜電放電而於節點nv2上出現一正電壓時，寄生二極體Ds可發揮反方向二極體的靜電放電保護功能，將節點nv2的靜電放電電流導通至節點ni與ns。
    本發明靜電放電保護電路20a亦提供多種設計參數，讓同一種電路架構能以不同的設計參數組合適用於不同的應用。舉例而言，電晶體N(1)至N(K)的個數K即是一個可彈性調整的設計參數。在不同應用中，節點ni的訊號擺動幅度會有所不同，也具有不同的直流偏移(dc offset)；因應正常訊號的操作範圍，本發明可以選取讓保護放電保護電路20a的漏電流在可容許界限下的最小K值，以在不影響正常電路操作的條件下，得到較低之靜電觸發導通電壓，達到較佳之靜電防護效果。
    本發明靜電放電保護電路的其他設計參數還包括電阻R的電阻值，以及各電晶體N(1)至N(K)的尺寸，例如寬度W，以因應不同電路對輸入阻抗及電容負載的需求，而不必犧牲靜電防護能力。在本發明的一實施例中，靜電放電保護電路20a可作為一次級(secondary)保護電路，與一主要(primary)保護電路(未圖示)一同進行靜電放電保護。主要保護電路可以耦接在節點nv1、nv2及/或ns之間；例如說，若主要保護電路距離被保護的ns節點較遠，當節點ns與nv2間發生靜電放電而在節點ns上形成正電壓時，主要保護電路加上其耦接之等效電容電阻會箝制節點ns的電壓，使節點ns的電壓不大於一電壓V_ESDmax；靜電放電保護電路20a則導通電流I，使節點ni的電壓不超過內部電路所能耐受的閘極電壓Vox_t。也就是說，在主要保護電路與次級保護電路運作時，下列等式應該成立：V_ESDmax=I*R+Vox_t。依據此等式，便可建立一靜電放電保護機制的設計流程，並應用本發明的各項設計參數來適應各種應用對靜電放電保護機制的不同需求。
    在此設計流程中，可以先採用測試電路驗證一製程的閘極氧化層在靜電放電之下所能耐受的電壓Vox_t。然後，便可依據等式V_ESDmax=I*R+Vox_t調整電壓V_ESDmax、電流I與電阻R以因應不同的應用。舉例而言，利用已知的電壓Vox_t、電流I與電阻R，便可推算電壓V_ESDmax，並據此來設計主要保護電路應具備的鉗壓能力。或者，在電壓V_ESDmax已決定的情形下，可依據應用的需求彈性地決定電流I與電阻R。舉例而言，在某些應用中，節點ns與ni上的訊號傳輸需求會限制電阻R的電阻值，其電阻值不能太大；為因應此限制，本發明可增加電晶體N(1)至N(K)的寬度W。增加寬度W可以加大靜電放電時導通的電流I，使電壓降I*R仍足以將節點ni的電壓壓低至電壓Vox_t以下。在另一些應用中，寬度W有所限制，而本發明可增加電阻R的電阻值，使靜電放電保護電路20a仍能將節點ni的電壓壓制在電壓Vox_t以下。
    請參考第3圖與第4圖，第3圖與第4圖示意的分別是依據本發明實施例的靜電放電保護電路20b與20c，保護內部電路22。內部電路22從節點ns的訊號繞線上接收訊號，由節點nv1與nv2的電力繞線分別耦接直流電壓VCC與GND。本發明靜電放電保護電路20b與20c均設有一電阻R與電晶體P(1)、P(2)、...、P(j)至P(J)。電阻R耦接於節點ns與ni之間，電晶體P(1)至P(J)則作為保護電晶體，串聯於節點ni與nv1之間；其中，J為一整數定值。各電晶體P(j)(j=1至J)可以是p通道金氧半電晶體，具有一閘極、一源極、一汲極與一體極；閘極耦接於汲極，源極與汲極分別耦接於節點nv1與ni之間。若J大於1，則在電晶體P(1)至P(J)中，第一個電晶體P(1)的汲極耦接於節點ni，最後一個電晶體P(J)的源極耦接於節點nv1；電晶體P(j)(j大於1且小於等於J)的汲極耦接前一電晶體P(j-1)的源極。若J等於1，則電晶體P(1)的汲極與源極分別耦接至節點ni與nv1。
    靜電放電保護電路20b與20c的運作可描述如下。當靜電放電發生於節點nv1與ns之間而使節點nv1上出現一正電壓V_ESD時，電壓V_ESD高於各電晶體P(1)至P(J)的臨限電壓疊加，使電晶體P(1)至P(J)導通，將靜電放電的電流由節點nv1導通至節點ni與ns，並限制節點ni的電壓，保護內部電路22中的閘極氧化層。
    當靜電放電未發生、晶片正常運作時，各電晶體P(1)至P(J)不導通，不影響晶片的正常運作。
    在第3圖靜電放電保護電路20b中，各電晶體P(1)至P(J)的體極共同耦接至節點nv1，故會在節點ni與nv1間形成一寄生的二極體Ds，其陽極與陰極分別耦接節點ni與節點nv1。當節點ns至nv1間發生靜電放電而於節點ns上出現一正電壓時，寄生二極體Ds可發揮順向二極體的靜電放電保護功能，將節點ns的靜電放電電流導通至節點nv1。在第4圖靜電放電保護電路20c中，各電晶體P(1)至P(J)的體極各自耦接至源極，故靜電放電保護電路20c中可設置另一二極體D，其陽極與陰極分別耦接節點ni與nv1。當節點ns至nv1間發生靜電放電而於節點ns上出現一正電壓時，靜電放電保護電路20c中由串聯電晶體P(1)至P(J)形成的寄生二極體與外加的二極體D可發揮順向二極體的靜電放電保護功能，將節點ns的靜電放電電流導通至節點nv1。
    請參考第5圖至第7圖，各圖所分別示意的是依據本發明實施例的靜電放電保護電路20d至20f，保護內部電路22。內部電路22從節點ns的訊號繞線上接收訊號，並由節點nV1與nV2的電力繞線分別耦接直流電壓VCC與GND。本發明靜電放電保護電路20d、20e與20f均設有一電阻R與電晶體P(1)、P(2)、...、P(j)至P(J)。電阻R耦接於節點ns與ni之間，電晶體P(1)至P(J)則作為保護電晶體，串聯於節點ni與nv2之間；其中，J為一整數定值。各電晶體P(j)(j=1至J)可以是p通道金氧半電晶體，具有一閘極、一源極、一汲極與一體極；閘極耦接於汲極，汲極與源極分別耦接於節點nv2與ni之間。若J大於1，在電晶體P(1)至P(J)中，第一個電晶體P(1)的汲極耦接於節點nv2，最後一個電晶體P(J)的源極耦接於節點ni；電晶體P(j)(j大於1且小於等於J)的汲極耦接前一電晶體P(j-1)的源極。若J等於1，則電晶體P(1)的汲極與源極分別耦接至節點nv2與ni。
    類似於第2圖的靜電放電保護電路20a，當靜電放電發生於節點ns與nv2之間而使節點ns上出現一正電壓V_ESD時，靜電放電保護電路20d、20e與20f中的電晶體P(1)至P(J)會導通，將靜電放電的電流由節點ni導通至節點nv2，並限制節點ni上的電壓，保護內部電路22中的閘極氧化層。
    在第5圖靜電放電保護電路20d中，各電晶體P(1)至P(J)的體極共同耦接至節點ni，故會在節點ni與nv2間形成一寄生的二極體Ds，其陽極與陰極分別耦接節點nv2與節點ni。在第6圖靜電放電保護電路20e中，各電晶體P(1)至P(J)的體極各自耦接至源極，故靜電放電保護電路20e中可設置另一二極體D，其陽極與陰極分別耦接節點nv2與ni。在第7圖靜電放電保護電路20f中，各電晶體P(1)至P(J)的體極則共同耦接至節點nv1，而靜電放電保護電路20f中可設置另一二極體D，其陽極與陰極分別耦接節點nv2與ni。當節點nv2至ns間發生靜電放電而於節點nv2上出現一正電壓時，靜電放電保護電路20d的二極體Ds與靜電放電保護電路20e、20f的二極體D可發揮順向二極體的靜電放電保護功能，將節點nv2的靜電放電電流導通至節點ni。
    請參考第8圖至第10圖，各圖所分別示意的是依據本發明實施例的靜電放電保護電路20g至20i，保護內部電路22。內部電路22從節點ns的訊號繞線上接收訊號，並由節點nv1與nv2的電力繞線分別耦接直流電壓VCC與GND；節點nv1與nv2間是絕緣的。本發明靜電放電保護電路20g、20h與20i均設有一電阻R、電晶體P(1)、...、P(j)至P(J)與電晶體N(1)、...、N(k)至N(K)。電阻R耦接於節點ns與ni之間，電晶體P(1)至P(J)、電晶體N(1)至N(K)則作為保護電晶體，串聯於節點ni與nv2之間；其中，K與J分別為一整數定值，K與J可以相等或不相等。電晶體P(j)與N(k)為不同類型的電晶體；電晶體P(1)至P(J)可以是p通道金氧半電晶體，電晶體N(1)至N(K)則可以是n通道金氧半電晶體。各電晶體P(j)(j=1至J)具有一閘極、一源極、一汲極與一體極；閘極耦接於汲極，汲極與源極分別耦接於節點na與ni之間。各電晶體N(k)(k=1至K)亦具有一閘極、一源極、一汲極與一體極；閘極耦接於汲極，汲極與源極分別耦接於節點na與nv2之間。若J大於1，則在電晶體P(1)至P(J)中，第一個電晶體P(1)的汲極耦接於節點na，最後一個電晶體P(J)的源極耦接於節點ni；電晶體P(j)(j大於1且小於等於J)的汲極耦接前一電晶體P(j-1)的源極。若J等於1，則電晶體P(1)的汲極與源極分別耦接至節點na與ni。
    若K大於1，則在電晶體N(1)至N(K)中，第一個電晶體N(1)的汲極於節點na耦接電晶體P(1)的汲極，最後一個電晶體N(K)的源極耦接於節點nv2；電晶體N(k)(k大於1且小於等於K)的汲極耦接前一電晶體N(k-1)的源極。電晶體N(1)至N(K)的體極共同耦接於節點nv2。若K等於1，則電晶體N(1)的汲極與源極分別耦接至節點na與nv2。
    類似於第2圖的靜電放電保護電路20a，當靜電放電發生於節點ns與nv2之間而使節點ns上出現一正電壓V_ESD時，靜電放電保護電路20g、20h與20i中的電晶體P(1)至P(J)、N(1)至N(K)皆會進行通道導通，將靜電放電的電流由節點ni導通至節點nv2，並限制節點ni上的電壓，保護內部電路22中的閘極氧化層。
    在第8圖靜電放電保護電路20g中，各電晶體P(1)至P(J)的體極共同耦接至節點ni，故會在節點na與ni間形成一寄生的二極體Dsp；類似地，由於各電晶體N(1)至N(K)的體極共同耦接至節點nv2，故會在節點nv2與節點na間形成另一寄生二極體Dsn。二極體Dsp與Dsn串聯於節點ni與nv2之間，二極體Dsp的陽極耦接二極體Dsn的陰極；二極體Dsp的陰極耦接節點ni，二極體Dsn的陽極耦接節點nv2。在第9圖靜電放電保護電路20h中，各電晶體P(1)至P(J)的體極各自耦接至源極，故靜電放電保護電路20h中可設置另一二極體D，其陽極與陰極分別耦接節點nv2與ni。在第10圖靜電放電保護電路20i中，各電晶體P(1)至P(J)的體極則共同耦接至節點nv1，而靜電放電保護電路20i中亦可設置另一二極體D，其陽極與陰極分別耦接節點nv2與ni。當節點nv2至ns間發生靜電放電而於節點nv2上出現一正電壓時，靜電放電保護電路20g的二極體Dsp與Dsn、靜電放電保護電路20h、20i中的二極體D可發揮順向二極體的靜電放電保護功能，將節點nv2的靜電放電電流導通至節點ni。
    在第8圖靜電放電保護電路20g中，電晶體P(1)至P(J)、電晶體N(1)至N(K)的共體極配置亦會在節點ni與nv2間形成pnpn接面的寄生矽控整流器(SCR，Silicon Controlled Rectifiers)。在靜電放電發生時，此矽控整流器會被觸發，增強靜電放電保護電路20g在節點ni與nv2間導通電流的能力。
    總結來說，相較於習知技術，本發明靜電放電保護技術採用串聯電晶體的電路架構，可有效降低靜電放電保護電路被觸發導通的電壓，減少訊號繞線上的電容性負載，增加布局面積運用的效率。本發明靜電放電保護技術亦具備多項設計參數，可藉此調整靜電放電保護電路的觸發電壓、漏電流、對訊號繞線的負載與布局尺寸等等，以提供電路設計上的彈性，並適應各種不同的應用；舉例而言，除了使用在輸入接墊處作為次級保護電路之外，本發明也可使用在多重電源領域的設計中，作為不同電源領域介面的保護電路。
    綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
    10、20a-20i．．．靜電放電保護電路
    12、22．．．內部電路
    24．．．布局實施例
    PAD．．．接墊
    P1、N1．．．主要靜電保護元件
    P0、N0、MN0、MP0、N(.)、MN、MP、P(.)、MN1．．．電晶體
    R0、R．．．電阻
    ns、ni、nv1-nv2、na．．．節點
    VCC、GND．．．電壓
    D、Da、Db1-Db2、Ds、Dsp、Dsn．．．二極體
    g(.)、r(.)．．．區域
    W．．．寬度
    第1圖示意一習知靜電放電保護電路。
    第1B圖示意另一習知技術。
    第2圖至第10圖示意的是依據本發明不同實施例的靜電放電保護電路。
    20a．．．靜電放電保護電路
    22．．．內部電路
    24．．．布局實施例
    N(.)、MN、MP．．．電晶體
    R．．．電阻
    ns、ni、nv1-nv2．．．節點
    VCC、GND．．．電壓
    Ds．．．二極體
    g(.)、r(.)．．．區域
    W．．．寬度
    权利要求:
    Claims (8)
    [1] 一種靜電放電保護電路，包含：至少一保護電晶體，串聯於一內部節點與一電壓節點之間；各保護電晶體具有一閘極、一源極與一汲極，該閘極耦接該汲極；以及一電阻，耦接於該內部節點與一訊號節點之間。
    [2] 如申請專利範圍第1項所述的靜電放電保護電路，其中，各該保護電晶體更具有一體極(bulk)，耦接於該電壓節點。
    [3] 如申請專利範圍第1項所述的靜電放電保護電路，其中，各該保護電晶體更具有一體極，耦接於該源極。
    [4] 如申請專利範圍第1項所述的靜電放電保護電路，其中，各該保護電晶體更具有一體極，耦接於一第二電壓節點；該第二電壓節點絕緣於該電壓節點。
    [5] 如申請專利範圍第1項所述的靜電放電保護電路，更包含：至少一第二保護電晶體，與各該保護電晶體串聯於該內部節點與該電壓節點之間；各該第二保護電晶體具有一第二源極、一第二閘極與一第二汲極，該第二閘極耦接該第二汲極。
    [6] 如申請專利範圍5項所述的靜電放電保護電路，其中，該保護電晶體其中之一的汲極係與該第二保護電晶體其中之一的第二汲極相互耦接以使各該保護電晶體與各該第二保護電晶體串聯於該內部節點與該電壓節點之間。
    [7] 如申請專利範圍第1項所述的靜電放電保護電路，更包含至少一二極體，串聯於該內部節點與該電壓節點之間。
    [8] 如申請專利範圍第1項所述的靜電放電保護電路，其中該內部節點用以耦接至少一內部電晶體，該內部電晶體具有一內部閘極，該內部閘極的氧化層厚度小於各該保護電晶體的閘極氧化層厚度。
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    同族专利:
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