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    • 专利摘要:
    一種鰭形半導體結構之製造方法，包括：提供一半導體基板，該半導體基板上具有一半導體島與一介電層；形成一罩幕層於該半導體島及該介電層之上；形成一開口於該罩幕層內，該開口露出該半導體島之頂面以及鄰近該半導體島之該介電層之部分頂面；施行一蝕刻程序，同時蝕刻部分之該罩幕層及為該開口露出之部分該半導體島與該介電層；以及移除該罩幕層與該介電層，留下具有圓滑化頂面及不同厚度之一經蝕刻半導體島於該半導體基板之上。
    公开号:TW201308441A
    申请号:TW100129322
    申请日:2011-08-17
    公开日:2013-02-16
    发明作者:Chih-Ching Lin；Yi-Nan Chen；Hsien-Wen Liu
    申请人:Nanya Technology Corp；
    IPC主号:H01L29-00
    专利说明:
    鰭形半導體結構之製造方法
    本發明係關於半導體的製作，特別是有關一種鰭形半導體結構之製造方法。
    因超大型積體電路(ULSI)的高密度與效能表現的需求逐漸增加，因此，對於小於100奈米的閘極長度相關的設計構件(design features)、高可靠度及增加製程產能的需求也愈見迫切。傳統設計構件方法在閘極長度小於100奈米有其限制。
    例如，傳統平面型金氧半導體場效電晶體(planar MOSFETs)的閘極長度小於100奈米時，容易發生短通道效應相關問題，如源極與汲極間過度漏電的情形。另外，遷移率劣化(mobility degradation)及製程上的限制也使得微縮習知金氧半導體場效電晶體更加不易克服。因此，需要發展新的元件結構，以改善場效電晶體效能表現並達成進一步之元件微縮。
    鰭形場效電晶體(FinFET)為最近發展之一種新穎結構，其具有極佳之短通道效應表現。鰭形場效電晶體包括了位於一垂直型鰭形半導體結構內之一通道。鰭形場效電晶體可採用相似於習知平面型金氧半導體場效電晶體之佈局及製程技術而製成。然而，由於形成鰭形半導體結構之一蝕刻程序內的蝕刻終點未能藉由傳統干涉計終點(interferometer end point，IEP)偵測或放射光譜儀終點(optical emission spectroscopy end point，OES)偵測等方式判定，故不容易製造出適用於鰭形場效電晶體之垂直型鰭形半導體結構。原因之一為所形成之鰭形半導體結構具有非平面之表面輪廓，以致所形成的垂直型鰭形半導體結構的厚度及形狀未能藉由前述之蝕刻終點偵測方法而精準地控制。
    有鑑於此，本發明提供了一種鰭形半導體結構之製造方法，以解決上述問題。
    依據一實施例，本發明提供了一種鰭形半導體結構之製造方法，包括：提供一半導體基板，該半導體基板上具有一半導體島與一介電層；形成一罩幕層於該半導體島及該介電層之上；形成一開口於該罩幕層內，該開口露出該半導體島之頂面以及鄰近該半導體島之該介電層之部分頂面；施行一蝕刻程序，同時蝕刻部分之該罩幕層及為該開口露出之部分該半導體島與該介電層；以及移除該罩幕層與該介電層，留下具有圓滑化頂面及不同厚度之一經蝕刻半導體島於該半導體基板之上。
    為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下：
    第1-4圖顯示了依據本發明一實施例之一種鰭形半導體結構之製造方法，其內所施行之蝕刻程序中具有較佳的終點控制情形。
    請參照第1圖，首先提供具有一半導體島100a及一介電層102形成於其上之一半導體基板100。半導體基板100例如為一塊狀矽基板(bulk silicon substrate)，而半導體島100a則為藉由圖案化及移除部分的半導體基板100所得到之半導體基板100之一部。介電層102則先沈積如氧化矽之介電材料於半導體基板100及半導體島100a之上後，接著施行一平坦化程序(未顯示)以移除高於半導體島100a頂面之部分，進而留下鄰近半導體島100a且與其大體共平面之介電層102。
    請參照第2圖，接著形成一罩幕層104於介電層102及半導體島100a之上。接著圖案化此罩幕層104以於其內形成一開口106。如第2圖所示，開口106穿透了罩幕層104並露出了半導體島100a之頂面及其鄰近之介電層102的部分頂面。罩幕層104可包括如阻劑(photoresist)或氮化矽(silicon nitride)等材料，其具有不同於其下方之半導體島100a及介電層102的蝕刻選擇率。
    請參照第3圖，接著施行形成用於如鰭形場效應電晶體(FinFET)之一半導體元件之一鰭形半導體結構(見於第4圖)之一蝕刻程序108，而蝕刻程序108例如為一乾蝕刻程序。如第3圖所示，蝕刻程序108內所使用之蝕刻化學品(未顯示)同時移除了部分之罩幕層104以及為開口106所露出之部分介電層102與部份半導體島100a。然而，由於蝕刻程序108內所使用之蝕刻化學品對罩幕層104、對介電層102以及對半導體島100a表現出不同之蝕刻率，因此於蝕刻程序108中同時移除了厚度約A1之罩幕層104、厚度約A2之介電層102以及厚度約A2-A3之半導體島100a。於一實施例中，上述厚度A2顯示了半導體島100a於蝕刻程序108中之最大移除厚度，而上述厚度A3則顯示了半導體島100a於蝕刻程序108中之最小移除厚度，如此半導體島100a具有自其中間朝其邊緣逐漸遞減之變化厚度。而蝕刻程序108內所使用之蝕刻化學品對罩幕層104、對介電層102及對半導體島100a之間的一蝕刻選擇率因此可表示為A1:A2:A3，且此蝕刻選擇率的比例可藉由針對包括相同於罩幕層104、介電層102或半導體島100a之一控片(monitor，未顯示)施行相同蝕刻程序108而預先得到。如此，對於蝕刻程序108內所使用之蝕刻化學品對罩幕層104、對介電層102及對半導體島100a之蝕刻率的相對關係可於一蝕刻機台(未顯示)內預先設定完畢以施行蝕刻程序108，而蝕刻程序108的蝕刻終點亦可預先設計與決定，而蝕刻程序108之蝕刻時間可根據上述蝕刻化學品的蝕刻率的相對關係而預先設定於所使用的蝕刻機台內。如此，可採用前述之時間模式終點控制法(time-mode end point detection control method)以取代習知蝕刻程序中所使用之干涉計終點(interferometer end point，IEP)偵測或放射光譜儀終點(optical emission spectroscopy end point，OES)偵測等習知終點偵測方法。
    請參照第4圖，於蝕刻程序108(見於第3圖)施行之後，自半導體基板100之上完全移除經蝕刻之罩幕層104及經蝕刻之介電層102，因而於半導體基板100上形成具有圓滑化頂面之經蝕刻半導體島100a。而具有圓滑化頂面及不同厚度之經蝕刻之半導體島100a可作為用於如鰭形場效應電晶體之一半導體元件之一垂直型鰭形半導體結構，而如閘介電層、源極/汲極區以及閘電極(未顯示)等其他構件可接著形成於此垂直型鰭形半導體結構之上以製備出一鰭形場效應電晶體。
    雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
    100．．．半導體基板
    100a．．．半導體島
    102．．．介電層
    104．．．罩幕層
    106．．．開口
    108．．．蝕刻程序
    A1、A2、A3．．．厚度
    第1-4圖顯示了依據本發明一實施例之一種鰭形半導體結構之製造方法。
    100．．．半導體基板
    100a．．．半導體島
    102．．．介電層
    104．．．罩幕層
    106．．．開口
    108．．．蝕刻程序
    A1、A2、A3．．．厚度
    权利要求:
    Claims (10)
    [1] 一種鰭形半導體結構之製造方法，包括：提供一半導體基板，該半導體基板上具有一半導體島與一介電層；形成一罩幕層於該半導體島及該介電層之上；形成一開口於該罩幕層內，該開口露出該半導體島之頂面以及鄰近該半導體島之該介電層之部分頂面；施行一蝕刻程序，同時蝕刻部分之該罩幕層及為該開口露出之部分該半導體島與該介電層；以及移除該罩幕層與該介電層，留下具有圓滑化頂面及不同厚度之一經蝕刻半導體島於該半導體基板之上。
    [2] 如申請專利範圍第1項所述之鰭形半導體結構之製造方法，其中於該蝕刻程序中移除了特定厚度之該罩幕層、該半導體島及該介電層。
    [3] 如申請專利範圍第1項所述之鰭形半導體結構之製造方法，其中該蝕刻程序使用對該罩幕層、對該半導體島及對該介電層具有不同蝕刻率之蝕刻化學品。
    [4] 如申請專利範圍第3項所述之鰭形半導體結構之製造方法，其中該蝕刻程序中所使用之該蝕刻化學品對該罩幕層、對該半導體島及對該介電層之間具有一蝕刻率的相對關係，而該蝕刻率相對關係預先設定於施行該蝕刻程序之一蝕刻機台內。
    [5] 如申請專利範圍第4項所述之鰭形半導體結構之製造方法，其中該蝕刻程序的蝕刻時間係根據該蝕刻化學品之該蝕刻率的相對關係而預先設定。
    [6] 如申請專利範圍第5項所述之鰭形半導體結構之製造方法，其中該蝕刻程序之蝕刻終點係由該蝕刻程序之該蝕刻時間所決定。
    [7] 如申請專利範圍第1項所述之鰭形半導體結構之製造方法，其中該蝕刻程序為一乾蝕刻程序。
    [8] 如申請專利範圍第1項所述之鰭形半導體結構之製造方法，其中該半導體基板與該半導體島包括矽。
    [9] 如申請專利範圍第1項所述之鰭形半導體結構之製造方法，其中該介電層包括氧化矽。
    [10] 如申請專利範圍第1項所述之鰭形半導體結構之製造方法，其中該罩幕層包括氮化矽或阻劑。
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    同族专利:
    公开号 | 公开日
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    引用文献:
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    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
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