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    • 专利摘要:
    本發明揭示一種半導體記憶體裝置，其包含：一計數時脈產生單元，其用於回應於一時脈信號及一虛擬計數時脈而產生一計數時脈；一行位址產生單元，其用於回應於該計數時脈而產生一行位址；及一Y解碼器，其用於回應於該行位址而將一頁緩衝器單元中所儲存之資料發送至一資料線。
    公开号:TW201308076A
    申请号:TW101120812
    申请日:2012-06-08
    公开日:2013-02-16
    发明作者:Sang-Oh Lim；Ho-Youb Cho
    申请人:Sk Hynix Inc；
    IPC主号:G11C7-00
    专利说明:
    半導體記憶體裝置及操作其之方法
    本發明之一實施例係關於一種半導體記憶體裝置及一種操作其之方法，且更特定而言，係關於能夠改良一資料輸出操作所花費之時間的一種半導體記憶體裝置及一種操作其之方法。
    本申請案主張於2011年6月9日提出申請之韓國專利申請案第10-2011-0055531號之優先權，該申請案之整個內容以全文引用之方式併入本文中。
    半導體記憶體裝置之一非揮發性記憶體裝置之特徵在於儘管已停止電力供應但其中所儲存之資料被留存。
    在非揮發性記憶體裝置之資料輸出操作中，複數個頁緩衝器中所儲存之資料係順序地或隨機地選擇並透過一資料線在外部輸出。為此，回應於以一特定循環雙態切換之一時脈信號(亦即，CLK)而產生一計數時脈(亦即，CK4CNT)，且藉由對所產生計數時脈進行計數而產生一行位址Col_Add。非揮發性記憶體裝置之Y解碼器回應於該行位址而將該複數個頁緩衝器中所儲存之資料選擇性地輸出至資料線。
    圖1圖解說明用於圖解說明一習知資料輸出操作之問題之信號波形。
    如圖1中所圖解說明，在一資料輸出操作中之規範中定義之時間(2)比針對在雙態切換用於資料輸出之一時脈信號CLK之後實際輸出之資料DATA(亦即，00、01、02、03、04、05)所花費之時間(1)短，且因此產生過規範(specification-over)。相應地，存在其中針對一實際資料輸出操作所花費之時間比在規範中定義之時間長之一問題。
    一實施例係關於一種半導體記憶體裝置及一種操作其之方法，該半導體記憶體裝置及方法可藉由在於資料輸出操作中產生一正常計數時脈之前產生一虛擬計數時脈並使用該虛擬計數時脈將某些資料提前輸出至一資料線而改良針對一資料輸出操作所花費之時間。
    一種根據本發明之一態樣之半導體記憶體裝置包含：一計數時脈產生單元，其用於回應於一時脈信號及一虛擬計數時脈而產生一計數時脈；一行位址產生單元，其用於回應於該計數時脈而產生一行位址；及一Y解碼器，其用於回應於該行位址而將一頁緩衝器單元中所儲存之資料發送至一資料線。
    一種根據本發明之另一態樣之半導體記憶體裝置包含：一頁緩衝器單元，其用於暫時地儲存複數個讀取資料；一Y解碼器，其用於回應於一行位址而將該複數個讀取資料發送至一資料線；一計數時脈產生單元，其用於回應於一時脈信號而產生一計數時脈，及回應於一虛擬計數啟用信號而產生該計數時脈；及一行位址產生單元，其用於藉由對該計數區塊進行計數而產生該行位址。
    一種根據本發明之又一態樣操作一半導體記憶體裝置之方法包含：產生以一設定數雙態切換之一虛擬計數時脈；回應於該虛擬計數時脈而產生一第一計數時脈；藉由對該第一計數時脈進行計數而產生一第一行位址；回應於該第一行位址而自一頁緩衝器中所儲存之資料當中將第一輸出資料輸出至一資料線。
    在下文中，將參照附圖詳細闡述本發明之各種實施例。提供該等圖以允許彼等熟習此項技術者理解本發明之實施例之範疇。然而，本發明可以不同形式實現且不應視為限定於本文列舉之實施例。相反，此等實施例經提供以使得本發明將係透徹及完整的，且將把本發明之範疇完全傳達給熟習此項技術者。
    圖式未必係按比例的，且在某些例項中，可誇大比例以便清晰地圖解說明該等實施例之特徵。於此說明書中，已使用特定術語。該等術語係用於闡述本發明，且不用於修飾本發明之含義或限定本發明之範疇。
    於此說明書中，「及/或」表示包含在「及/或」之前及之後配置之組件中的一或多者。此外，「經連接/經耦合」表示一個組件直接耦合至另一組件或透過另一組件間接地耦合。於此說明書中，一單數形式可包含一複數形式，只要其在一句子中並非具體提及即可。此外，在該說明書中使用之「包含/包括(include/comprise)」或「包含/包括(including/comprising)」表示存在或已添加一或多個組件、步驟、操作及元件。
    圖2圖解說明根據本發明之一實例性實施例之一半導體記憶體裝置之構造。
    參照圖2，該半導體記憶體裝置可包含一記憶體胞陣列100、一頁緩衝器單元200、一Y解碼器300、一控制單元400、一電壓供應單元500、一X解碼器600、一計數時脈產生單元700及一行位址產生單元800。
    記憶體胞陣列100可包含複數個記憶體胞用於儲存資料。
    頁緩衝器單元200可包含複數個頁緩衝器。該複數個頁緩衝器可感測在記憶體胞陣列100之記憶體胞中所儲存之資料並在一讀取操作中暫時地儲存讀取資料。
    Y解碼器300可耦合來自該複數個頁緩衝器當中之對應於一行位址Col_Add之一頁緩衝器與一資料線DL。因此，可將暫時儲存於選定頁緩衝器中之讀取資料輸出至資料線DL。
    控制單元400可控制頁緩衝器單元200、電壓供應單元500及X解碼器600以使得在一資料讀取操作中將記憶體胞陣列中所儲存之資料暫時地儲存於頁緩衝器單元200中。此外，控制單元400可在一資料輸出操作之前產生一虛擬計數啟用信號DM_CNT_EN_L以便控制計數時脈產生單元700。
    計數時脈產生單元700可在一資料輸出操作中回應於一時脈信號CLK而產生一計數時脈CK4CNT，並回應於在該資料輸出操作之前啟用之虛擬計數啟用信號DM_CNT_EN_L而產生相差一設定數之計數時脈CK4CNT。時脈信號CLK可係回應於資料輸出操作中之一讀取啟用信號讀取啟用RE_N而產生。
    行位址產生單元800可對自計數時脈產生單元700產生之計數時脈CK4CNT進行計數，並基於該計數之一結果而產生行位址Col_Add。所產生之行位址Col_Add可被輸出至Y解碼器300。
    圖3圖解說明在圖2中圖解說明之計數時脈產生單元700之構造。
    計數時脈產生單元700可包含一正常計數時脈產生器710、一虛擬計數時脈產生器720及一選擇器730。
    正常計數時脈產生器710可回應於時脈信號CLK而產生一正常計數時脈CK4CNT_org。
    虛擬計數時脈產生器720可回應於虛擬計數啟用信號DM_CNT_EN_L而產生一虛擬計數時脈DM_CK4CNT及一內部虛擬計數啟用信號DM_CNT_EN。
    選擇器730可回應於內部虛擬計數啟用信號DM_CNT_EN而輸出正常計數時脈CK4CNT_org或虛擬計數時脈DM_CK4CNT作為計數時脈CK4CNT。舉例而言，在啟用內部虛擬計數啟用信號DM_CNT_EN為具有一邏輯高位準時，選擇器730可輸出虛擬計數時脈DM_CK4CNT作為計數時脈CK4CNT。在停用內部虛擬計數啟用信號DM_CNT_EN為具有一邏輯低位準時，選擇器730輸出正常計數時脈CK4CNT_org作為計數時脈CK4CNT。選擇器730可係由一多工器形成。
    圖4圖解說明在圖3中圖解說明之虛擬計數時脈產生器720之構造。
    參照圖4，虛擬計數時脈產生器720可包含一啟用信號產生器721、一振盪器722及一振盪器控制器723。
    啟用信號產生器721可回應於虛擬計數啟用信號DM_CNT_EN_L而產生一振盪器啟用信號Enable及內部虛擬計數啟用信號DM_CNT_EN，並回應於自振盪器控制器723產生之一虛擬時脈結束信號DM_CNT_END而停用振盪器啟用信號Enable。
    振盪器722可回應於振盪器啟用信號Enable而產生具有一特定循環之虛擬計數時脈DM_CK4CNT。
    振盪器控制器723可回應於內部虛擬計數啟用信號DM_CNT_EN而啟用。在以一特定數雙態切換自振盪器722產生之虛擬計數時脈DM_CK4CNT時，振盪器控制器723可藉由偵測一特定數而產生虛擬時脈結束信號DM_CNT_END。
    圖5係在圖4中圖解說明之啟用信號產生器721之一電路圖之一實例。
    參照圖5，啟用信號產生器721可包含一延遲單元721D、一反相器IV1及一「反或」閘NOR。
    延遲單元721D可藉由延遲虛擬計數啟用信號DM_CNT_EN_L達一設定時間而產生內部虛擬計數啟用信號DM_CNT_EN。反相器IV1可自延遲單元721D接收內部虛擬計數啟用信號DM_CNT_EN並輸出具有一經反相邏輯位準之一輸出信號。「反或」閘NOR可藉由邏輯組合反相器IV1之輸出信號與虛擬時脈結束信號DM_CNT_END而產生振盪器啟用信號Enable。
    在接收到以一邏輯高位準啟用之虛擬計數啟用信號DM_CNT_EN_L時，延遲單元721D可藉由延遲虛擬計數啟用信號DM_CNT_EN_L而產生一邏輯高位準之內部虛擬計數啟用信號DM_CNT_EN。接下來，反相器IV1可藉由將一邏輯高位準之內部虛擬計數啟用信號DM_CNT_EN反相而輸出一邏輯低位準之輸出信號。「反或」閘NOR可藉由邏輯組合自反相器IV1產生之一邏輯低位準之輸出信號與一邏輯低位準之虛擬時脈結束信號DM_CNT_END而產生一邏輯高位準之振盪器啟用信號Enable。接下來，「反或」閘NOR可回應於虛擬時脈結束信號DM_CNT_END(其可移位至一邏輯高位準)而輸出一邏輯低位準之振盪器啟用信號Enable。
    圖6係在圖4中圖解說明之振盪器722之一電路圖。
    參照圖6，振盪器722可包含一NAND閘NAND、反相器IV2及IV3以及一延遲單元722D。
    NAND閘NAND可藉由邏輯組合振盪器啟用信號Enable與一回饋信號FB而產生輸出信號。反相器IV2藉由將NAND閘NAND之輸出信號反相而輸出虛擬計數時脈DM_CK4CNT。延遲單元722D可延遲虛擬計數時脈DM_CK4CNT達一設定時間並輸出經延遲之虛擬計數時脈DM_CK4CNT。反相器IV3可藉由將延遲單元722D之輸出信號反相而輸出回饋信號FB。
    NAND閘NAND可回應於以一邏輯高位準啟用之振盪器啟用信號Enable而產生一邏輯高位準之輸出信號，且回饋信號FB可重設至一邏輯低位準。反相器IV2可藉由將NAND閘NAND之輸出信號反相而產生自一邏輯高位準移位至一邏輯低位準之虛擬計數時脈DM_CK4CNT。延遲單元722D可藉由延遲虛擬計數時脈DM_CK4CNT而產生一邏輯低位準之一信號，且反相器IV3可藉由將一邏輯低位準之信號反相而產生一高位準之回饋信號FB。相應地，NAND閘NAND之輸出信號可移位至一邏輯低位準。隨著重複上述操作，可產生具有不斷移位之一邏輯位準之虛擬計數時脈DM_CK4CNT。可藉由延遲單元722D之延遲時間來判定虛擬計數時脈DM_CK4CNT之時脈循環。
    圖7係在圖4中圖解說明之振盪器控制器723之一電路圖。
    參照圖7，振盪器控制器723可包含一反相器IV4、一第一正反器單元723A及一第二正反器單元723B。
    反相器IV4可將虛擬計數時脈DM_CK4CNT之邏輯位準反相並輸出具有一經反相邏輯位準之虛擬計數時脈DM_CK4CNT。
    第一正反器單元723A可回應於內部虛擬計數啟用信號DM_CNT_EN而啟用。第一正反器單元723A可透過一輸入端子接收一電源電壓Vcc並藉由使該電源電壓Vcc與反相器IV4之輸出信號之上升邊緣同步而輸出一經同步輸出信號。結果，第一正反器單元723A之輸出信號可在虛擬計數時脈DM_CK4CNT之下降邊緣時序處具有一邏輯高位準。
    第二正反器單元723B可回應於內部虛擬計數啟用信號DM_CNT_EN而啟用。第二正反器單元723B可透過一輸入端子接收第一正反器單元723A之輸出信號並藉由使第一正反器單元723A之輸出信號與反相器IV4之輸出信號之上升邊緣同步而輸出虛擬時脈結束信號DM_CNT_END。結果，第二正反器單元723B可輸出在虛擬計數時脈DM_CK4CNT之下降邊緣時序處與第一正反器單元723A之輸出信號具有相同邏輯位準之虛擬時脈結束信號DM_CNT_END。
    舉例而言，在具有一特定循環之虛擬計數時脈DM_CK4CNT中之一第一時脈信號之下降邊緣時序處，第一正反器單元723A可輸出具有一邏輯高位準之輸出信號。在虛擬計數時脈DM_CK4CNT中之一第二時脈信號之下降邊緣時序處，第二正反器單元723B可輸出具有一邏輯高位準之虛擬時脈結束信號DM_CNT_END。
    在本發明實施例中，振盪器控制器723可係由第一正反器單元723A及第二正反器單元723B形成以便產生虛擬計數時脈DM_CK4CNT兩次。在某些實施例中，可添加額外正反器單元以便增加虛擬計數時脈DM_CK4CNT之數目。
    圖8圖解說明用於圖解說明根據本發明之一實施例之虛擬計數時脈產生器720之一操作之信號波形。圖9圖解說明用於圖解說明根據本發明之一實施例之半導體記憶體裝置之一資料輸出方法之信號波形。圖10A及圖10B展示圖解說明可在一正常資料輸出操作及一隨機資料輸出操作中產生計數時脈之信號波形。
    下文參照圖2至圖9、圖10A及圖10B闡述一種根據本發明之一實例性實施例操作半導體記憶體裝置之方法。
    該半導體記憶體裝置可在一資料輸出操作之前的一資料讀取操作中讀取在記憶體胞陣列100中所儲存之資料，並將讀取資料儲存於頁緩衝器單元200中。電壓供應單元500可回應於自控制單元400產生之一控制信號而產生一讀取電壓Vread及一通過電壓Vpass。X解碼器600可回應於自控制單元400產生之一控制信號而將讀取電壓Vread供應至記憶體胞陣列100之一選定字線(亦即，WL)且將通過電壓Vpass供應至未選定字線。接下來，頁緩衝器單元200可回應於自控制單元400產生之一控制信號而感測記憶體胞陣列100之一位元線BL之電位並將對應於所讀取電位之讀取資料暫時儲存於頁緩衝器單元200之鎖存器中。
    該資料輸出操作可包含順序地輸出資料同時順序地增加一行位址之一正常資料輸出方法及回應於一外部位址來讀取資料之一隨機資料輸出方法。
    在正常資料輸出方法中，控制單元400可產生虛擬計數啟用信號DM_CNT_EN_L以使得在一讀取區段(亦即，一忙碌區段Busy)中產生虛擬計數時脈DM_CK4CNT(見圖10A)，在該讀取區段中在記憶體胞陣列100中所儲存之資料可暫時地儲存於頁緩衝器單元200之鎖存器中。此外，在隨機資料輸出方法中，控制單元400可產生虛擬計數啟用信號DM_CNT_EN_L以使得在一區段tCCS(見圖10B)中產生虛擬計數時脈DM_CK4CNT，在該區段tCCS中可在接收到一外部位址之後輸入最終確認命令Confirm Command。
    計數時脈產生單元700可回應於自控制單元400產生之虛擬計數啟用信號DM_CNT_EN_L而產生計數時脈CK4CNT。此係在下文中闡述。
    虛擬計數時脈產生器720之啟用信號產生器721可回應於虛擬計數啟用信號DM_CNT_EN_L而產生振盪器啟用信號Enable及內部虛擬計數啟用信號DM_CNT_EN。振盪器722可回應於振盪器啟用信號Enable而產生具有一特定循環之虛擬計數時脈DM_CK4CNT。振盪器控制器723可回應於內部虛擬計數啟用信號DM_CNT_EN而啟用。振盪器控制器723可偵測可以一設定數雙態切換之振盪器722之虛擬計數時脈DM_CK4CNT，且可產生虛擬時脈結束信號DM_CNT_END。啟用信號產生器721可回應於虛擬時脈結束信號DM_CNT_END而停用振盪器啟用信號Enable。因此，振盪器722可停止產生虛擬計數時脈DM_CK4CNT。結果，虛擬計數時脈產生器720可產生具有等於設定數之若干個時脈之虛擬計數時脈DM_CK4CNT。
    選擇器730可回應於內部虛擬計數啟用信號DM_CNT_EN而輸出虛擬計數時脈DM_CK4CNT作為計數時脈CK4CNT。
    行位址產生單元800可對在產生時脈信號CLK之前提前產生之計數時脈CK4CNT進行計數且可根據計數之結果而產生行位址Col_Add。
    Y解碼器300可回應於自行位址產生單元800產生之行位址Col_Add而將自頁緩衝器單元200中所儲存之資料當中首先輸出之資料00發送至資料線DL，以使得資料00可被輸出至耦合至資料線DL之一管道鎖存器。結果，根據本發明之一實施例，在產生時脈信號CLK之前，可使用虛擬計數時脈DM_CK4CNT產生計數時脈CK4CNT，可使用所產生之計數時脈CK4CNT提前產生一行位址，且可將欲首先輸出之資料提前傳輸至資料線DL。相應地，可減少一資料輸出操作所花費之時間。
    當在將欲首先輸出之資料輸出至資料線DL之後時脈信號CLK開始雙態切換時，正常計數時脈產生器710可回應於時脈信號CLK而產生正常計數時脈CK4CNT_org。
    選擇器730可回應於被停用之內部虛擬計數啟用信號DM_CNT_EN而輸出正常計數時脈CK4CNT_org作為計數時脈CK4CNT。
    行位址產生單元800可對計數時脈CK4CNT進行計數且可根據該計數之一結果而產生行位址Col_Add。
    Y解碼器300回應於自行位址產生單元800產生之行位址Col_Add而將自頁緩衝器單元200中所儲存之資料當中除首先輸出之資料00之外的剩餘資料01、02、03、04、05、...發送至資料線DL，以使得該等剩餘資料01、02、03等可被輸出至耦合至資料線DL之管道鎖存器。
    如上文所述，本發明之半導體記憶體裝置可回應於在一資料輸出操作中在雙態切換時脈信號之前的虛擬計數時脈信號而產生計數時脈信號，且可回應於所產生之計數時脈信號而產生一行位址。相應地，可改良一資料輸出操作之一邊界，且因此可快速執行該資料輸出操作。
    此外，在一資料輸出操作中，在產生正常計數時脈之前，可產生虛擬計數時脈，且可使用所產生之虛擬計數時脈而將某些資料輸出至資料線。相應地，可減少該資料輸出操作所花費之時間。
    100‧‧‧記憶體胞陣列
    200‧‧‧頁緩衝器單元
    300‧‧‧Y解碼器
    400‧‧‧控制單元
    500‧‧‧電壓供應單元
    600‧‧‧X解碼器
    700‧‧‧計數時脈產生單元
    710‧‧‧正常計數時脈產生器
    720‧‧‧虛擬計數時脈產生器
    721‧‧‧啟用信號產生器
    721D‧‧‧延遲單元
    722‧‧‧振盪器
    722D‧‧‧延遲單元
    723‧‧‧振盪器控制器
    723A‧‧‧第一正反器單元
    723B‧‧‧第二正反器單元
    730‧‧‧選擇器
    800‧‧‧行位址產生單元
    圖1圖解說明用於圖解說明一習知資料輸出操作之問題之信號波形；圖2圖解說明根據此發明之一實施例之一實例之一半導體記憶體裝置之構造；圖3圖解說明在圖2中圖解說明之一計數時脈產生單元之構造；圖4圖解說明在圖3中圖解說明之一虛擬計數時脈產生器之構造；圖5係在圖4中圖解說明之一啟用信號產生器之一電路圖；圖6係在圖4中圖解說明之一振盪器之一電路圖；圖7係在圖4中圖解說明之一振盪器控制器之一電路圖；圖8圖解說明用於圖解說明根據此發明之一實施例之虛擬計數時脈產生器之一操作之信號波形；圖9圖解說明用於圖解說明根據此發明之一實施例之半導體記憶體裝置之一資料輸出方法之信號波形；且圖10A及圖10B展示圖解說明可在一正常資料輸出操作及一隨機資料輸出操作中產生計數時脈之信號波形。
    100‧‧‧記憶體胞陣列
    200‧‧‧頁緩衝器單元
    300‧‧‧Y解碼器
    400‧‧‧控制單元
    500‧‧‧電壓供應單元
    600‧‧‧X解碼器
    700‧‧‧計數時脈產生單元
    800‧‧‧行位址產生單元
    权利要求:
    Claims (20)
    [1] 一種半導體記憶體裝置，其包括：一計數時脈產生單元，其用於回應於一時脈信號及一虛擬計數時脈而產生一計數時脈；一行位址產生單元，其用於回應於該計數時脈而產生一行位址；及一Y解碼器，其用於回應於該行位址而將一頁緩衝器單元中所儲存之資料發送至一資料線。
    [2] 如請求項1之半導體記憶體裝置，其中在接收到該時脈信號之前雙態切換該虛擬計數時脈。
    [3] 如請求項2之半導體記憶體裝置，其中該計數時脈產生單元包括：一正常計數時脈產生器，其用於回應於該時脈信號而產生一正常計數時脈；一虛擬計數時脈產生器，其用於回應於一虛擬計數啟用信號而產生一內部虛擬計數啟用信號及一虛擬計數時脈；及一選擇器，其用於回應於該內部虛擬計數啟用信號而輸出該正常計數時脈或該虛擬計數時脈作為該計數時脈。
    [4] 如請求項3之半導體記憶體裝置，其中該虛擬計數時脈產生器包括：一啟用信號產生器，其經組態以回應於該虛擬計數啟用信號而產生該內部虛擬計數啟用信號及一振盪器啟用信號且回應於一虛擬計數結束信號而停用該振盪器啟用信號；一振盪器，其經組態以回應於該振盪器啟用信號而產生具有一特定循環之該虛擬計數時脈；及一振盪器控制器，其係回應於該內部虛擬計數啟用信號而啟用且經組態以在該虛擬計數時脈達到一設定數時產生該虛擬計數結束信號。
    [5] 如請求項4之半導體記憶體裝置，其中該啟用信號產生器包括：一延遲單元，其用於延遲該虛擬計數啟用信號並輸出一經延遲信號；及一邏輯閘，其用於回應於該延遲單元之該延遲信號及該虛擬時脈結束信號而產生該振盪器啟用信號。
    [6] 如請求項4之半導體記憶體裝置，其中該振盪器包括：一邏輯閘，其用於藉由邏輯組合該振盪器啟用信號與一回饋信號而產生該虛擬計數時脈；及一延遲單元，其用於延遲該虛擬計數時脈達一設定時間、將該經延遲信號反相並輸出該經反相信號作為該回饋信號。
    [7] 如請求項4之半導體記憶體裝置，其中該振盪器控制器包括：一第一正反器單元，其係回應於該內部虛擬計數啟用信號而啟用且經組態以使一電源電壓與該虛擬計數時脈同步並輸出該經同步輸出信號；及一第二正反器單元，其係回應於該內部虛擬計數啟用信號而啟用且經組態以使該第一正反器單元之該輸出信號與該虛擬計數時脈同步並輸出該經同步輸出信號作為該虛擬計數結束信號。
    [8] 如請求項1之半導體記憶體裝置，其中在使用一正常資料輸出方法之一資料輸出操作中，在一忙碌區段中雙態切換該虛擬計數時脈。
    [9] 如請求項8之半導體記憶體裝置，其中在使用一隨機資料輸出方法之一資料輸出操作中，在其中接收到一最終確認命令之一區段中雙態切換該虛擬計數時脈。
    [10] 一種半導體記憶體裝置，其包括：一頁緩衝器單元，其用於暫時地儲存複數個讀取資料；一Y解碼器，其用於回應於一行位址而將該複數個讀取資料發送至一資料線；一計數時脈產生單元，其用於回應於一時脈信號而產生一計數時脈且回應於一虛擬計數啟用信號而產生該計數時脈；及一行位址產生單元，其用於藉由對該計數時脈進行計數而產生該行位址。
    [11] 如請求項10之半導體記憶體裝置，其中在接收到該時脈信號之前執行該回應於一虛擬計數啟用信號而產生該計數時脈。
    [12] 如請求項11之半導體記憶體裝置，其中該計數時脈產生單元包括：一正常計數時脈產生器，其用於回應於該時脈信號而產生一正常計數時脈；一虛擬計數時脈產生器，其用於回應於一虛擬計數啟用信號而產生一內部虛擬計數啟用信號及一虛擬計數時脈；及一選擇器，其用於回應於該內部虛擬計數啟用信號而輸出該正常計數時脈或該虛擬計數時脈作為該計數時脈。
    [13] 如請求項12之半導體記憶體裝置，其中該虛擬計數時脈產生器包括：一啟用信號產生器，其經組態以回應於該虛擬計數啟用信號而產生該內部虛擬計數啟用信號及一振盪器啟用信號且回應於一虛擬計數結束信號而停用該振盪器啟用信號；一振盪器，其經組態以回應於該振盪器啟用信號而產生具有一特定循環之該虛擬計數時脈；及一振盪器控制器，其係回應於該內部虛擬計數啟用信號而啟用且經組態以在該虛擬計數時脈達到一設定數時產生該虛擬計數結束信號。
    [14] 如請求項13之半導體記憶體裝置，其中該啟用信號產生器包括：一延遲單元，其用於延遲該虛擬計數啟用信號並輸出一經延遲信號；及一邏輯閘，其用於回應於該延遲單元之該延遲信號及該虛擬時脈結束信號而產生該振盪器啟用信號。
    [15] 如請求項13之半導體記憶體裝置，其中該振盪器包括：一邏輯閘，其用於藉由邏輯組合該振盪器啟用信號與一回饋信號而產生該虛擬計數時脈；及一延遲單元，其用於延遲該虛擬計數時脈達一設定時間、將該經延遲信號反相並輸出該經反相信號作為該回饋信號。
    [16] 如請求項13之半導體記憶體裝置，其中該振盪器控制器包括：一第一正反器單元，其係回應於該內部虛擬計數啟用信號而啟用且經組態以使一電源電壓與該虛擬計數時脈同步並輸出該經同步輸出信號；及一第二正反器單元，其係回應於該內部虛擬計數啟用信號而啟用且經組態以使該第一正反器單元之該輸出信號與該虛擬計數時脈同步並輸出該經同步輸出信號作為該虛擬計數結束信號。
    [17] 一種操作一半導體記憶體裝置之方法，其包括：產生以一設定數雙態切換之一虛擬計數時脈；回應於該虛擬計數時脈而產生一第一計數時脈；藉由對該第一計數時脈進行計數而產生一第一行位址；及回應於該第一行位址而自一頁緩衝器中所儲存之資料當中將第一輸出資料輸出至一資料線。
    [18] 如請求項17之方法，其中在啟用一時脈信號之前以該設定數雙態切換該虛擬計數時脈。
    [19] 如請求項17之方法，其進一步包括：回應於在一資料輸出操作中啟用之該時脈信號而產生一正常計數時脈；回應於該正常計數時脈而產生一第二計數時脈；藉由對該第二計數時脈進行計數而產生一第二行位址；及回應於該第二行位址而將該頁緩衝器中所儲存之該資料之除該第一輸出資料之外的剩餘輸出資料輸出至該資料線。
    [20] 如請求項18之方法，其中在一正常資料輸出操作之一忙碌區段或其中接收到一最終確認命令之一隨機資料輸出操作之一區段中雙態切換該虛擬計數時脈。
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