• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    本發明係根據編碼率7/15及編碼長度16200之低密度奇偶校驗編碼將資訊位元編碼，對編碼之位元進行位元交錯，將由位元交錯後之位元構成之位元序列分離為8位元序列，且依照預定的排序規則進行將該8位元序列之排列順序置換之排序，而預定之排序規則係v0=b2、v1=b6、v2=b0、v3=b1、v4=b4、v5=b5、v6=b3、v7=b7。
    公开号:TW201306494A
    申请号:TW101121557
    申请日:2012-06-15
    公开日:2013-02-01
    发明作者:Mihail Petrov
    申请人:Panasonic Corp；
    IPC主号:H04L27-00
    专利说明:
    發送處理方法、發送機、接收處理方法及接收機 技術領域
    本發明係關於一種於發送端處理數位信號之方法，特別是在輸入對映器前位元所適用之位元排序方式。又，本發明係關於一種於接收端處理數位信號之方法，特別是由反對映器輸出後之位元所適用的位元排序方式。且，本發明係關於分別實行該等方法之發送機和接收機。 背景技術
    近年，發送機具有位元交錯編碼調變(bit-interleaved coding and modulation：BICM)解碼器(例如參照非專利文獻1)。
    BICM編碼器例如進行以下步驟。
    (1)將資料區塊例如用BCH(Bose-Chaudhuri-Hocquenghem)編碼作為外編碼，用低密度奇偶校驗(low-density parity check：LDPC)作為內編碼加以編碼。
    (2)對編碼之結果所得之編碼位元，進行奇偶交錯及伴隨扭曲或不伴隨扭曲之行-列交錯。
    (3)將已位元交錯之編碼多工分離為單元碼。但，多工分離包含與在調變方式為16QAM、64QAM、256QAM等的情況下，行-列交錯中之交錯行列的列之排序相等價的處理。
    (4)將單元碼對映到叢集。 【先行技術文獻】 【非專利文獻】
    【非專利文獻1】ESTI EN 302 755 V1.2.1 (DVB-T2規格)
    【非專利文獻2】"New 16k LDPC codes for NGH" Makiko Kan file name "TM-NGH580_NGH_sony_New_16k_Codes.pdf" Document-ID TM-H1115 andpublished on 12/12/2010 (www.dvb.org)
    【非專利文獻3】ESTI EN 302 307 V1.2.1 (DVB-S2規格) 發明概要

    因此，若可使在對映前LDPC碼之位元所適用之排序(包含上述(2)之位元交錯和上述(3)之多工分離中所進行的排序)規則，成為對應於發送機及接收機所使用之LDPC碼和叢集之適宜規則，可謀求提升接收機之接收性能。
    本發明之目的在於提供一種發送處理方法及接收處理方法，以及分別實行該等方法之發送機及接收機，使在對映前LDPC碼之位元所適用之排序規則為對應發送機及接收機所使用之LDPC碼和叢集之適宜規則，而實現提升接收機之接收性能。
    為了達成上述目的，本發明之發送處理方法係包含有：編碼步驟，係根據依照第25圖之編碼率7/15及編碼長度16200之低密度奇偶校驗編碼來將資訊位元編碼；位元交錯步驟，係對前述編碼步驟中編碼之結果所得之編碼的位元，進行奇偶交錯及伴隨扭曲或不伴隨扭曲之行-列交錯；位元-單元解多工步驟，係將由前述位元交錯步驟中位元交錯後之位元構成之位元序列分離為8位元序列，並依照預定的排序規則進行將該8位元序列之排列順序置換之排序；對映步驟，係將前述位元-單元解多工步驟之處理結果所得之8位元之各單元碼，依照256QAM(Quadrature Amplitude Modulation：正交調幅)叢集而對映；且，使前述排序前之第i(i=0~7)位元序列之位元為vi，前述排序後之第i(i=0~7)位元序列之位元為bi，則前述預定之排序規則為：v0=b2、v1=b6、v2=b0、v3=b1、v4=b4、v5=b5、v6=b3、v7=b7。
    依據上述發送處理方法，在對映前LDPC碼之位元所適用之排序規則，會成為對應發送機及接收機所使用之LDPC碼和叢集之適宜規則，可謀求提升接收機之接收性能。圖式之簡單說明
    第1圖係DVB-T2調變器之概略圖。
    第2圖係顯示第1圖之BICM編碼器構成之方塊圖。
    第3圖係顯示包含基頻框、BCH奇偶位、及LDPC奇偶位的LDPC碼之圖
    第4圖係顯示伴隨第2圖之行-列交錯器所進行之扭曲的行-列交錯之動作原理之示意圖。
    第5(a)圖係顯示8列之行-列交錯器所進行之編碼長度16200位元的LDPC碼之位元寫入處理之示意圖，第5(b)圖係顯示於行-列交錯進行之(a)所寫入之LDPC碼位元的讀出處理的示意圖。
    第6(a)圖係顯示12列之行-列交錯器所進行之編碼長度16000位元的LDPC碼之位元寫入處理之示意圖，第6(b)圖係顯示於行-列交錯進行之(a)所寫入之LDPC編碼位元的讀出處理的示意圖。
    第7圖係顯示第2圖之位元-單元解多工器之輸入輸出的示意圖。
    第8圖係顯示16QAM叢集的情況時位元-單元解多工器之構成的方塊圖。
    第9圖係顯示64QAM叢集的情況時位元-單元解多工器之構成的方塊圖。
    第10圖係顯示256QAM叢集的情況時位元-單元解多工器之構成的方塊圖。
    第11圖係顯示用以發送接收資料而對可適用於DVB-T2之QPSK之特定的叢集對映的示意圖。
    第12圖係顯示用以發送接收資料而對可適用於DVB-T2之16QAM之特定的叢集對映的示意圖。
    第13圖係顯示用以發送接收資料而對可適用於DVB-T2之64QAM之特定的叢集對映的示意圖。
    第14圖係顯示用以發送接收資料而對可適用於DVB-T2之256QAM之特定的叢集對映的示意圖。
    第15圖係顯示本發明實施形態之BICM編碼器之構成的示意圖。
    第16圖係顯示第15圖之位元-單元解多工器之輸入輸出的示意圖。
    第17圖係顯示16QAM叢集的情況時位元-單位解多工器之構成之方塊圖。
    第18圖係顯示64QAM叢集的情況時位元-單位解多工器之構成之方塊圖。
    第19圖係顯示256QAM叢集的情況時位元-單位解多工器之構成之方塊圖。
    第20圖係顯示本發明實施形態之BICM解碼器之構成的方塊圖。
    第21圖係顯示第20圖之單元-位元多工器之輸入輸出的示意圖。
    第22圖係顯示16QAM叢集的情況時單元-位元多工器之構成之方塊圖。
    第23圖係顯示64QAM叢集的情況時單元-位元多工器之構成之方塊圖。
    第24圖係顯示256QAM叢集的情況時單元-位元多工器之構成之方塊圖。
    第25圖係顯示編碼率7/15下編碼長度16200位元之LDPC碼的示意圖。
    第26圖係顯示編碼率8/15下編碼長度16200位元之LDPC碼的示意圖。用以實施發明之形態 <<發明者達成發明之經過>>
    於DVB-T2(Digital Video Broadcasting-Second Generation Terres trial)(ETSI EN 302 755：非專利文獻1)記述有數位地上波電視播送用之第2世代基線傳送系統。ETSI EN 302 755(非專利文獻1)中詳述有以數位電視服務與一般資料為對象之頻道編碼調變系統。
    第1圖係DVB-T2系統架構(基本設計概念)中之DVB-T2調變器之概略圖。DVB-T2調變器1000係具有輸入處理部1010、位元交錯編碼調變(bit-interleaved coding and modulation：BICM)編碼器1020、框構成部1030、及OFDM產生部1040。
    輸入處理部1010係將播送服務相關之輸入位元流轉換為預定長度之複數區塊。BICM編碼器1020係對輸入施以根據DVB-T2之BICM編碼處理。框構成部1030係使用自BICM編碼器1020之輸入等來產生DVB-T2格式的傳送框。OFDM產生部1040係對DVB-T2格式之傳送框之構造進行附加前導符號、快速反傅力葉轉換及插入保護區間等，而輸出DVB-T2格式的發送訊號。
    根據DVB-T2之BICM係記載於為參照所援用的ETSI EN 302 755(非專利文獻1)的第6章。
    以下參照第2圖並說明關於第1圖之BICM編碼器1020之詳情。
    第2圖係顯示第1圖所示之DVB-T2調變器1000所具有的BICM編碼器1020之構成的方塊圖。
    BICM編碼器1020係具有FEC編碼器1110、位元交錯器1120、位元-單元解多工器1130、及QAM對映器1140。但，第2圖省略了叢集旋轉、單元交錯器、時間交錯器。
    基本上，根據DVB-T2之BICM編碼之步驟包含前向錯誤更正(forward-error-correction：FEC)編碼、FEC編碼結果所得之編碼位元交錯、交錯後之位元解多工為單元碼、將單元碼向複數QAM(Quadrature Amplitude Modulation)符號(也有記述為單元)之對映。
    FEC編碼器1110係藉由連接BCH(Bose-Chaudhuri-Hocquenghem)編碼器(組織BCH外編碼器)1111與LDPC(low-density parity check)編碼器(組織LDPC外編碼器)1112而構成。
    BCH編碼器1111係如第3圖所示，藉由對基頻框做BCH編碼產生BCH奇偶位，而向LDPC編碼器1115輸出包含BCH奇偶位之BCH編碼。接著，LDPC編碼器如第3圖所示，藉由對BCH編碼做LDPC編碼產生LDPC奇偶位，而向位元交錯器1120輸出包含LDPC奇偶位之LDPC碼。
    LDPC碼(也有記述為FEC框)之編碼長度於DVB-T2規格係64000位元或16200位元。在DVB-T2規格對兩者的編碼長度有定義LDPC碼。但，如後所述，本發明僅關於16200位元之編碼長度。藉由LDPC編碼可獲致大部分的系統錯誤更正能力。另一方面，藉由BCH編碼可降低LDPC解碼後殘留的誤差底。
    位元交錯器1120係具有奇偶交錯器1121及行-列交錯器1125。
    奇偶交錯器1121係將組織LDPC碼之奇偶位元交錯。而，行-列交錯器1125係將奇偶交錯後之LDPC碼行列交錯。
    接著，位元-單元解多工器1130係將位元交錯後之LDPC碼之位元，在向QAM叢集對映前，多工分離成單元碼。而，多工分離包含與行-列交錯器1125之交錯行列之列的排列(交換交錯器行列之列之排列順序的處理)等價之處理。
    關於接續在由位元-單元解多工器1130所進行之處理後的叢集旋轉、單元交錯、時間交錯等各處理，為了使說明簡易，又與理解本發明之原理無關，故省略其詳細之說明。
    QAM對映器1140係將單元碼向QAM叢集對映。
    LDPC編碼係為了於有雜訊之傳送頻道傳送訊息之線性誤差訂正編碼。LDPC編碼係在對資料而言惡劣的雜音存在之狀況下，藉帶域或是回復頻道之強制連結，用在希望有信賴且高效率的資訊傳送之應用程式中。LDPC編碼係被定義為稀少(數值為1之行列要素非常地少)的奇偶校驗行列。
    DVB-T2之LDPC編碼器1115係將BCH編碼器1111之輸出作為資訊區塊，組織性地將資訊區塊編碼成LDPC碼。LDPC編碼器1115之功能係對每個輸入LDPC編碼器1115之資訊區塊，即，對每個BCH編碼計算奇偶位元。在LDPC編碼器1115之處理係使用DVB-T2規格之ESTI EN 302 755(非專利文獻1)之附錄A之表1至表6所記之特別的LDPC編碼。
    LDPC碼之位元有不同的重要度，且，叢集的位元有不同的穩健等級(robust level)。LPDC編碼之位元若不直接、即刻進行交錯而對映至叢集，就無法達到最適的性能。因此，位元交錯器1120及位元-單元解多工器1130設於LDPC編碼器1115與QAM對映器1140之間。換言之，藉由位元交錯器1120及位元-單元解多工器1130，可達成提升由LDPC碼之位元及QAM叢集所傳送之位元間之關連性。
    LDPC碼之位元之不同重要度，係由於LDPC碼之位元全都不包含奇偶校驗行列所定義之奇偶校驗之同數。連接位元(變數節點)之奇偶校驗(檢查節點)越多，於反覆解碼處理中位元就變得更重要。此見解於該技術領域既已為人所知。
    同樣地，QAM叢集中已編碼位元的重要度也不同，此為該技術領域之技術者習知之事實。例如，在16QAM叢集，編碼4位元會有2個穩健等級。在64QAM叢集，編碼6位元會有3個穩健等級。在256QAM叢集，編碼8位元會有4個穩健等級。
    再者，在DVB-T2規格，位元交錯器1120之行-列交錯器1125係進行行-列交錯，該行-列交錯係等價於把從奇偶性交錯器1121取得之位元，連續地沿列方向寫入交錯器行列，將於交錯器行列之各列之位元依規定位元數做循環移位(記為扭曲)，而從交錯器行列沿行方向連續地讀出位元者。LDPC碼(FEC框)之第1位元為最初被寫入，且最初被讀出。
    在行-列交錯定義有Nc列Nr列之交錯器行列。表1中2個參數(Nc,Nr)的值，是與全體相關連之叢集大小(於表1表記為「調變」)、及編碼長度為16200位元之LDPC碼相關地記載。而於DVB-T2中叢集為QPSK(4QAM)叢集時，不使用行-列交錯器。
    各列之寫入開始位置係扭曲(循環移位)表2所示之扭曲參數tc之量。而，於表2交錯行列之各列的扭曲參數(twisting parameter)tc之值，是與DVB-T2中使用行-列交錯之叢集大小(於表2記為「調變」)及LDPC碼之編碼長度Nldpc相關地記載。
    第4圖係顯示，由FEC編碼器1110(包含BCH編碼器1111和LDPC編碼器1115)所生成之FEC框係64800位元之長FEC框且使用16QAM叢集為QAM叢集之情況下，行-列交錯器1125之處理。此時之交錯器行列為8100行8列。
    如第4圖所示，行-列交錯器1125係將各列寫入開始位置扭曲表2所示之扭曲參數，並將從奇偶交錯器1121取得之位元連續地沿列方向寫入交錯器行列，將已寫入交錯器行列之位元連續地沿行方向讀出。基頻框標頭之MSB(most significant bit)係最初被寫入且最初被讀出。而，第4圖中之「FEC框的LSB」係顯示伴隨扭曲之行-列交錯(行扭曲交錯)後的FEC框的LSB(least significant bit)。
    第5圖及第6圖係對編碼長度為16200位元之LDPC碼且於交錯器行列之列數分別為8或12的情況時之行-列交錯之一例。
    但，第5(a)圖及第6(a)圖顯示行-列交錯器1125位元之寫入處理，第5(b)圖及第6(b)圖顯示行-列交錯器1125位元之讀出處理。各圖中小的四角形係分別對應LDPC碼的1位元，塗黑的四角形係顯示LDPC碼的第1位元。箭頭係顯示位元寫入交錯器行列、及從交錯器行列讀出之順序。而扭曲處理並未顯示於第5(a)、5(b)圖及第6(a)、6(b)圖。
    例如交錯器行列之列數為8時，LDPC碼之位元如第5(a)圖所示，以(行1、列1)、(行2、列1)、...、(行2025、列1)、(行1、列2)、...、(行2025、列8)之順序寫入，而如圖5(b)所示，以(行1、列1)、(行1、列2)、...、(行1、列8)、(行2、列1)、...、(行2025、列8)之順序讀出。
    又，本發明僅關於(1)LDPC碼之編碼長度為16200位元且交錯器行列之列數為8、及(2)LDPC碼之編碼長度為16200位元且交錯器行列之列數為12等2種情況。
    於QAM對映在前頭且從位元交錯器1120輸出之位元交錯後之各LDPC碼首先藉由位元-單元解多工器1130多工分離為並列之單元碼。各單元碼係包含與用QAM叢集編碼之位元數(ηMOD)同數之位元。單元碼之位元數於QPSK(4QAM)叢集是2、16QAM叢集是4、64QAM叢集是6、256QAM叢集是8。因此，對1個編碼長度16200位元之LDPC碼(FEC區塊)之QAM資料單元之數為16200/ηMOD。即，QPSK時是8100單元、16QAM時是4050單元、64QAM時是2700單元、256QAM時是2025單元。
    以下，用第7~10圖來說明第2圖之位元-單元解多工器1130。
    第7圖係顯示第2圖之位元-單元解多工器1130之輸入輸出的示意圖。
    如第7圖所示，從位元交錯器1120輸出之位元流藉由位元-單元解多工器1130多工分離成次位元流。次位元流數Nsubstreams於QPSK(4QAM)叢集時為2、於高次數(16QAM、64QAM、256QAM)叢集時與行-列交錯器1125之交錯行列器之列數相等。後者的情況時，多工分離包含位元排序步驟(概念上與行-列交錯器之交錯器行列之列的排序相等價之處理)。
    第8圖係顯示16QAM叢集的情況時位元-單元解多工器之構成的方塊圖。但，次位元流數Nsubstreams為8時，各次位元流之位元數是16200/8=2025。
    第8圖所示之位元-單元解多工器1130A具有簡單解多工器1131A及解多工排序器1135A。
    簡單解多工器1131A係從位元交錯器1120取得1位元流(V0、V1、V2、...)，從第1次位元流(V0,0、V0,1、V0,2、...)多工分離出第8次位元流(V7,0、V7,1、V7,2、...)之8個次位元流而向解多工排序器1135A輸出。而，簡單解多工器1131A之輸出位元Vi,j係對應於簡單解多工器1131A之輸入位元Vi+8×j。
    解多工排列器1135A係從簡單多工器1131A取得8個次位元流，進行將取得之8個次位元流之排列順序置換之排序，並輸出排序後之8個次位元流。如第8圖所示，解多工排列器1135A之輸出位元b0,i~b7,i(i=0、1、2...)包含2單元碼(y0,2×i~y3,2×i、y0,2×i+1~y3,2×i+1)且各單元碼會向16QAM用之QAM對映器1140傳送。
    第9圖係顯示64QAM叢集的情況時位元-單元解多工器之構成的方塊圖。但，次位元流數Nsubstreams為12時，各次位元流之位元數是16200/12=1350。
    第9圖所示之位元-單元解多工器1130B具有簡單解多工器1131B及解多工排序器1135B。
    簡單解多工器1131B係從位元交錯器1120取得1位元流(V0、V1、V2、...)，從第1次位元流(V0,0、V0,1、V0,2、...)多工分離出第12次位元流(V11,0、V11,1、V11,2、...)之12個次位元流而向解多工排序器1135B輸出。而，簡單解多工器1131B之輸出位元Vi,j係對應於簡單解多工器1131B之輸入位元Vi+12×j。
    解多工排列器1135B係從簡單多工器1131B取得12個次位元流，進行將取得之12個次位元流之排列順序置換之排序，並輸出排序後之12個次位元流。如第9圖所示，解多工排列器1135B之輸出位元b0,i~b11,i(i=0、1、2...)包含2單元碼(y0,2×i~y5,2×i、y0,2×i+1~y5,2×i+1)且各單元碼會向64QAM用之QAM對映圖1140傳送。
    第10圖係顯示256QAM叢集的情況時位元-單元解多工器之構成的方塊圖。但，次位元流數Nsubstreams為8時，各次位元流之位元數是16200/8=2025。
    第10圖所示之位元-單元解多工器1130C具有簡單解多工器1131C及解多工排序器1135C。
    簡單解多工器1131C係從位元交錯器1120取得1位元流(V0、V1、V2、...)，從第1次位元流(V0,0、V0,1、V0,2、...)多工分離出第8次位元流(V7,0、V7,1、V7,2、...)之8個次位元流而向解多工排序器1135C輸出。而，簡單解多工器1131C之輸出位元Vi,j係對應於簡單解多工器1131C之輸入位元Vi+8×j。
    解多工排列器1135C係從簡單多工器1131C取得8次位元流，進行將取得之8次位元流之排列順序置換之排序，並輸出排序後之8次位元流。如第10圖所示，解多工排列器1135C之輸出位元b0,i~b7,i(i=0、1、2...)包含1單元碼(y0,i~y7,i)且各單元碼會向256QAM用之QAM對映器1140傳送。
    位元-單元解多工器1130進行之位元-單元解多工係定義為已位元交錯之輸入位元bbi向輸入位元be,do之對映。而，do是di div Nsubstreams，div是將di除以Nsubstreams之除算結果的整數部分回傳之函數。e是已多工分離之位元流(從位元-單元解多工器1130輸出之次位元流)號碼(0≦e<Nsubstreams)。vdi是向位元-單元解多工器1130之輸入位元、di是輸入位元號碼。be,do是從位元-單元解多工器1130之輸出位元、do是由位元-單元解多工器1130輸出之次位元流之位元號碼。
    關於編碼長度16200之16QAM叢集，當假定為第4圖的構成例時，依照上述之表1形成8個次位元流(Nsubstreams=8)。各次位元流之位元數是16200/8=2025(do=di div Nsubstreams)，各次位元流是交錯器行列之1列。
    DVB-T2中，對於DVB-T2中全部的有效LDPC編碼之編碼率(1/2、3/5、2/3、3/4、4/5、5/6)及調變方式(QPSK、16QAM,64QAM、256QAM)有定義位元-單元解多工(參照非專利文獻1之ETSI EN 302 755 V1.2.1的第6.2.1章之表13(a),(b),(c))。表13(a)、(b)、(c)之參數係定義輸入位元之次位元流向輸入位元的排序。
    例如，LDPC編碼係編碼長度16200位元而QAM叢集係16QAM叢集時，輸入位元Vdi係依照下列之排列規則來排列輸出位元(參照非專利文獻1之ETSI EN 302 755 V1.2.1之第6.2.1章之表13(a))。
    排序規則為v0=b7、v1=b1、v2=b4、v3=b2、v4=b5、v5=b3、v6=b6、v7=b0。
    排序規則係對編碼率1/2、3/4、4/5、5/6最佳化，以使接收機中LDPC解碼器之輸出的錯誤率最小。
    除了QPSK(LDPC編碼長度Nldpc=64800、16200)與256QAM(僅Nldpc=16200者)，位元-單元解多工器之輸出中，寬度Nsubstreams之碼係分成寬度ηMOD=Nsubstreams/2的兩個單元碼。最初之ηMOD=Nsubstreams/2位元〔b0,do...bNsubstreams/2-1,do〕形成一組第1輸出單元碼〔y0,2do‧‧‧yηmod-1,2do〕，剩下之輸出位元〔bNsubstreams/2,do‧‧‧bNsubstreams-1,do〕形成第2輸出單元碼〔y0,2do+1‧‧‧yηmod-1,2do+1〕，向QAM對映圖輸出。
    QPSK(LDPC編碼長度Nldpc=64800、16200)及256QAM(僅Nldpc=16200者)的情況時，位元-單元解多工器之輸出，即寬度Nsubstreams之碼係形成1個輸出單元碼，向QAM對映圖輸出(〔y0,do‧‧‧yηmod-1,do〕=〔b0,do‧‧‧bNsubstreams-1,do〕)。
    特別是包含於解多工排序器之解多工排序之單元碼之數量為1(256QAM時)或2(16QAM及64QAM時)。
    換句話說，解多工排序在概念上與位元交錯器之行-列交錯中交錯器行列之列的排序等價。
    之後，由位元-單元解多工器輸出之各單元碼，係根據特定之對映叢集(QPSK、16QAM、64QAM、256QAM等)加以調變。於叢集和DVB-T2位元所適用之格雷碼對映之細節係顯示於第11、12、13、14圖。
    以針對行動接收之次世代數位播送規格現在在所謂DVB-NGH之名稱之下，在DVB標準化團體規劃中。DVB-NGH規格中包含FEC編碼、位元交錯、解多工、及QAM叢集對映，預定使用與上述之BICM構造相同之BICM構造。DVB-NGH中，加入數個DVB-T2中之LDPC編碼的編碼率，並追加2個LDPC編碼之編碼率(即7/15、8/15)。QAM叢集與DVB-T2相同，使用QPSK(4QAM)叢集、16QAM叢集、64QAM叢集、256QAM叢集。
    DVB-NGH僅使用短的16K(也就是16200位元)之LDPC編碼。DVB-NGH分別有使用新導入之編碼率7/15、8/15之LDPC編碼正被提案之中。提案中之分別使用編碼率為7/15及編碼率8/15之LDPC編碼係分別記述於第25、26圖，非特許文獻2之記載內容也可予以適用。
    第25、26圖中編碼之記述與DVB-S2規格所使用之記述相同，更詳細之內容則於非專利文獻3(ETSI EN 302 307 V1.2.1(2009年4月)之第5.3.2章及附錄B,C)記載會更為正確。第25圖係顯示在編碼率7/15下編碼長度16200位元之LDPC編碼的示意圖。第26圖係顯示在編碼率8/15下編碼長16200位元之LDPC編碼的示意圖。並列或循環係數(cyclic factor)係與DVB-S2相同為360。
    而，第25圖及第26圖之表記係以非專利文獻3之記載為準，因此於該技術領域之通常知識者當然可自第25、26圖理解該LDPC編碼，非專利文獻(ETSI EN 302 307 V1.2.1(2009年4月)之第5.3.2章及附錄B,C)之記載內容對第25圖之適用例則記載如下。
    LDPC編碼器如數式1，將大小Kldpc的資訊區塊i(BCH編碼器之輸出)組織性的編碼為大小Nldpc之LDPC編碼c。
    但，編碼率7/15時，LDPC編碼之參數(Nldpc,Kldpc)是(16200,7560)。
    LDPC編碼器之功能係對每一個Kldpc個資訊位元之區塊，決定Nldpc-Kldpc個之奇偶位元，其步驟如下所示。
    首先，將奇偶位元如數式2所示加以初始化。
    將第1個資訊位元i0累積於第25圖第1行所指定的各奇偶位元位址。具體而言，係進行數式3之演算。
    [數式3]p 3=p 3⊕i 0 p 6535=p 6535⊕i 0 p 137=p 137⊕i 0 p 6560=p 6560⊕i 0 p 314=p 314⊕i 0 p 7146=p 7146⊕i 0 o 327=p 327⊕i 0 p 7180=p 7180⊕i 0 p 983=p 983⊕i 0 p 7408=p 7408⊕i 0 p 1597=p 1597⊕i 0 p 7790=p 7790⊕i 0 p 2028=p 2028⊕i 0 p 7893=p 7893⊕i 0 p 3043=p 3043⊕i 0 p 8123=p 8123⊕i 0 p 3217=p 3217⊕i 0 p 8313=p 8313⊕i 0 p 4109=p 4109⊕i 0 p 8526=p 8526⊕i 0 p 6020=p 6020⊕i 0 p 8616=p 8616⊕i 0 p 6178=p 6178⊕i 0 p 8638=p 8638⊕i 0
    其中⊕係互斥或(exclusive or)。
    接下來的359個資訊位元im(m=1,2,‧‧‧,359)則將im累積於各奇偶位元位址{x+(m mod360)×q}mod(Nldpc-Kldpc)。而x係顯示為對應於第1個資訊位元i0之奇偶位元累加器之位址，q係依編碼率7/15而定之係數24。q係以q=(Nldpc-Kldpc)/360所得出。
    第361個資訊位元i360，其奇偶位元累加器之位址係被指定於第25圖的第2行。以同樣的手法，對接下來的359個資訊位元im(m=361,362,‧‧‧,719)之奇偶位元累加器之位址係以{x+(m mod360)×q}mod(Nldpc-Kldpc)而得出。而，x對應於第360個資訊位元i360之奇偶位元累加器之位址，即第25圖之第2行所記述之奇偶位元累加器之位址。
    同樣的作法會使用在用以對360個新的資訊位元群中之每一個位元群，在第25圖的新行找到奇偶位元累加器之位址。
    對全部資訊位元執行之後，如以下般得到最後的奇偶位元。
    從i=1開始連續地進行數式4的演算。
    [數式4]p i =p i ⊕ p i-1,i=1,2,…,N ldpc -K ldpc -1
    其中⊕係互斥或(exclusive or)。
    pi(i=0,1,‧‧‧,Nldpc-Kldpc-1)之最終內容與奇偶位元pi相等。
    而，第26圖的情況係藉由將上述適用例之第25圖之各行的值置換為第25圖之各行的值而實現。但，LDPC編碼之參數(Nldpc,Kldpc)係(16200,8640)，q=21。
    而，上述的LDPC編碼的說明雖依照DVB-S2之表記，若依照DVB-T2或DVB-NGH之表記時，例如上述之q會變成Qldpc。
    DVB-NGH規格中，現在對各個16QAM叢集、64QAM叢集、及256QAM叢集之編碼率7/15、8/15未定義位元-單元解多工器所做之排序。與DVB-T2同樣地，在QPSK(4QAM)叢集不需要位元-單元解多工器所做之排序。其原因為使用QPSK叢集編碼之2個位元的穩健等級彼此相同。
    為了與各式各樣的QAM叢集尺寸結合、及在各式各樣的接收環境下，使編碼率7/15、8/15之新LDPC編碼的性能最大，需要有對位元-單元多工之新的最佳化排序規則。 <<發明之實施型態>>
    以下，一面參照圖示一面詳細地說明本發明之實施型態。但，實施型態之說明不應理解為限定本發明者，而應僅作為本發明一般原理之示例來理解。補充(其二)中所提示之與本實施型態之一般原理相異之情形、或可適用於此未明確記述之手法者，應為技術者所習知。
    以下所說明之本發明之實施型態大多述及DVB-NGH系統。新的DVB-NGH規格係改定針對行動設備之數位播送用之DVB-H規格而承繼DVB-H規格之後的規格。
    又，雖未做最終決定，DVB-NGH系統預定採用與於上述<<發明者達成發明之經過>>中已說明之DVB-T2次系統之一者相同之構造。但，此並非限制保護之範圍。實際上，本發明之實施型態，於無論是否具有補充(其二)所記述之構造特徵之系統皆可適用。
    本發明之各實施型態係提供一種對輸入QAM對映器前之發送位元進行位元訊號處理之系統。又，本發明之各實施型態係提供一種對由從QAM對映器輸出之接收位元進行位元訊號處理(與於發送端對發送位元所進行之位元訊號處理相反之處理)之系統。
    例如包含聲音訊號及/或影像訊號之數位訊號係從發送機發送或播送，並藉由接收機(例如行動終端)接收。 <發送站>
    以下，一面參照圖示一面說明本發明實施型態之BICM編碼器。而，BICM編碼器係發送機所具備者。
    第15圖係顯示本發明實施形態之BICM編碼器之構成的示意圖。第15圖所示之BICM編碼器基本上參照第1~14圖，可對應於<<發明者達成發明之經過>>中已詳細說明之DVB-T2規格之BICM編碼器。
    第15圖所示之BICM編碼器100係具有FEC編碼器110、位元交錯器120、位元-單元解多工器130、及QAM對映器140。
    FEC編碼器110係具有BCH編碼器111及LDPC編碼器115。而，補充(其二)之內容，也可適用於例如無LDPC編碼器115前段之BCH編碼器111的系統、將LDPC編碼器115前段之BCH編碼器111置換為使用其他編碼之編碼器的系統。
    BCH編碼器111，特別是會輸入由聲音訊號及/或影像訊號等之資訊位元所構成之數位訊號(基頻訊號)。BCH編碼器111係將輸入之基頻框加以BCH編碼，藉此生成BCH奇偶位，而向LDPC編碼器輸出包含BCH奇偶位之BCH編碼。
    LDPC編碼器115係使用特定之LDPC編碼而編碼BCH編碼，藉此生成LDPC奇偶位。而，此情況時，於實施型態所使用之LDPC編碼係根據第25圖之編碼率7/15下編碼長度16200之LDPC編碼，或根據第26圖之編碼率8/15下編碼長度16200之LDPC編碼者。
    LDPC編碼器115係將包含LDPC編碼之結果所得之LDPC奇偶位且Nldpc=16200位元之LDPC編碼(由Nldpc=16200位元所形成之資料封包的位元流)向位元交錯器120輸出。而，應注意Nldpc=64000位元所形成之資料封包的位元流之LDPC編碼器115的輸出係未預定對針對DVB-NGH規格之可攜裝置之訊號做傳送及接收。16200位元之LDPC編碼係藉由執行根據用以參照援用的DVB-T2規格的第6.1.3章所說明之奇偶交錯以及行扭曲交錯，而輸入位元交錯器120。
    位元交錯器120係具有奇偶交錯器121、及行-列交錯器125。
    奇偶交錯器121係對16200位元之LDPC編碼進行置換該奇偶部分之位元排列順序之奇偶交錯，而向行-列交錯器125輸出。
    具體而言，當令奇偶交錯器121之輸出為λ，奇偶交錯器121之輸出為u，奇偶交錯器121會進行如數式5所示之演算。
    而數式5中，Kldpc係LDPC編碼之資訊位元之數，資訊位元不會進行交錯。奇偶校驗行列之循環係數(cyclic factor)係360。編碼率7/15時Qldpc=24，編碼率8/15時Qldpc=21。
    行-列交錯器125係於行扭曲交錯時使用交錯器行列，前述交錯器行列係行列要素數(列數和行數之相乘值)為LDPC編碼之位元數16200，且對應QAM對映器140中所使用的調變種類而因次不同(列數和行數不同)者。如上述既已說明，於16QAM，Nldpc=16200時，行數Nr=2025，列數Nc=8。於64QAM，Nldpc=16200時，行數Nr=1350，列數Nc=12。於256QAM，Nldpc=16200時，行數Nr=2025，列數Nc=8。
    行-列交錯器125係考慮行扭曲與列數8、12而將奇偶交錯器121所輸出之16200位元(奇偶交錯後之LDPC編碼)一面依表2所示之扭曲參數tc扭曲各列之寫入開始位置，一面連續地沿列方向寫入交錯器行列，並將已寫入交錯器行列之位元連續地沿行方向讀出(參照第4、5、6圖)。
    然而，應注意本發明之實施型態，特別是位元-單元解多工器所使用之各排序規則中，也可適用表2所舉之行扭曲參數值以外的任意值。再者，行扭曲交錯係DVB-T2系統的一部份，因此應可成為DVB-NGH系統的一部份，但本發明之實施型態也可適用於非行扭曲之行-列交錯處理。
    位元-單元解多工器130係將行-列交錯器125做行扭曲交錯處理後的16200位元之LDPC編碼，對應本發明實施型態的各實施例來排序。所適用之排序處理，尤其是排序規則依照以下(1)以LDPC編碼之編碼長度與編碼率為特徵，LDPC編碼器115所使用之LDPC編碼(2)QAM對映器140所使用之QAM叢集大小而定。
    位元-單元解多工器130如前述說明，係將由位元交錯器120輸入且位元交錯後之LDPC編碼位元多工分離為並列單元碼。之後，位元-單元解多工器130進行排序，以使排序後之單元碼對映至特定QAM對映所對應之叢集符號。對輸出QAM資料單元數(單元碼數)有效的1個單元碼之位元數ηMOD與<<發明者達成發明之經過>>中說明之對DVB-T2者相同。而QAM資料單元係QPSK(4QAM)時係8100單元，16QAM時係4050單元，64QAM時係2700單元，256QAM時係2025單元。
    以下，用第16~19圖來說明第15圖之單元-位元解多工器130。
    第16圖係顯示第15圖之位元-單元解多工器130之輸入輸出的示意圖。
    如第16圖所示，從位元交錯器120輸出之位元流係藉由位元-單元解多工器130多工分離成次位元流。次位元流數Nsubstream係與DVB-T2相同。次位元流數，特別是於QPSK(4QAM)叢集時為2，16QAM叢集時為8，64QAM叢集時為12，256QAM叢集時為8。
    位元-單元解多工之多工分離後，藉由向輸入位元bdi之輸出位元be,do之特別交錯而加以排序。而，do是di div Nsubstreams，div是將di除以Nsubstreams之除算結果的整數部分回傳之函數。e是已多工分離之位元流(從位元-單元解多工器130輸出之次位元流)號碼(0≦e<Nsubstreams)。vdi是向位元-單元解多工器130之輸入位元、di是輸入位元號碼。be,do是從位元-單元解多工器130之輸出位元、do是由位元-單元解多工器130輸出之次位元流之位元號碼。
    第17圖係顯示16QAM叢集的情況時位元-單位解多工器之構成之方塊圖。而，次位元流數Nsubstreams是8，各次位元流之位元數是16200/8=2025。
    第17圖所示之位元-單元解多工器130A具有簡單解多工器131A及解多工排序器135A。
    簡單解多工器131A係從位元交錯器120取得1位元流(V0、V1、V2、...)，從第1次位元流(V0,0、V0,1、V0,2、...)多工分離出第8次位元流(V7,0、V7,1、V7,2、...)之8個次位元流而向解多工排序器135A輸出。而，簡單解多工器131A之輸出位元Vi,j係對應於簡單解多工器131A之輸入位元Vi+8×j。
    解多工排列器135A係從簡單多工器131A取得8次位元流，進行將取得之8個次位元流之排列順序置換之排序，並輸出排序後之8個次位元流。如第17圖所示，解多工排列器135A之輸出位元b0,i~b7,i(i=0、1、2...)包含2個單元碼(y0,2×i~y3,2×i、y0,2×i+1~y3,2×i+1)且各單元碼會向16QAM用之QAM對映器140傳送。
    第18圖係顯示64QAM叢集的情況時位元-單元解多工器之構成的方塊圖。但，次位元流數Nsubstreams為12時，各次位元流之位元數是16200/12=1350。
    第18圖所示之位元-單元解多工器130B具有簡單解多工器131B及解多工排序器135B。
    簡單解多工器131B係從位元交錯器120取得1位元流(V0、V1、V2、...)，從第1次位元流(V0,0、V0,1、V0,2、...)多工分離出第12次位元流(V11,0、V11,1、V11,2、...)之12個次位元流而向解多工排序器1135B輸出。而，簡單解多工器131B之輸出位元Vi,j係對應於簡單解多工器131B之輸入位元Vi+12×j。
    解多工排列器135B係從簡單多工器131B取得12個次位元流，進行將取得之12個次位元流之排列順序置換之排序，並輸出排序後之12個次位元流。如第18圖所示，解多工排列器135B之輸出位元b0,i~b11,i(i=0、1、2...)包含2單元碼(y0,2×i~y5,2×i、y0,2×i+1~y5,2×i+1)且各單元碼會朝64QAM用之QAM對映圖1140傳送。
    第19圖係顯示256QAM叢集的情況時位元-單元解多工器之構成的方塊圖。但，次位元流數Nsubstreams為8時，各次位元流之位元數是16200/8=2025。
    第19圖所示之位元-單元解多工器130C具有簡單解多工器131C及解多工排序器135C。
    簡單解多工器131C係從位元交錯器120取得1位元流(V0、V1、V2、...)，從第1次位元流(V0,0、V0,1、V0,2、...)多工分離出第8次位元流(V7,0、V7,1、V7,2、...)之8個次位元流而向解多工排序器1135C輸出。而，簡單解多工器1131C之輸出位元Vi,j係對應於簡單解多工器1131C之輸入位元Vi+8×j。
    解多工排列器135C係從簡單多工器131C取得8個次位元流，進行將取得之8個次位元流之排列順序置換之排序，並輸出排序後之8個次位元流。如第19圖所示，解多工排列器135C之輸出位元b0,i~b7,i(i=0、1、2...)包含1單元碼(y0,i~y7,i)且各單元碼會向256QAM用之QAM對映器140傳送。
    位元-單元解多工器130(130A~130C)處理結果所得之單元碼係向第15圖之QAM對映器140連續輸出。QAM對映器140係將單元碼(位元-單元解多工之輸出)依照第12、13、14圖之特定16QAM、64QAM、256QAM，即依照DVB-T2規格中所使用之位元等級，對映至叢集符號。
    接著，對應用以對不同LDPC編碼和不同調變方法適用排序基模之發明實施型態之各實施例，來顯示多工分離參數。接下來的排序係顯示第15圖的一部份，且適用於第17~19圖之位元-單元解多工器的解多工排序器。
    以下關於位元-單元解多工器內之解多工排序器所使用的排序規則，就以下3種情況：(狀況A)LDPC編碼器使用之編碼係第25圖之編碼率7/15下編碼長度16200位元之低密度奇偶校驗編碼，且QAM對映器使用的QAM叢集係64QAM叢集；(狀況B)LDPC編碼器使用之編碼係第25圖之編碼率7/15下編碼長度16200位元之低密度奇偶校驗編碼，且QAM對映器使用的QAM叢集係256QAM叢集；(狀況C)LDPC編碼器使用之編碼係第26圖之編碼率8/15下編碼長度16200位元之低密度奇偶校驗編碼，且QAM對映器使用的QAM叢集係64QAM叢集；加以詳細地說明。 (狀況A)
    本發明實施型態之其中一例中記載關於第18圖之位元-單元解多工器130B之處理。該例係關於LDPC編碼器115使用根據第25圖之編碼率7/15下編碼長度16200位元之LDPC編碼，且QAM對映器140使用64QAM叢集作為調變方式的情況。
    解多工排序器135B之排序係如第18圖之敘述，以沿交錯器行列之行方向讀出，然後多工分離1行份量之12位元之條件來執行。
    解多工處理後，解多工排序器135B係將12個輸入位元vdi(vdi,do)依照下述排序規則排序成12個輸出位元be(be,do)。
    排序規則為：v0=b2、v1=b4、v2=b0、v3=b1、v4=b3、v5=b6、v6=b5、v7=b8、v8=b10、v9=b7、v10=b11、v11=b9。
    在上述排序後，對各be抽出2個單元碼。2個單元碼y0-5係向64QAM用的QAM對映器140輸出，以對映到2個連續的調變符號。 (狀況B)
    本發明實施型態之其他例中記載關於第19圖之位元-單元解多工器130C之處理。該例係關於LDPC編碼器115使用根據第25圖之編碼率7/15下編碼長度16200位元之LDPC編碼，且QAM對映器140使用256QAM叢集作為調變方式的情況。
    解多工排序器135C之排序係如第19圖之敘述，以沿交錯器行列之行方向讀出，然後多工分離1行份量之8位元之條件來執行。
    解多工處理後，解多工排序器135C係將8個輸入位元vdi(vdi,do)依照下述排序規則排序成8個輸出位元be(be,do)。
    排序規則為：v0=b2、v1=b6、v2=b0、v3=b1、v4=b4、v5=b5、v6=b3、v7=b7。
    在上述排序後，對各be抽出1個單元碼。1個單元碼y0-7係向256QAM用的QAM對映器140輸出，以對映到1個連續的調變符號。 (狀況C)
    本發明實施型態之又一例中記載關於第18圖之位元-單元解多工器130B之處理。該例係關於LDPC編碼器115使用根據第26圖之編碼率8/15下編碼長度16200位元之LDPC編碼，且QAM對映器140使用64QAM叢集作為調變方式的情況。
    解多工排序器135B之排序係如第18圖之敘述，以沿交錯器行列之行方向讀出，然後多工分離1行份量之12位元之條件來執行。
    解多工處理後，解多工排序器135B係將12個輸入位元vdi(vdi,do)依照下述排序規則排序成12個輸出位元bdi(bdi,do)。
    排序規則為：v0=b0、v1=b4、v2=b5、v3=b1、v4=b6、v5=b7、v6=b2、v7=b10、v8=b3、v9=b8、v10=b9、v11=b11。
    在上述排序後，對各be抽出2個單元碼。2個單元碼y0-5係向64QAM用的QAM對映器140輸出，以對映到2個連續的調變符號。 <接收站>
    以下，一面參照圖示一面說明本發明實施型態之BICM解碼器。而，BICM解碼器係接收機所具備者。但本實施型態中具有BICM解碼器之機器也可以攜帶裝置、行動電話、平板電腦、筆記型電腦、電視等為例表示。
    接收機之BICM解碼器之處理基本上與發送機之BICM編碼器所進行之上述已說明之處理相反。詳言之，複數單元係根據叢集對映(QPSK、16QAM、64QAM、256QAM)執行解調處理，並決定已傳送之位元單元碼。1個單元碼(256QAM時)或2個單元碼(16QAM、64QAM時)係依照發送側所進行之排序或反排序規則來排序位元。然後，將位元流多工。位元流更藉由行-列去交錯器進行行-列去交錯，藉由奇偶去交錯器進行奇偶去交錯。奇偶去交錯器僅對奇偶位元進行奇偶去交錯。奇偶去交錯器之輸出位元係由在發送側LDPC編碼所使用之LDPC編碼所對應之LDPC解碼器來解碼，並輸出已編碼位元之位元流。
    以下，詳細地說明BICM解碼器。
    第20圖係顯示本發明實施型態中BICM解碼器構成之方塊圖。
    第20圖所示之BICM解碼器300具有QAM對映器310、單元-位元多工器320、位元去交錯器330、及FEC解碼器340。
    QAM反對映器310依照特定之調變方式(16QAM、64QAM、256QAM等)將複數單元解調，並將其結果所得之單元碼向單元-位元多工器320輸出。而單元碼之位元數對16QAM、64QAM、及256QAM分別是4、6、8。
    QAM反對映器310所執行之QAM解調係對應於發送機之QAM對映器140所執行之QAM調變。假如發送機之QAM對映器140執行依照第12圖之DVB-T2標記之16QAM調變的話，QAM反對映器310會執行依照與第12圖相同之16QAM解調，藉此，各調變符號(複數單元)解調為4位元之單元碼。與此相同之內容可對應第1圖、第13圖及第14圖之全部的QAM調變。
    單元-位元多工器320包含排序區塊及多工區塊。在接收側，排序區塊係依照依調變方式和LDPC編碼而定且與在發送側所使用之排序規則相反之排序規則，來處理已解調之位元。
    以下，用第21~24圖說明關於第20圖之單元-位元多工器330。
    第21圖係顯示第20圖之單元-位元多工器之輸入輸出的示意圖。
    由輸入位元b構成之單元碼y係輸入單元-位元多工器320，且藉由單元-位元多工器320排序以產生輸出碼v。
    第22圖係顯示16QAM叢集的情況時單元-位元多工器之構成之方塊圖。
    第22圖所示之單元-位元多工器320A具有反解多工排序器321A及簡單多工器325A。
    反解多工排序器321A係從16QAM用之QAM反對映器140輸入8個次位元流(2個4位元y0-3之單元碼量的8位元b0-7)。反解多工排序器321A進行將已取得之8個次位元流之排列順序置換之排序(藉由發送側之反解多工排序器135A回復成置換排列順序前的排列順序之排序)，並向簡單多工器325A輸出排序後之8個次位元流。
    簡單多工器325A將排序後的8次位元流多工成16200位元之1個位元流而輸出。而，簡單多工器325A之輸出位元vi+8×j係對應於簡單多工器325A之輸入位元vi,j。
    第23圖係顯示64QAM叢集的情況時單元-位元多工器之構成之方塊圖。
    第23圖所示之單元-位元多工器320B具有反解多工排序器321B及簡單多工器325B。
    反解多工排序器321B係從64QAM用之QAM反對映器140輸入12個次位元流(2個6位元y0-3之單元碼量的12位元b0-7)。反解多工排序器321B進行將已取得之12個次位元流之排列順序置換之排序(藉由發送側之反解多工排序器135B回復成置換排列順序前的排列順序之排序)，向簡單多工器325B輸出排序後之12個次位元流。
    簡單多工器325B將排序後的12個次位元流多工成16200位元之1個位元流而輸出。而，簡單多工器325B之輸出位元vi+12×j係對應於簡單多工器325B之輸入位元vi,j。
    第24圖係顯示256QAM叢集的情況時單元-位元多工器之構成之方塊圖。
    第24圖所示之單元-位元多工器320C具有反解多工排序器321C及簡單多工器325C。
    反解多工排序器321C係從256QAM用之QAM反對映器140輸入8個次位元流(1個8位元y0-3之單元碼量的8位元b0-7)。反解多工排序器321C進行將已取得之8個次位元流之排列順序置換之排序(藉由發送側之反解多工排序器135C回復成置換排列順序前的排列順序之排序)，向簡單多工器325C輸出排序後之12個次位元流。
    簡單多工器325C將排序後的8個次位元流多工成16200位元之1個位元流而輸出。而，簡單多工器325C之輸出位元vi+8×j係對應於簡單多工器325C之輸入位元vi,j。
    反解多工排序器所使用之排序規則之詳情會於後敘述。
    位元去交錯器330係具有行-列去交錯器331及奇偶去交錯器335。
    行-列去交錯器331係從單元-位元多工器320(320A~320C)輸入16200位元v(v0、v1、v2、‧‧‧)所形成之位元流。行-列去交錯器331係對已輸入之16200位元進行伴隨扭曲之行-列去交錯(行扭曲去交錯)。具體而言，行-列去交錯器331係沿行方向連續地將已輸入之16200位元寫入去交錯器行列，並將已寫入去交錯器行列之16200位元依表2所示之扭曲參數tc扭曲各列之讀出開始位置並連續地沿列方向讀出。去交錯器行列之次元係依QAM反對映器310所進行之解調處理所使用之叢集大小、與LDPC解碼器341所進行之LDPC解碼處理所使用之LDPC編碼之編碼長度而定。更詳言之，LDPC編碼之編碼長度為16200位元時，去交錯器行列於16QAM時為8列2025行，64QAM時為12列1350行，256QAM時為8列2025行。
    而，行-列去交錯器331使用之扭曲參數tc之值宜與行-列交錯器125使用之扭曲參數tc之值相同。又，在行-列交錯器125進行不伴隨扭曲之行列交錯時，行-列去交錯器331宜進行不伴隨扭曲之行-列去交錯。
    奇偶去交錯器335進行反奇偶交錯，係置換從行-列去交錯器331輸入之位元中LDPC奇偶位元部分之排列順序(藉由發送側之奇偶交錯器121回復至置換排列順序前之排列順序的處理)(參照數式5)。
    FEC解碼器340係具有LDPC解碼器341及BCH解碼器345。而補充(其二)之記載內容對例如LDPC解碼器341後段沒有BCH解碼器345之系統、LDPC解碼器341後段將BCH解碼器345置換為使用其他編碼之解碼器的系統也可適用。
    LDPC解碼器341係使用發送機之第15圖之LDPC編碼器115之編碼所使用之根據第25圖編碼率7/15下編碼長度16200位元之LDPC編碼或根據第26圖編碼率8/15下編碼長度16200位元之LDPC編碼來解碼。
    BCH解碼器345係對LDPC解碼器341之解碼結果進行BCH解碼處理。
    以下關於單元-位元多工器內之多工排序器使用之排序規則，就以下：(狀況A)LDPC解碼器使用之編碼係第25圖之編碼率7/15下編碼長度16200位元之低密度奇偶校驗編碼，且QAM反對映器進行64QAM解調；(狀況B)LDPC解碼器使用之編碼係第25圖之編碼率7/15下編碼長度16200位元之低密度奇偶校驗編碼，且QAM反對映器進行256QAM解調；(狀況C)LDPC解碼器使用之編碼係第26圖之編碼率8/15下編碼長度16200位元之低密度奇偶校驗編碼，且QAM反對映器進行64QAM解調；等3種情況加以詳細地說明。 (狀況A)
    本發明實施型態之其中一例中記載關於第23圖之單元-位元多工器320B之處理。該例係關於LDPC解碼器341使用根據第25圖之編碼率7/15下編碼長度16200位元之LDPC編碼，且QAM反對映器310進行64QAM解調的情況。
    逆多工排序器321B之排序係如第23圖之敘述以從QAM反對映器310連續輸入之12位元來執行。
    排序處理中，逆多工排序器321B係將2個單元碼之12個輸入位元be(be,do)依照下述排序規則排序成12個輸出位元vdi(vdi,do)。
    排序規則為：v0=b2、v1=b4、v2=b0、v3=b1、v4=b3、v5=b6、v6=b5、v7=b8、v8=b10、v9=b7、v10=b11、v11=b9。
    如此排序後之位元v係藉由簡單多工器325B予以多工。 (狀況B)
    本發明實施型態之其他例中記載關於第24圖之單元-位元多工器320C之處理。該例係關於LDPC解碼器341使用根據第25圖之編碼率7/15下編碼長度16200位元之LDPC編碼，且QAM反對映器310進行256QAM解調的情況。
    逆多工排序器321C之排序係如第24圖之敘述以從QAM反對映器310連續輸入之8位元來執行。
    排序處理中，逆多工排序器321C係將1個單元碼之8個輸入位元be(be,do)依照下述排序規則排序成8個輸出位元vdi(vdi,do)。
    排序規則為：v0=b2、v1=b6、v2=b0、v3=b1、v4=b4、v5=b5、v6=b3、v7=b7。
    如此排序後之位元v係藉由簡單多工器325C予以多工。 (狀況C)
    本發明實施型態之又一例中記載關於第23圖之單元-位元多工器320B之處理。該例係關於LDPC解碼器341使用根據第26圖之編碼率8/15下編碼長度16200位元之LDPC編碼，且QAM反對映器310進行64QAM解調的情況。
    逆多工排序器321B之排序係如第23圖之敘述以從QAM反對映器310連續輸入之12位元來執行。
    排序處理中，逆多工排序器321B係將2個單元碼之12個輸入位元be(be,do)依照下述排序規則排序成8個輸出位元vdi(vdi,do)。
    排序規則為：v0=b0、v1=b4、v2=b5、v3=b1、v4=b6、v5=b7、v6=b2、v7=b10、v8=b3、v9=b8、v10=b9、v11=b11。
    如此排序後之位元v係藉由簡單多工器325B予以多工。
    第18、19圖之解多工排序器135B、135C及第23、24圖之反解多工排序器321B、325C使用之排序規則整理於表3。
    上述之發明者達成發明之經過之說明，係意圖使補充(其二)之記載能更容易理解，不應理解為限定補充(其二)之記載內容於行動通訊網路中處理與功能所記述之特別安裝。但，實施型態所記述之改良或許可快速適用於發明者達成發明之經過中說明之架構或系統，抑或可將實施型態中之數個用於架構或系統之標準或改良之步驟。無數之變形及/或改良只要不逸脫廣泛記述之補充(其二)之記載內容之精神及目的，應可預期為熟知該項技術者所理解作為補充(其二)之內容。 <<補充(其一)>>
    本發明不限定於上述之實施型態說明之內容，也可於用以達成本發明之目的及與其關連或附加目的之任一型態實施，例如以下型態亦可。
    (1)上述實施型態亦可為使用硬體與軟體實施相關者。上述實施型態亦可使用計算裝置(處理器)來實施或執行。計算裝置或處理器也可為例如主處理器/通用處理器(general purpose processor)、數位訊號處理器(DSP)、ASIC(application specific integrated circuit)、FPGA(field programmable gate array)、其他可程式邏輯裝置等。上述實施型態亦可藉由結合該等裝置來執行或實現。
    (2)上述實施型態亦可藉由處理器，或直接由硬體所執行之軟體模組之組裝來實現。又，也可組合軟體模組與硬體組裝。軟體模組也可保存於各種電腦可讀取儲存媒體，例如RAM、EPROM、EEPROM、快閃記憶體(flash memory)、暫存器(register)、硬碟(hard disk)、CD-ROM、DVD等。 <<補充(其二)>>
    整理關於實施型態之發送處理方法、發送機、接收處理方法、及接收機與其效果。
    (1)第1發送處理方法，係包含有：編碼步驟，係根據依照第25圖之編碼率7/15及編碼長度16200之低密度奇偶校驗編碼來將資訊位元編碼；位元交錯步驟，係對前述編碼步驟中編碼之結果所得之編碼的位元，進行奇偶交錯及伴隨扭曲或不伴隨扭曲之行-列交錯；位元-單元解多工步驟，係將由前述位元交錯步驟中位元交錯後之位元構成之位元序列分離為12位元序列，並依照預定的排序規則進行將該12位元序列之排列順序置換之排序；及對映步驟，係將前述位元-單元解多工步驟之處理結果所得之6位元的各單元碼，依照64QAM(Quadrature Amplitude Modulation)叢集而對映；且使前述排序前之第i(i=0~11)位元序列之位元為vi，前述排序後之第i(i=0~11)位元序列之位元為bi，則前述預定之排序規則為：v0=b2、v1=b4、v2=b0、v3=b1、v4=b3、v5=b6、v6=b5、v7=b8、v8=b10、v9=b7、v10=b11、v11=b9。
    第1發送機，係包含有：編碼器，係根據依照第25圖之編碼率7/15及編碼長度16200之低密度奇偶校驗編碼來將資訊位元編碼者；位元交錯器，係對前述編碼器之編碼結果所得之編碼的位元，進行奇偶交錯及伴隨扭曲或不伴隨扭曲之行-列交錯者；位元-單元解多工器，係將由前述位元交錯器之位元交錯後之位元構成之位元序列分離為12位元序列，並依照預定的排序規則進行將該12位元序列之排列順序置換之排序者；及對映器，係將前述位元-單元解多工器之處理結果所得之6位元的各單元碼，依照64QAM(Quadrature Amplitude Modulation)叢集而對映者；且使前述排序前之第i(i=0~11)位元序列之位元為vi，前述排序後之第i(i=0~11)位元序列之位元為bi，則前述預定之排序規則為：v0=b2、v1=b4、v2=b0、v3=b1、v4=b3、v5=b6、v6=b5、v7=b8、v8=b10、v9=b7、v10=b11、v11=b9。
    第1接收處理方法，係包含有：反對映步驟，係將複數單元依照64QAM(Quadrature Amplitude Modulation)叢集而反對映；單元-位元多工步驟，係將根據前述反對映步驟之處理結果之12位元序列，依照預定的排序規則進行將該12位元序列之排列順序置換之排序，並將該排序後之12位元序列多工成1位元序列；位元去交錯步驟，係對前述多工之結果所得之1位元序列的位元，進行伴隨扭曲或不伴隨扭曲之行-列交錯及奇偶交錯；及解碼步驟，係將前述位元去交錯步驟中位元去交錯後之位元，根據依照第25圖之編碼率7/15及編碼長度16200之低密度奇偶校驗編碼來解碼；且，使前述排序前之第i(i=0~11)位元序列之位元為bi，前述排序後之第i(i=0~11)位元序列之位元為vi，則前述預定之排序規則為：v0=b2、v1=b4、v2=b0、v3=b1、v4=b3、v5=b6、v6=b5、v7=b8、v8=b10、v9=b7、v10=b11、v11=b9。
    第1接收器，係包含：反對映器，係將複數單元依照64QAM(Quadrature Amplitude Modulation)叢集而反對映者；單元-位元多工器，係將根據前述反對映器之處理結果之8位元序列，依照預定的排序規則進行將該12位元序列之排列順序置換之排序，並將該排序後之12位元序列多工成1位元序列者；位元去交錯器，係對前述多工之結果所得之1位元序列的位元，進行伴隨扭曲或不伴隨扭曲之行-列交錯及奇偶交錯者；及解碼器，係將前述位元去交錯器之位元去交錯後之位元，根據依照第25圖之編碼率7/15及編碼長度16200之低密度奇偶校驗編碼來解碼者；且，使前述排序前之第i(i=0~11)位元序列之位元為bi，前述排序後之第i(i=0~11)位元序列之位元為vi，則前述預定之排序規則為：v0=b2、v1=b4、v2=b0、v3=b1、v4=b3、v5=b6、v6=b5、v7=b8、v8=b10、v9=b7、v10=b11、v11=b9。
    分別對上述發送處理方法及發送機，在對映前LDPC編碼之位元所適用之排序規則，會成為對應發送機及接收機所使用之LDPC編碼和叢集之適宜規則，可謀求提升接收機之接收性能。
    分別對上述接收處理方法及接收機，反對映之結果所得之位元所適用之排序規則，會成為對應發送機及接收機所使用之LDPC編碼和叢集之適宜規則，可謀求提升接收機之接收性能。
    (2)第2發送處理方法，係包含有：編碼步驟，係根據依照第25圖之編碼率7/15及編碼長度16200之低密度奇偶校驗編碼來將資訊位元編碼；位元交錯步驟，係對前述編碼步驟中編碼之結果所得之編碼的位元，進行奇偶交錯及伴隨扭曲或不伴隨扭曲之行-列交錯；位元-單元解多工，係將前述位元交錯步驟中位元交錯後之位元構成之位元序列分離為8位元序列，並依照預定的排序規則進行將該8位元序列之排列順序置換之排序；及對映步驟，係將前述位元-單元解多工步驟之處理結果所得之8位元的各單元碼，依照256QAM(Quadrature Amplitude Modulation：正交調幅)叢集而對映；且，使前述排序前之第i(i=0~7)位元序列之位元為vi，前述排序後之第i(i=0~7)位元序列之位元為bi，則前述預定之排序規則為：v0=b2、v1=b6、v2=b0、v3=b1、v4=b4、v5=b5、v6=b3、v7=b7。
    第2發送機，係包含有：編碼器，係根據依照第25圖之編碼率7/15及編碼長度16200之低密度奇偶校驗編碼來將資訊位元編碼者；位元交錯器，係對前述編碼器所做之編碼結果所得之編碼的位元，進行奇偶交錯及伴隨扭曲或不伴隨扭曲之行-列交錯者；位元-單元解多工器，係將由前述位元交錯器之位元交錯後之位元構成之位元序列分離為8位元序列，並依照預定的排序規則進行將該8位元序列之排列順序置換之排序者；對映器，係將前述位元-單元解多工器之處理結果所得之8位元的各單元碼，依照256QAM(Quadrature Amplitude Modulation)叢集而對映者；且使前述排序前之第i(i=0~7)位元序列之位元為vi，前述排序後之第i(i=0~7)位元序列之位元為bi，前述預定之排序規則係：v0=b2、v1=b6、v2=b0、v3=b1、v4=b4、v5=b5、v6=b3、v7=b7。
    第2接收處理方法，係包含以下步驟：反對映，係將複數單元依照256QAM(Quadrature Amplitude Modulation)叢集而反對映；單元-位元多工，係將根據前述反對映步驟之處理結果之8位元序列，依照預定的排序規則進行將該8位元序列之排列順序置換之排序，並將該排序後之8位元序列多工成1位元序列；位元去交錯，係對前述多工之結果所得之1位元序列的位元，進行伴隨扭曲或不伴隨扭曲之行-列交錯及奇偶交錯；解碼，係將前述位元去交錯步驟中位元去交錯後之位元，根據依照第25圖之編碼率7/15及編碼長度16200之低密度奇偶校驗編碼來解碼；且使前述排序前之第i(i=0~7)位元序列之位元為bi，前述排序後之第i(i=0~7)位元序列之位元為vi，前述預定之排序規則係：v0=b2、v1=b6、v2=b0、v3=b1、v4=b4、v5=b5、v6=b3、v7=b7。
    第2接收器，係包含：反對映器，係將複數單元依照256QAM(Quadrature Amplitude Modulation)叢集而反對映者；單元-位元多工器，係將根據前述反對映器之處理結果之8位元序列，依照預定的排序規則進行將該8位元序列之排列順序置換之排序，並將該排序後之8位元序列多工成1位元序列者；位元去交錯器，係對前述多工之結果所得之1位元序列的位元，進行伴隨扭曲或不伴隨扭曲之行-列交錯及奇偶交錯者；解碼器，係將前述位元去交錯器之位元去交錯後之位元，根據依照第25圖之編碼率7/15及編碼長度16200之低密度奇偶校驗編碼來解碼者；且使前述排序前之第i(i=0~7)位元序列之位元為bi，前述排序後之第i(i=0~7)位元序列之位元為vi，前述預定之排序規則係：v0=b2、v1=b6、v2=b0、v3=b1、v4=b4、v5=b5、v6=b3、v7=b7。
    分別對上述發送處理方法及發送機，在對映前LDPC編碼之位元所適用之排序規則，會成為對應發送機及接收機所使用之LDPC編碼和叢集之適宜規則，可謀求提升接收機之接收性能。
    分別對上述接收處理方法及接收機，反對映之結果所得之位元所適用之排序規則，會成為對應發送機及接收機所使用之LDPC編碼和叢集之適宜規則，可謀求提升接收機之接收性能。
    (3)第3發送處理方法，係包含有：編碼步驟，係根據依照第26圖之編碼率8/15及編碼長度16200之低密度奇偶校驗編碼來將資訊位元編碼；位元交錯步驟，係對前述編碼步驟中編碼之結果所得之編碼的位元，進行奇偶交錯及伴隨扭曲或不伴隨扭曲之行-列交錯；位元-單元解多工步驟，係將由前述位元交錯步驟中位元交錯後之位元構成之位元序列分離為12位元序列，並依照預定的排序規則進行將該12位元序列之排列順序置換之排序；對映步驟，係將前述位元-單元解多工步驟之處理結果所得之6位元的各單元碼，依照64QAM(Quadrature Amplitude Modulation：正交調幅)叢集而對映；且，使前述排序前之第i(i=0~11)位元序列之位元為vi，前述排序後之第i(i=0~11)位元序列之位元為bi，則前述預定之排序規則為：v0=b0、v1=b4、v2=b5、v3=b1、v4=b6、v5=b7、v6=b2、v7=b10、v8=b3、v9=b8、v10=b9、v11=b11。
    第3發送機，係包含有：編碼器，係根據依照第26圖之編碼率8/15及編碼長度16200之低密度奇偶校驗編碼來將資訊位元編碼者；位元交錯器，係對前述編碼器所做之編碼結果所得之編碼的位元，進行奇偶交錯及伴隨扭曲或不伴隨扭曲之行-列交錯者；位元-單元解多工器，係將由前述位元交錯器之位元交錯後之位元構成之位元序列分離為12位元序列，並依照預定的排序規則進行將該12位元序列之排列順序置換之排序者；及對映器，係將前述位元-單元解多工器之處理結果所得之6位元的各單元碼，依照64QAM(Quadrature Amplitude Modulation)叢集而對映者；且，使前述排序前之第i(i=0~11)位元序列之位元為vi，前述排序後之第i(i=0~11)位元序列之位元為bi，則前述預定之排序規則為：v0=b0、v1=b4、v2=b5、v3=b1、v4=b6、v5=b7、v6=b2、v7=b10、v8=b3、v9=b8、v10=b9、v11=b11。
    第3接收處理方法，係包含有：反對映步驟，係將複數單元依照64QAM(Quadrature Amplitude Modulation)叢集而反對映；單元-位元多工步驟，係將根據前述反對映步驟之處理結果之12位元序列，依照預定的排序規則進行將該12位元序列之排列順序置換之排序，並將該排序後之12位元序列多工成1位元序列；位元去交錯步驟，係對前述多工之結果所得之1位元序列的位元，進行伴隨扭曲或不伴隨扭曲之行-列交錯及奇偶交錯；及解碼步驟，係將前述位元去交錯步驟中位元去交錯後之位元，根據依照第26圖之編碼率8/15及編碼長度16200之低密度奇偶校驗編碼來解碼；且，使前述排序前之第i(i=0~11)位元序列之位元為bi，前述排序後之第i(i=0~11)位元序列之位元為vi，則前述預定之排序規則為：v0=b0、v1=b4、v2=b5、v3=b1、v4=b6、v5=b7、v6=b2、v7=b10、v8=b3、v9=b8、v10=b9、v11=b11。
    第3接收器，係包含：反對映器，係將複數單元依照64QAM(Quadrature Amplitude Modulation)叢集而反對映者；單元-位元多工器，係將根據前述反對映器之處理結果之12位元序列，依照預定的排序規則進行將該12位元序列之排列順序置換之排序，並將該排序後之12位元序列多工成1位元序列者；位元去交錯器，係對前述多工之結果所得之1位元序列的位元，進行伴隨扭曲或不伴隨扭曲之行-列交錯及奇偶交錯者；及解碼器，係將前述位元去交錯器之位元去交錯後之位元，根據依照第26圖之編碼率8/15及編碼長度16200之低密度奇偶校驗編碼來解碼者；且使前述排序前之第i(i=0~11)位元序列之位元為bi，前述排序後之第i(i=0~11)位元序列之位元為vi，則前述預定之排序規則為：v0=b0、v1=b4、v2=b5、v3=b1、v4=b6、v5=b7、v6=b2、v7=b10、v8=b3、v9=b8、v10=b9、v11=b11。
    分別對上述發送處理方法及發送機，在對映前LDPC編碼之位元所適用之排序規則，會成為對應發送機及接收機所使用之LDPC編碼和叢集之適宜規則，可謀求提升接收機之接收性能。
    分別對上述接收處理方法及接收機，反對映之結果所得之位元所適用之排序規則，會成為對應發送機及接收機所使用之LDPC編碼和叢集之適宜規則，可謀求提升接收機之接收性能。 產業上之利用可能性
    本發明可利用於使用低密度奇偶校驗編碼之位元交錯編碼調變系統中之位元-單元解多工器及對應於該位元-單元解多工器之單元-位元多工器。
    100,1020‧‧‧BICM編碼器
    110,1110‧‧‧FEC編碼器
    111,1111‧‧‧BCH編碼器
    115,1115‧‧‧LDPC編碼器
    120,1120‧‧‧位元交錯器
    121,1121‧‧‧奇偶交錯器
    125,1125‧‧‧行-列交錯器
    130,1130‧‧‧位元-單元解多工器
    130A~130C,1130A~1130C‧‧‧位元-單元解多工器
    131‧‧‧簡單解多工器
    131A~131C,1131A~1131C‧‧‧簡單解多工器
    135‧‧‧解多工排序器
    135A~135C,1135A~1135C‧‧‧解多工排序器
    140,1140‧‧‧QAM對映器
    300‧‧‧BICM解碼器
    310‧‧‧QAM反對映器
    320‧‧‧單元-位元多工器
    320A~320C‧‧‧單元-位元多工器
    321‧‧‧反解多工排序器
    321A~321C‧‧‧反解多工排序器
    325‧‧‧簡單多工器
    325A~325C‧‧‧簡單多工器
    330‧‧‧位元去交錯器
    331‧‧‧行-列去交錯器
    335‧‧‧奇偶去交錯器
    340‧‧‧BICM解碼器
    341‧‧‧LDPC解碼器
    345‧‧‧BCH解碼器
    1000‧‧‧DVB-T2調變器
    1010‧‧‧輸入處理部
    1030‧‧‧框構成部
    1040‧‧‧OFDM產生部
    第1圖係DVB-T2調變器之概略圖。
    第2圖係顯示第1圖之BICM編碼器構成之方塊圖。
    第3圖係顯示包含基頻框、BCH奇偶位、及LDPC奇偶位的LDPC碼之圖
    第4圖係顯示伴隨第2圖之行-列交錯器所進行之扭曲的行-列交錯之動作原理之示意圖。
    第5(a)圖係顯示8列之行-列交錯器所進行之編碼長度16200位元的LDPC碼之位元寫入處理之示意圖，第5(b)圖係顯示於行-列交錯進行之(a)所寫入之LDPC編碼位元的讀出處理的示意圖。
    第6(a)圖係顯示12列之行-列交錯器所進行之編碼長度16000位元的LDPC碼之位元寫入處理之示意圖，第6(b)圖係顯示於行-列交錯進行之(a)所寫入之LDPC碼位元的讀出處理的示意圖。
    第7圖係顯示第2圖之位元-單元解多工器之輸入輸出的示意圖。
    第8圖係顯示16QAM叢集的情況時位元-單元解多工器之構成的方塊圖。
    第9圖係顯示64QAM叢集的情況時位元-單元解多工器之構成的方塊圖。
    第10圖係顯示256QAM叢集的情況時位元-單元解多工器之構成的方塊圖。
    第11圖係顯示用以發送接收資料而對可適用於DVB-T2之QPSK之特定的叢集對映的示意圖。
    第12圖係顯示用以發送接收資料而對可適用於DVB-T2之16QAM之特定的叢集對映的示意圖。
    第13圖係顯示用以發送接收資料而對可適用於DVB-T2之64QAM之特定的叢集對映的示意圖。
    第14圖係顯示用以發送接收資料而對可適用於DVB-T2之256QAM之特定的叢集對映的示意圖。
    第15圖係顯示本發明實施形態之BICM編碼器之構成的示意圖。
    第16圖係顯示第15圖之位元-單元解多工器之輸入輸出的示意圖。
    第17圖係顯示16QAM叢集的情況時位元-單位解多工器之構成之方塊圖。
    第18圖係顯示64QAM叢集的情況時位元-單位解多工器之構成之方塊圖。
    第19圖係顯示256QAM叢集的情況時位元-單位解多工器之構成之方塊圖。
    第20圖係顯示本發明實施形態之BICM解碼器之構成的方塊圖。
    第21圖係顯示第20圖之單元-位元多工器之輸入輸出的示意圖。
    第22圖係顯示16QAM叢集的情況時單元-位元多工器之構成之方塊圖。
    第23圖係顯示64QAM叢集的情況時單元-位元多工器之構成之方塊圖。
    第24圖係顯示256QAM叢集的情況時單元-位元多工器之構成之方塊圖。
    第25圖係顯示編碼率7/15下編碼長度16200位元之LDPC編碼的示意圖。
    第26圖係顯示編碼率8/15下編碼長度16200位元之LDPC編碼的示意圖。
    100‧‧‧BICM編碼器
    110‧‧‧FEC編碼器
    111‧‧‧BCH編碼器
    115‧‧‧LDPC編碼器
    120‧‧‧位元交錯器
    121‧‧‧奇偶交錯器
    125‧‧‧行-列交錯器
    130‧‧‧位元-單元解多工器
    140‧‧‧QAM對映器
    权利要求:
    Claims (5)
    [1] 一種發送處理方法，係包含有：編碼步驟，係根據依照表1之編碼率7/15及編碼長度16200之低密度奇偶校驗編碼來將資訊位元編碼；[表1]對編碼率7/15、編碼長度16200之LDPC碼之奇偶位元累加器之位址 位元交錯步驟，係對前述編碼步驟中編碼之結果所得之編碼的位元，進行奇偶交錯及伴隨扭曲或不伴隨扭曲之行-列交錯；位元-單元解多工步驟，係將由前述位元交錯步驟中位元交錯後之位元構成之位元序列分離為8位元序列，並依照預定的排序規則進行將該8位元序列之排列順序置換之排序；及對映步驟，係將前述位元-單元解多工步驟之處理結果所得之8位元的各單元碼，依照256QAM(Quadrature Amplitude Modulation：正交調幅)叢集而對映；且，使前述排序前之第i(i=0~7)位元序列之位元為vi，前述排序後之第i(i=0~7)位元序列之位元為bi，則前述預定之排序規則為：v0=b2、v1=b6、v2=b0、v3=b1、v4=b4、v5=b5、v6=b3、v7=b7。
    [2] 一種發送機，係包含有：編碼器，係根據依照表2之編碼率7/15及編碼長度16200之低密度奇偶校驗編碼來將資訊位元編碼者；[表2]對編碼率7/15、編碼長度16200之LDPC碼之奇偶位元累加器之位址 位元交錯器，係對前述編碼器之編碼結果所得之編碼的位元，進行奇偶交錯及伴隨扭曲或不伴隨扭曲之行-列交錯者；位元-單元解多工器，係將由前述位元交錯器之位元交錯後之位元構成之位元序列分離為8位元序列，並依照預定的排序規則進行將該8位元序列之排列順序置換之排序者；及對映器，係將前述位元-單元解多工器之處理結果所得之8位元的各單元碼，依照256QAM(Quadrature Amplitude Modulation)叢集而對映者；且，使前述排序前之第i(i=0~7)位元序列之位元為vi，前述排序後之第i(i=0~7)位元序列之位元為bi，則前述預定之排序規則為：v0=b2、v1=b6、v2=b0、v3=b1、v4=b4、v5=b5、V6=b3、v7=b7。
    [3] 一種接收處理方法，係包含有：反對映步驟，係將複數單元依照256QAM(Quadrature Amplitude Modulation)叢集而反對映；單元-位元多工步驟，係將根據前述反對映步驟之處理結果之8位元序列，依照預定的排序規則進行將該8位元序列之排列順序置換之排序，並將該排序後之8位元序列多工成1位元序列；位元去交錯步驟，係對前述多工之結果所得之1位元序列的位元，進行伴隨扭曲或不伴隨扭曲之行-列交錯及奇偶交錯；及
    [4] 解碼步驟，係將前述位元去交錯步驟中位元去交錯後之位元，根據依照表3之編碼率7/15及編碼長度16200之低密度奇偶校驗編碼來解碼；[表3]對編碼率7/15、編碼長度16200之LDPC碼之奇偶位元累加器之位址 且，使前述排序前之第i(i=0~7)位元序列之位元為bi，前述排序後之第i(i=0~7)位元序列之位元為vi，則前述預定之排序規則為：v0=b2、v1=b6、v2=b0、v3=b1、v4=b4、v5=b5、v6=b3、v7=b7。
    [5] 一種接收器，係包含：反對映器，係將複數單元依照256QAM(Quadrature Amplitude Modulation)叢集而反對映者；單元-位元多工器，係將根據前述反對映器之處理結果之8位元序列，依照預定的排序規則進行將該8位元序列之排列順序置換之排序，並將該排序後之8位元序列多工成1位元序列者；位元去交錯器，係對前述多工之結果所得之1位元序列的位元，進行伴隨扭曲或不伴隨扭曲之行-列交錯及奇偶交錯者；及解碼器，係將前述位元去交錯器之位元去交錯後之位元，根據依照表4之編碼率7/15及編碼長度16200之低密度奇偶校驗碼來解碼者；[表4]對編碼率7/15、編碼長度16200之LDPC碼之奇偶位元累加器之位址 且，使前述排序前之第i(i=0~7)位元序列之位元為bi，前述排序後之第i(i=0~7)位元序列之位元為vi，則前述預定之排序規則為：v0=b2、v1=b6、v2=b0、v3=b1、v4=b4、v5=b5、v6=b3、v7=b7。
    类似技术:
    公开号 | 公开日 | 专利标题
    TWI572147B|2017-02-21|A transmission processing method, a transmitter, a reception processing method, and a receiver
    US9800269B2|2017-10-24|Transmitting apparatus and interleaving method thereof
    US20170264315A1|2017-09-14|Transmitting apparatus and interleaving method thereof
    US20150100845A1|2015-04-09|Transmitting apparatus and signal processing method thereof
    US10367532B2|2019-07-30|Transmitting apparatus and interleaving method thereof
    US9595978B2|2017-03-14|Transmitting apparatus and interleaving method thereof
    TW201334475A|2013-08-16|發送方法、接收方法、發送機、及接收機
    US9450704B2|2016-09-20|Transmitting apparatus, interleaving method thereof, receiving apparatus, and deinterleaving method thereof
    US10439646B2|2019-10-08|Transmitting apparatus and interleaving method thereof
    EP3108585B1|2020-07-01|Transmitting apparatus and interleaving method thereof
    US20160344424A1|2016-11-24|Transmitting apparatus and interleaving method thereof
    WO2017011946A1|2017-01-26|基于不等差错保护的数据传输方法、装置和设备
    EP2518923A1|2012-10-31|Bit permutation patterns for BICM with LDPC codes of rate 2/5 and QAM constellations
    KR20150040244A|2015-04-14|송신 장치 및 그의 신호 처리 방법
    KR20150034668A|2015-04-03|송신 장치 및 그의 신호 처리 방법
    US9705530B2|2017-07-11|Transmitting apparatus and interleaving method thereof
    EP2518922A1|2012-10-31|Bit permutation patterns for BICM with LDPC codes of rate 1/3 and QAM constellations
    CN103460607A|2013-12-18|在使用低密度奇偶校验码的通信系统中映射和解映射信号的装置和方法
    KR20150040243A|2015-04-14|송신 장치 및 그의 신호 처리 방법
    KR20150034667A|2015-04-03|송신 장치 및 그의 신호 처리 방법
    KR20150032455A|2015-03-26|송신 장치 및 그의 신호 처리 방법
    KR20150004723A|2015-01-13|송신 장치, 그의 인코딩 방법, 수신 장치 및 그의 디코딩 방법
    同族专利:
    公开号 | 公开日
    JP5600806B2|2014-10-01|
    TWI572147B|2017-02-21|
    JPWO2012172804A1|2015-02-23|
    EP2571173A4|2013-07-31|
    EP2814181B1|2019-08-07|
    EP3579431A1|2019-12-11|
    EP2784941A1|2014-10-01|
    WO2012172804A1|2012-12-20|
    CN103597748B|2017-06-27|
    EP2571173B1|2014-08-20|
    EP2536030A1|2012-12-19|
    EP3579431B1|2021-10-06|
    EP2814181A1|2014-12-17|
    ES2753372T3|2020-04-08|
    US8837618B2|2014-09-16|
    EP2571173A1|2013-03-20|
    CN103597748A|2014-02-19|
    ES2500056T3|2014-09-29|
    ES2749236T3|2020-03-19|
    EP2784941B1|2019-08-07|
    CN107257243A|2017-10-17|
    CN107257243B|2020-10-16|
    US20140126672A1|2014-05-08|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    TWI696370B|2017-08-07|2020-06-11|聯發科技股份有限公司|交織編碼位元之方法及無線設備|US7234098B2|2003-10-27|2007-06-19|The Directv Group, Inc.|Method and apparatus for providing reduced memory low density parity check codes|
    WO2007123302A1|2006-04-25|2007-11-01|Lg Electronics Inc.|Digital broadcasting system and method of processing data|
    EP2405584B1|2007-10-30|2016-04-06|Sony Corporation|Data processing apparatus and methods|
    US8155178B2|2007-10-30|2012-04-10|Sony Corporation|16k mode interleaver in a digital video broadcasting standard|
    KR101115437B1|2007-11-16|2012-02-20|브로드콤 코포레이션|저밀도 패리티 체크 인코딩 고차 변조|
    JP2009224820A|2008-02-22|2009-10-01|Sony Corp|符号化装置、及び符号化方法|
    KR101503059B1|2008-02-26|2015-03-19|삼성전자주식회사|저밀도 패리티 검사 부호를 사용하는 통신 시스템에서 채널 부호/복호 방법 및 장치|
    DK2254250T3|2008-03-03|2015-08-31|Rai Radiotelevisione Italiana|Bitpermutationsmønstre for LDPC coded modulation and 64QAM constellations|
    WO2009116204A1|2008-03-18|2009-09-24|ソニー株式会社|データ処理装置、及びデータ処理方法|
    ITTO20080472A1|2008-06-16|2009-12-17|Rai Radiotelevisione Italiana Spa|Metodo di elaborazione di segnali digitali e sistema di trasmissione e ricezione che implementa detto metodo|
    JP4888734B2|2008-07-07|2012-02-29|ソニー株式会社|データ処理装置、及びデータ処理方法|
    CN101345738B|2008-08-29|2011-07-27|成都德芯数字科技有限公司|一种数字电视地面广播信号的映射与交织方法及系统|
    CN101431501B|2008-10-27|2011-11-23|宁波大学|一种高性能数字电视地面广播发射机调制方法|
    CN102282843B|2009-01-15|2014-08-20|Lg电子株式会社|用于发送和接收信号的装置以及用于发送和接收信号的方法|
    JP2012003889A|2010-06-15|2012-01-05|Honda Motor Co Ltd|燃料電池システム|
    CN102075196B|2010-12-10|2014-02-19|清华大学|多码率多码长qc-ldpc码编码方法及编码调制系统|
    JP5664919B2|2011-06-15|2015-02-04|ソニー株式会社|データ処理装置、及び、データ処理方法|JP5664919B2|2011-06-15|2015-02-04|ソニー株式会社|データ処理装置、及び、データ処理方法|
    US9065483B2|2013-01-21|2015-06-23|Micron Technology, Inc.|Determining soft data using a classification code|
    US9246634B2|2013-02-10|2016-01-26|Hughes Network Systems, Llc|Apparatus and method for improved modulation and coding schemes for broadband satellite communications systems|
    US9191082B2|2013-04-21|2015-11-17|Lg Electronics Inc.|Apparatus for transmitting broadcast signals, apparatus for receiving broadcast signals, method for transmitting broadcast signals and method for receiving broadcast signals|
    CN105210299B|2013-05-02|2019-06-21|索尼公司|数据处理装置以及数据处理方法|
    CA2909305A1|2013-05-02|2014-11-06|Sony Corporation|Reverse interchanging coding and decoding of low density parity check codewords|
    MX353905B|2013-05-02|2018-02-02|Sony Corp|Dispositivo para el procesamiento de datos y metodo para el procesamiento de datos.|
    KR102104937B1|2013-06-14|2020-04-27|삼성전자주식회사|Ldpc 부호의 부호화 장치, 그의 부호화 방법, 복호화 장치 및 그의 복호화 방법|
    WO2014200303A1|2013-06-14|2014-12-18|Samsung Electronics Co., Ltd.|Apparatuses and methods for encoding and decoding of parity check codes|
    KR102002559B1|2013-07-05|2019-07-22|삼성전자주식회사|송신 장치 및 그의 신호 처리 방법|
    KR20150005853A|2013-07-05|2015-01-15|삼성전자주식회사|송신 장치 및 그의 신호 처리 방법|
    MX352013B|2013-08-01|2017-11-06|Lg Electronics Inc|Aparato para transmitir señales de difusión, aparato para recibir señales de difusión, método para transmitir señales de difusión y método para recibir señales de difusión.|
    US20160164634A1|2013-08-01|2016-06-09|Lg Electronics Inc.|Apparatus for transmitting broadcast signals, apparatus for receiving broadcast signals, method for transmitting broadcast signals and method for receiving broadcast signals|
    US9774893B2|2013-08-01|2017-09-26|Lg Electronics Inc.|Apparatus for transmitting broadcast signals, apparatus for receiving broadcast signals, method for transmitting broadcast signals and method for receiving broadcast signals|
    WO2015016661A1|2013-08-01|2015-02-05|Lg Electronics Inc.|Apparatus for transmitting broadcast signals, apparatus for receiving broadcast signals, method for transmitting broadcast signals and method for receiving broadcast signals|
    WO2015026583A1|2013-08-23|2015-02-26|Thomson Licensing|Improved error control coding and decoding for serial concatenated codes|
    KR101929298B1|2013-09-20|2018-12-17|소니 주식회사|데이터 처리 장치 및 데이터 처리 방법|
    CN105556855A|2013-09-26|2016-05-04|索尼公司|数据处理装置和数据处理方法|
    KR20160061330A|2013-09-26|2016-05-31|소니 주식회사|데이터 처리 장치 및 데이터 처리 방법|
    KR102211586B1|2013-09-27|2021-02-04|삼성전자주식회사|송신 장치, 수신 장치 및 그 제어 방법|
    US9531576B2|2013-10-29|2016-12-27|Lg Electronics Inc.|Method and apparatus for transmitting modulation symbol using 256QAM in a wireless access system|
    EP3075160B1|2013-11-25|2019-06-26|LG Electronics Inc.|Apparatus for transmitting and receiving broadcast signals and method therefor|
    KR20160074671A|2013-12-19|2016-06-28|엘지전자 주식회사|방송 전송 장치, 방송 전송 장치의 동작 방법. 방송 수신 장치 및 방송 수신 장치의 동작 방법|
    KR101776275B1|2014-02-19|2017-09-07|삼성전자주식회사|송신 장치 및 그의 인터리빙 방법|
    US9602137B2|2014-02-19|2017-03-21|Samsung Electronics Co., Ltd.|Transmitting apparatus and interleaving method thereof|
    JP2015156530A|2014-02-19|2015-08-27|ソニー株式会社|データ処理装置、及び、データ処理方法|
    US9602131B2|2014-02-20|2017-03-21|Electronics And Telecommunications Research Institute|Bit interleaver for low-density parity check codeword having length of 64800 and code rate of 3/15 and 16-symbol mapping, and bit interleaving method using same|
    US9602135B2|2014-02-20|2017-03-21|Electronics And Telecommunications Research Institute|Bit interleaver for low-density parity check codeword having length of 64800 and code rate of 5/15 and 64-symbol mapping, and bit interleaving method using same|
    US9602136B2|2014-03-06|2017-03-21|Electronics And Telecommunications Research Institute|Bit interleaver for low-density parity check codeword having length of 64800 and code rate of 4/15 and 256-symbol mapping, and bit interleaving method using same|
    US10419023B2|2014-03-20|2019-09-17|Electronics And Telecommunications Research Institute|Bit interleaver for low-density parity check codeword having length of 64800 and code rate of 3/15 and 1024-symbol mapping, and bit interleaving method using same|
    US10432228B2|2014-03-27|2019-10-01|Electronics And Telecommunications Research Institute|Bit interleaver for low-density parity check codeword having length of 64800 and code rate of 5/15 and 4096-symbol mapping, and bit interleaving method using same|
    KR102260775B1|2014-05-22|2021-06-07|한국전자통신연구원|길이가 16200이며, 부호율이 10/15인 ldpc 부호어 및 256-심볼 맵핑을 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법|
    US9600367B2|2014-05-22|2017-03-21|Electronics And Telecommunications Research Institute|Bit interleaver for low-density parity check codeword having length of 16200 and code rate of 4/15 and 16-symbol mapping, and bit interleaving method using same|
    CA2892171C|2014-05-22|2018-02-13|Electronics And Telecommunications Research Institute|Bit interleaver for low-density parity check codeword having length of 16200 and code rate of 10/15 and 256-symbol mapping, and bit interleaving method using same|
    WO2016093467A1|2014-12-08|2016-06-16|엘지전자 주식회사|방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법, 및 방송 신호 수신 방법|
    KR102240728B1|2015-01-27|2021-04-16|한국전자통신연구원|길이가 64800이며, 부호율이 4/15인 ldpc 부호어 및 64-심볼 맵핑을 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법|
    KR102240744B1|2015-01-27|2021-04-16|한국전자통신연구원|길이가 16200이며, 부호율이 2/15인 ldpc 부호어 및 16-심볼 맵핑을 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법|
    KR102287614B1|2015-02-12|2021-08-10|한국전자통신연구원|길이가 64800이며, 부호율이 2/15인 ldpc 부호어 및 16-심볼 맵핑을 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법|
    TWI557747B|2015-02-13|2016-11-11|瑞昱半導體股份有限公司|記憶體控制模組與方法以及錯誤更正碼編/解碼電路與方法|
    KR102287616B1|2015-02-16|2021-08-10|한국전자통신연구원|길이가 64800이며, 부호율이 2/15인 ldpc 부호어 및 256-심볼 맵핑을 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법|
    KR102287620B1|2015-02-16|2021-08-10|한국전자통신연구원|길이가 64800이며, 부호율이 2/15인 ldpc 부호어 및 1024-심볼 맵핑을 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법|
    CN104618067B|2015-02-16|2017-11-03|中国科学院上海高等研究院|Ngb‑w系统中物理帧信令信道的编码与调制方法|
    KR102287639B1|2015-02-17|2021-08-10|한국전자통신연구원|길이가 16200이며, 부호율이 4/15인 ldpc 부호어 및 256-심볼 맵핑을 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법|
    KR102287635B1|2015-02-17|2021-08-10|한국전자통신연구원|길이가 16200이며, 부호율이 3/15인 ldpc 부호어 및 256-심볼 맵핑을 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법|
    KR102287630B1|2015-02-17|2021-08-10|한국전자통신연구원|길이가 16200이며, 부호율이 3/15인 ldpc 부호어 및 16-심볼 맵핑을 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법|
    WO2016140516A2|2015-03-02|2016-09-09|Samsung Electronics Co., Ltd.|Transmitter and parity permutation method thereof|
    WO2016140513A1|2015-03-02|2016-09-09|Samsung Electronics Co., Ltd.|Transmitter and parity permutation method thereof|
    CN107690785B|2015-04-30|2021-06-29|交互数字麦迪逊专利控股公司|用于降低信号中的峰均功率比的装置和方法|
    US9692453B2|2015-05-19|2017-06-27|Samsung Electronics Co., Ltd.|Transmitting apparatus and interleaving method thereof|
    US9634692B2|2015-05-19|2017-04-25|Samsung Electronics Co., Ltd.|Transmitting apparatus and interleaving method thereof|
    US9595978B2|2015-05-19|2017-03-14|Samsung Electronics Co., Ltd.|Transmitting apparatus and interleaving method thereof|
    US9680505B2|2015-05-19|2017-06-13|Samsung Electronics Co., Ltd.|Transmitting apparatus and interleaving method thereof|
    US9742517B2|2015-05-19|2017-08-22|Samsung Electronics Co., Ltd.|Transmitting apparatus and mapping method thereof|
    US9590758B2|2015-05-19|2017-03-07|Samsung Electronics Co., Ltd.|Transmitting apparatus and mapping method thereof|
    US9847851B2|2015-05-19|2017-12-19|Samsung Electronics Co., Ltd.|Transmitting apparatus and non-uniform constellation mapping method thereof|
    US9602232B2|2015-05-19|2017-03-21|Samsung Electronics Co., Ltd.|Transmitting apparatus and mapping method thereof|
    KR20160140209A|2015-05-29|2016-12-07|삼성전자주식회사|수신 장치 및 그의 신호 처리 방법|
    EP3465957B1|2016-05-25|2020-12-09|Telefonaktiebolaget LM Ericsson |A transmitting node, a receiving node and methods therein for providing enhanced channel concatenated coding with systematic inner code and low complexity decoding|
    CN110192349B|2017-01-06|2021-08-27|诺基亚技术有限公司|用于基于向量的ldpc基础矩阵的使用和生成的方法和装置|
    JP6895052B2|2017-02-20|2021-06-30|ソニーグループ株式会社|送信装置、送信方法、受信装置、及び、受信方法|
    EP3605894A4|2017-03-30|2020-11-25|LG Electronics Inc. -1-|PROCEDURE FOR PERFORMING CODING ON THE BASIS OF PARITY CHECK MATRIX OF LOW-DENSITY-PARITY-CHECKCODE IN A WIRELESS COMMUNICATION SYSTEM AND TERMINAL DEVICE USING IT|
    KR20200054249A|2017-09-11|2020-05-19|지티이 코포레이션|Ldpc 코딩된 데이터를 프로세싱하기 위한 방법 및 장치|
    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    EP11004946A|EP2536030A1|2011-06-16|2011-06-16|Bit permutation patterns for BICM with LDPC codes and QAM constellations|
    [返回顶部]