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    實施例提了一種多模數除頻器以及相關之控制方法。一揭露之多模數除頻器包含有一除數下載器、一多模數除頻電路、以及一模數控制器。該除數下載器，於一下載信號指示一除法週期開始時，下載一除數。該多模數除頻電路包含有複數除法器串接在一起，依據一輸入頻率以及該除數，該多模數除頻電路可提供一輸出頻率。該等除法器分別輸出複數個模數輸出信號。每一除法器可操作於一迴路導通狀態或一迴路斷開狀態。該模數控制器，依據該除數，選擇並控制該等除法器其中之一，使其在該除法週期結束時，確定維持在該迴路斷開狀態。該下載信號係對應該等模數輸出信號其中之一。
    公开号:TW201306483A
    申请号:TW100127102
    申请日:2011-07-29
    公开日:2013-02-01
    发明作者:Yen-Tso Chen；Jian-Yu Ding
    申请人:Mstar Semiconductor Inc；
    IPC主号:H03K23-00
    专利说明:
    多模數除頻器以及相關之控制方法
    本發明係相關於頻率合成器，尤指使用於頻率合成器中的多模數除頻器。
    頻率合成器是無線通訊系統中一個重要的構成單元，負責執行高頻載波與基頻信號之間的轉換。其設計優劣決定了信號轉換的品質與傳輸系統的性能。在一個射頻無線傳輸系統中，頻率合成器大多以鎖相迴路的型式來實現。在設計上，以和差調變分數型鎖相迴路架構為目前的主流。此種架構，結合了多模數除頻器(Multi-modulus divider)與和差調變器(Σ-Δmodulator)，來實現一個分數型除頻電路。
    第1圖為依據S. Vaucher於IEEE J. Solid-State Circuit所公開之論文而實現的多模數除頻器10，其中具有8個除法器CE0~CE7。除數由控制信號P0~P7所構成。第2圖為第1圖中的一除法器CEn，其中n為0到7的整數。除法器CEn對頻率輸入端FI的輸入頻率除以2或3，而在頻率輸出端Fo產生輸出頻率。而除法器CEn是處於除2或是除3其中的哪個狀態，可以透過控制端PI上的控制信號Pn與模數輸入端MI上的模數輸入信號MIn所控制。第1圖中的多模數除頻器10可以對除法器CE0之頻率輸入端FI的輸入頻率，以一除數進行除頻，結果可以在除法器CE0之模數輸出端Mo輸出。多模數除頻器10的可執行之除數範圍為28~28+1-1。
    為了可以延展可執行之除數範圍，使一多模數除頻器採用單一輸入頻率時，就能夠適用於多種不同應用協定的頻率範圍，第3圖中加入了除數延展邏輯(dividor extension logic)12，所構成的多模數除頻器14可執行之除數範圍延展到25~28+1-1。在第3圖中，除數是由控制信號P0~P8所構成。以下將以數串[P8,P7,...,P0]來做為除數控制P，表示P0~P8的邏輯值。簡單的來說，除數延展邏輯12依據當下的除數，選擇性地跳過(bypass)最後幾個除法器，使其等效上，對於輸入頻率FIN，沒有提供除頻的功能。舉例來說，除數為63時，除數控制P為[000111111]。因為控制信號P6~P8都為0，所以模數輸入信號MI4固定為1，除法器CE5~CE7被跳過，沒有提供除頻的功能。此時，模數輸出信號MO0~MO4的頻率，都會一樣，大約是除法器CE0之頻率輸入端FI的信號頻率之63分之一。
    本發明之實施例提供一種多模數除頻器，包含有一除數下載器、一多模數除頻電路、以及一模數控制器。該除數下載器，於一下載信號指示一除法週期開始時，下載一除數。該多模數除頻電路包含有複數除法器串接(cascade)在一起，依據一輸入頻率以及該除數，該多模數除頻電路可提供一輸出頻率。該等除法器分別輸出複數個模數輸出信號(output modulus signal)。每一除法器可操作於一迴路導通狀態(close-loop status)或一迴路斷開狀態(open-loop status)。該模數控制器，依據該除數，選擇並控制該等除法器其中之一，使其在該除法週期結束時，確定維持在該迴路斷開狀態。該下載信號係對應該等模數輸出信號其中之一。
    本發明之實施例提供一種一多模數除頻電路的控制方法。該多模數除頻電路包含有複數除法器串接(cascade)在一起，依據一輸入頻率以及該除數，該多模數除頻電路可提供一輸出頻率。每一除法器可操作於一迴路導通狀態或一迴路斷開狀態。該方法包含有：提供一下載信號，其中，該下載信號可定義一除法週期；於該除法週期開始時，載入一除數；依據該除數選擇該等除法器其中之一，作為一被選擇除法器；以及，於該除法週期中，該下載信號的一切換緣之後，控制該被選擇除法器，以使該被選擇除法器於該除法週期中，均操作於該迴路斷開狀態。
    要實現一個分數型除頻電路，多模數除頻器的除數可能會在兩個或以上的整數值之間切換。舉例來說，如果希望實現分數除數為63.5，一種可能的除數數列可能是(63,64,63,64,...)。一個多模數除頻器應該要在除數切換的過程中，都必須精確的執行所希望的除頻效果。不然，輸出錯誤的頻率時，可能會造成整個鎖相迴路無法收斂的結果。
    第3圖之多模數除頻器14在一些特定之除數數列，會輸出錯誤的頻率。第4圖顯示第3圖中之一些信號的時序，其中也顯示了依時間順序所出現的除數序列為(64,63,63,64,63)。信號DT5為除法器CE5內之DT端上的信號。如第4圖之區域18所示，模數輸出信號MO4之脈波(pulse)過短，而無法傳遞而產生模數輸出信號MO3，所以造成這個除63週期的輸出結果遺失。
    第4圖中的錯誤頻率發生原因是除法器CE5的操作狀態差異。在除數為63時，第3圖中的除數控制P為[000111111]。此時，雖然除法器CE5應該跳過，但是控制信號P5為1，模數輸入信號MI5為1，因此，除法器CE5會對頻率輸出信號FO4進行頻率除3的動作，而產生模數輸出信號MO5。請參考第2圖，一除法器中的D鎖存器DL1與DL2以及其中的連線可以構成一個頻率除2迴路，而DT端點上的信號，會決定這個頻率除2的迴路是導通(close)還是斷開(open)。如果要進行頻率除3，頻率除2的迴路會斷開一段時間，然後再導通。所以，除法器CE5在除數為63時，其中的頻率除2迴路狀態可能是導通，也可能是斷開。當除數由63切換成64時，除法器CE5操作於不同的迴路狀態就會有不同的結果，所以可能產生錯誤頻率。如同第4圖所示，在第一個除63除數週期快結束時，信號DT5轉態，除法器CE5中的頻率除2迴路從斷開，改變為導通。在第二個除63之除數週期中，信號DT5固定使頻率除2迴路為導通。第4圖可以看出，在區域16提早出現了模數輸出信號MO0~MO4，所以模數輸出信號MO0的頻率，並不是所希望的除64的結果。從模數輸出信號MO4來看，也是錯誤地執行了除32的除頻結果。
    第5圖顯示依據本發明所實施的鎖相迴路架構20，包含有相位偵測器(phase detector)24、電荷泵(charge pump)26、迴路濾波器(loop filter)28、電壓緩衝器(voltage buffer)30、電壓控制震盪器(voltage controlled oscillator)32、多模數除頻器60、以及除數決定器(modulus decider)34。多模數除頻器60以其中的模數輸出信號MO0作為除頻後時脈ClkDIV，提供給相位偵測器24與除數決定器34。除數決定器34可以包含有一和差調變器(Σ-Δ modulator)，輸出控制信號PP0~PP8給多模數除頻器60，決定當下供給多模數除頻器60的除數。
    第6圖顯示第5圖中的多模數除頻器60，其中包含有除數下載器62、模數控制器68、以及多模數除頻電路70。除數下載器62下載除數決定器34所輸出的控制信號PP0~PP8，作為控制信號P0~P8，提供模數控制器68與多模數除頻電路70所使用。模數控制器68依據控制信號P6~P8，產生下載信號LOAD以及設定信號MSET5~MSET7。多模數除頻電路70就依據控制信號P0~P8與設定信號MSET5~MSET7，對輸入頻率FIN，執行除頻的功能，產生模數輸出信號MO0。多模數除頻電路70具有8個串接(cascade)在一起的除法器CS0~CS7。
    第7圖顯示第6圖中的除數下載器62，其中具有9個D正反器(flip flop)。在下載信號LOAD之下降緣時，D正反器下載控制信號PP0~PP8，作為控制信號P0~P8。這意味著，下載信號LOAD之下降緣指示了一除法週期的開始以及前一除法週期的結束，下載了除數決定器34所決定的除數，供多模數除頻器60內部使用。
    第8圖顯示了一除法器CSn，其中n為0到7的整數。當設定端MS為1時，第8圖之除法器CSn操作與功能將完全等同第2圖之除法器CEn。因此，第6圖中的除法器CS0~CS4，每一個都可以用第2圖之除法器取代，而保有一樣的功效。在DT端上的信號DTn為1時，D鎖存器DL1與DL2所構成頻率除2迴路導通，所以除法器CSn操作於迴路導通狀態；相反的，信號DTn為0時，除法器CSn操作於迴路斷開狀態。當設定端MS為0時，D鎖存器DL3的D輸入，最多經過一段時間，就會強迫模數輸出端Mo所輸出的模數輸出信號MOn設定為1。若此時P為1，最多再經過一段時間，會強迫DT端上的信號DTn設定為0，強迫除法器CSn操作於迴路斷開狀態。
    第9A圖顯示模數控制器68。模數控制器68有兩個裝置：下載信號選擇器64以及模數設定選擇器66。下載信號選擇器64選擇模數輸出信號MO4~MO7其中之一，並將其反向後，來當作下載信號LOAD。換言之，下載信號係依據該等模數輸出信號中之一者產生。模數設定選擇器66則是依據控制信號P6~P8，選擇並控制除法器CS5~CS7其中之一內的設定端MS，使其接收下載信號LOAD。
    第9A圖所提供之選擇規則大致解釋如下。從當下的除數，也就是除數控制P，可以得知當下的除法週期中，需要使用到前k+1個除法器CS0~CSk來提供除頻，所以需要被跳過不用的就有除法器CSk+1~CS7。此時，就會取用被需要的除法器中的最後一個除法器，也就是除法器CSk的模數輸出信號MOk，來產生下載信號LOAD。而需要被跳過不用之除法器中的第一個，也就是除法器CSk+1，的設定端MS將會接收下載信號LOAD。舉例來說，當[P6,P7,P8]等於[0,0,0]時(除數範圍是32到63)，最後一個需要提供除頻的除法器是除法器CS4，而第一個被跳過不用除法器是除法器CS5。此時，在第9A圖中，模數輸出信號MO4的反向，就會是下載信號LOAD；除法器CS5的設定端MS，會收到模數輸出信號MO4。類似的，除數範圍是64到127時([P6,P7,P8]等於[1,0,0])，模數輸出信號MO5的反向，就會是下載信號LOAD；除法器CS6的設定端MS，會收到模數輸出信號MO5。除數範圍是128到255時([P6,P7,P8]等於[X,1,0])，模數輸出信號MO6的反向，就會是下載信號LOAD；除法器CS7的設定端MS，會收到模數輸出信號MO6。以此類推。
    第10圖顯示第6圖中之一些信號的時序，其中也顯示了除數序列為(64,63,63,64)。模數輸出信號MO4的上升緣，定義了一除法週期的開始，所以下載產生了當時除數。除數為63的除法週期中，除法器CS5的設定端MS上的設定信號MSET5，就是等於模數輸出信號MO4。從第10圖也可以看出，在除數為63的除法週期中，信號DT5會一直為0時，除法器CS5保持操作於一迴路斷開狀態。也因為除法器CS5在除數為63的除法週期結束時，其操作狀態是可以確定為迴路斷開，所以，進入除數為64的除法週期時，可以確定執行除數為64的除頻動作。相較於第4圖，也可以發現第10圖中的除法週期都有正確的執行相對應除數所期望的除頻動作。
    從第10圖中也可以發現，除數為63的除法週期中，模數輸出信號MO5雖然有機會成為邏輯上的0，但是很快地就被模數輸出信號MO4的下降緣所設定或控制，而回復到邏輯上的1，所以沒有影響除數63執行的正確性。
    第9B圖顯示另一種模數控制器68a。與第9A圖相異的，多工器80的控制端不是接收選擇信號MS1與MS2，而是接收其他的選擇信號MSEL。舉例來說，選擇信號MSEL可以直接由第5圖中的除數決定器(modulus decider)34來產生。
    第11A圖顯示另一種模數控制器68b，其與第9A圖相異處在於，第11A圖中多工器80的輸入端，不再是接收模數輸出信號MO4~MO7，而是接收信號MO-PRE-B4~MO-PRE-B7。信號MO-PRE-Bn是除法器CSn中，於端Mo-pre-b上的信號。第11A圖中，多工器80直接輸出下載信號LOAD。第12圖顯示第6圖中之模數控制器68被模數控制器68b取代時的一些信號時序圖。從第12圖可以發現，除法週期改由信號MO-PRE-B4所決定。在信號MO-PRE-B4的下降緣，也就是下載信號LOAD的上升緣時，除數被下載下來，來更新作為當下之除數。在除數為63的除法週期中，設定信號MSET5等於信號MO-PRE-B4的反向。第12圖也顯示了不論除數為63或是64的除法週期，除頻都是正確的執行。
    第11B圖顯示另一種模數控制器68c，可以依據第9B圖與第11A圖，以及相關之解釋而了解，故不再累敘。
    在第6圖的實施例中，下載信號LOAD隨著除數不同而可能連接到不一樣的模數輸出信號。在另一個實施例中，下載信號LOAD則是固定採用一個模數輸出信號，譬如說下載信號LOAD固定是模數輸出信號MO4的反向。
    以上的實施例雖然採用8個除法器CS0~CS7，但此業界中具有普通技術能力者，可以依據以上的教導，使用任何數目的除法器。
    在本發明的實施例中，第一個被跳過不用除法器，其中的頻率除2迴路都是被維持在斷開狀態。如此，可以確保這第一個被跳過不用除法器，在後續除法週期中，萬一變成不再被跳過時，可以正確的執行除頻的功能。
    以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
    10．．．多模數除頻器
    12．．．除數延展邏輯
    14．．．多模數除頻器
    16．．．區域
    18．．．區域
    20．．．鎖相迴路架構
    24．．．相位偵測器
    26．．．電荷泵
    28．．．迴路濾波器
    30．．．電壓緩衝器
    32．．．電壓控制震盪器
    34．．．除數決定器
    60．．．多模數除頻器
    62．．．除數下載器
    64、64a、64b、64c．．．下載信號選擇器
    66．．．模數設定選擇器
    68、68a、68b、68c．．．模數控制器
    70．．．多模數除頻電路
    CE0~CE7、CS0~CS7．．．除法器
    ClkDIV．．．除頻後時脈
    DL1、DL2、DL3、DL4．．．D鎖存器
    DT．．．端
    DT5．．．信號
    FI．．．頻率輸入端
    Fo．．．頻率輸出端
    LOAD．．．下載信號
    MI．．．模數輸入端
    MI0~MI7．．．模數輸入信號
    Mo．．．模數輸出端
    MO0~MO7．．．模數輸出信號
    Mo-pre．．．端
    MO-PRE4~MO-PRE7．．．信號
    MS．．．設定端
    MSEL．．．選擇信號
    MSET5~MSET7．．．設定信號
    P0~P8．．．控制信號
    PP0~PP8．．．控制信號
    第1圖為已經公開於一論文之多模數除頻器。
    第2圖為第1圖中的一除法器。
    第3圖為有加入了除數延展邏輯的一多模數除頻器。
    第4圖顯示第3圖中之一些信號的時序。
    第5圖顯示依據本發明所實施的鎖相迴路架構。
    第6圖顯示第5圖中的多模數除頻器。
    第7圖顯示第6圖中的除數下載器。
    第8圖顯示了第6圖中的一除法器。
    第9A圖以及第9B圖顯示二模數控制器。
    第10圖顯示第6圖中之一些信號的時序。
    第11A圖以及第11B圖顯示另二模數控制器。
    第12圖顯示第6圖中之模數控制器被第11A圖中之模數控制器取代時的一些信號時序圖。
    60．．．多模數除頻器
    62．．．除數下載器
    64．．．下載信號選擇器
    66．．．模數設定選擇器
    68．．．模數控制器
    70．．．多模數除頻電路
    CS0~CS7．．．除法器
    LOAD．．．下載信號
    MO0~MO7．．．模數輸出信號
    MSET5~MSET7．．．設定信號
    P0~P8．．．控制信號
    PP0~PP8．．．控制信號
    权利要求:
    Claims (14)
    [1] 一種多模數除頻器，包含有：一除數下載器，於一下載信號指示一除法週期開始時，下載一除數；一多模數除頻電路，包含有複數個串接的除法器，依據一輸入頻率以及該除數，該多模數除頻電路提供一輸出頻率，該等除法器分別輸出複數個模數輸出信號，每一除法器操作於一迴路導通狀態或一迴路斷開狀態；以及一模數控制器，依據該除數，選擇並控制該等除法器中之一者在該除法週期結束前，維持於該迴路斷開狀態；其中，該下載信號係依據該等模數輸出信號中之一者產生。
    [2] 如申請專利範圍第1項所述之多模數除頻器，其中，該除數下載器於該下載信號之一第一切換緣時，下載該除數；以及，該模數控制器係於該下載信號之一第二切換緣之後，控制被選擇之該除法器。
    [3] 如申請專利範圍第1項所述之多模數除頻器，其中，該除數可以使該等除法器中的前數個除法器提供除頻以產生該輸出頻率，該下載信號由該前數個除法器中的最後一個除法器所輸出。
    [4] 如申請專利範圍第3項所述之多模數除頻器，其中，該最後一個除法器更包含一D鎖存器(latch)，該D鎖存器輸出該等模數信號其中之一，該模數控制器與該下載信號可控制該D鎖存器之一D輸入。
    [5] 如申請專利範圍第3項所述之多模數除頻器，其中，該下載信號係為該最後一個除法器所輸出的該模數信號。
    [6] 如申請專利範圍第3項所述之多模數除頻器，其中，該被選擇之除法器係為該前數個除法器的下一除法器。
    [7] 如申請專利範圍第1項所述之多模數除頻器，其中，該被選擇除法器具有一D鎖存器(latch)，該D鎖存器輸出該等模數信號其中之一，該模數控制器控制該D鎖存器之一D輸入。
    [8] 如申請專利範圍第1項所述之多模數除頻器，其中，當一第一除法器操作於該迴路導通狀態時，該第一除法器提供頻率除以2的功能。
    [9] 一種多模數除頻的控制方法，適用於一多模數除頻電路，包含有複數個串接除法器，依據一輸入頻率以及一除數，該多模數除頻電路可提供一輸出頻率，每一除法器可操作於一迴路導通狀態或一迴路斷開狀態，該方法包含有：提供一下載信號，指示一除法週期；於該除法週期開始時，載入該除數；依據該除數選擇該等除法器中之一者，作為一被選擇除法器；以及於該除法週期中，該下載信號的一切換緣之後，控制該被選擇除法器使該被選擇除法器操作於該迴路斷開狀態。
    [10] 如申請專利範圍第9項所述之控制方法，另包含有：依據該除數，使該等除法器中的前數個除法器提供除頻以產生該輸出頻率；其中，該下載信號係由該前數個除法器中的最後一個除法器所提供。
    [11] 如申請專利範圍第10項所述之控制方法，其中，該被選擇除法器係為該前數個除法器之後的下一個除法器。
    [12] 如申請專利範圍第10項所述之控制方法，其中，該前數個除法器中的該最後一個除法器具有一D鎖存器，該D鎖存器具有一D輸入，以及輸出一模數信號，該控制方法包含有：依據該模數信號，提供該下載信號。
    [13] 如申請專利範圍第10項所述之控制方法，其中，該前數個除法器中的該最後一個除法器具有一D鎖存器，該D鎖存器具有一D輸入，並輸出一模數信號，該控制方法包含有：依據該下載信號，控制該D輸入。
    [14] 如申請專利範圍第9項所述之控制方法，其中，該被選擇除法器包含有一D鎖存器，該D鎖存器具有一D輸入，並輸出一模數信號，該控制步驟係控制該D輸入。
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    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    TW100127102A|TWI463799B|2011-07-29|2011-07-29|多模數除頻器以及相關之控制方法|TW100127102A| TWI463799B|2011-07-29|2011-07-29|多模數除頻器以及相關之控制方法|
    US13/556,392| US8599997B2|2011-07-29|2012-07-24|Multiple-modulus divider and associated control method|
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