• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    本發明之目的在於提供一種半導體裝置和其製造方法，為了減少因接觸元件誤對準造成的接觸阻值的變化。本發明較佳具體實施例包括一非平面電晶體，其中該非平面電晶體包括位於一鰭之中的源極/汲極區域；一層間介電層，位於該非平面電晶體上；以及該些接觸元件，穿過該層間介電層以形成到源極/汲極區域。該些接觸元件較佳與該鰭的複數個表面接觸，以便增加該些接觸元件與該鰭之間的接觸面積。
    公开号:TW201306256A
    申请号:TW101139631
    申请日:2008-03-05
    公开日:2013-02-01
    发明作者:Chen-Hua Yu；Cheng-Hung Chang；Chen-Nan Yeh；Yu-Rung Hsu
    申请人:Taiwan Semiconductor Mfg；
    IPC主号:H01L29-00
    专利说明:
    半導體裝置及其製造方法
    本發明係有關於一種半導體裝置和其製造方法，且特別係有關於一種形成電性接觸元件至基板上方凸起區的系統和其製造方法。
    在改善電晶體性能且減少電晶體尺寸的歷程中，電晶體研發方向不再跟隨傳統平面電晶體的形式，以致於源極/汲極區域位於基板之中的形式，取代而之的是非平面電晶體，其中源極/汲極區域位於基板上方的鰭(fin)之中。如此非平面裝置是一種多閘極式鰭場效電晶體(multiple-gate FinFET)。於此最簡單形式中，多閘極式FinFET具有橫跨於似鰭(fin-like)矽本體之閘電極以形成一通道區域。有二個閘極，一個閘極位於此矽鰭(silicon fin)之每一側壁上。源極/汲極區域位於此鰭之中並遠離基板。
    源極/汲極區域之電性接觸元件係跟隨傳統的佈局法則，使得形成此接觸元件以連接於似鰭矽本體之上表面的一部份。因此，從這個佈局法則中，接觸之寬度會小於或最多等於鰭之寬度。例如，裝置之接觸寬度為60nm，則此裝置之寬度必須大於或等於60nm。如果，接觸寬度必須超過位在通道區域上的鰭的寬度(例如，FinFET之寬度小於60nm)，則位於源極/汲極區域的鰭的寬度必須擴大，以致於這些區域的鰭的寬度會大於接觸寬度。
    然而，隨著此佈局法則，有很多問題會產生。問題之一例如為，當接觸面積的減少，接觸元件的接觸阻值會增加，因此，會限制裝置的驅動電流的改善。又，製造過程中這些接觸元件的誤對準會導致裝置和這些接觸元件間的接觸阻值的變化，於是導致不同裝置之間的阻值差異，並減少整體電路的產率。而且，矽化物的形成通常會在源極/汲極區域上會產生超淺接面(shallow junction)，因而阻礙蕭特基阻障(Schottky barrier)高度的改善。
    因此，亟需一種半導體裝置，包括新的接觸元件設計，用以減少接觸阻值，同時可於製造過程中減少接觸元件的誤對準。
    為達成上述、其他與本發明之目的，本發明提供一種半導體裝置和其製造方法，以形成該些接觸元件結構於一非平面半導體裝置之源極/汲極區域。
    本發明係提供一種半導體裝置，包括：一基板；一非平面電晶體，位於此基板上，此非平面電晶體包括位於一鰭之中的源極/汲極區域，此鰭包括複數個表面；一層間介電層，位於此非平面電晶體的上方；以及一接觸元件，其僅穿過部分的此層間介電層，接觸此鰭的複數個表面，並與此源極/汲極區域之一者形成電性接觸。
    本發明又提供一種半導體裝置之製造方法，包含：形成一非平面電晶體於一基材上，此非平面電晶體包括位於一鰭之中的源極/汲極區域，此鰭包括一頂面及複數側壁；形成一層間介電層於此非平面電晶體上，其中此層間介電層具有一最大高度；形成一開口，其僅穿越層間介電層之此最大高度之一部分，並暴露出此鰭之此頂面的至少一部分及這些側壁的至少一部分；以及以一導電材料填充此開口，以形成此源極/汲極區域之一者的接觸元件，此接觸元件係與此鰭之此頂面及這些側壁相接觸。
    本發明較佳實施例的優點之一在於減少源極/汲極區域和接觸元件間之接觸阻值，進而得到較佳的裝置性能。再者，因為接觸元件誤對準造成的接觸阻值之變化也可降低，而產生更均一化的產物，而且形成矽化物時不需要超淺接面，能進一步改善Schottky阻障的高度。
    本發明較佳實施例的製造與使用的說明述詳如下，然而，可以理解的是，本發明提供許多可應用的發明概念，而此發明概念能夠以特定的內文廣泛地具體化。這些實施例僅以特定的方式使用圖式闡述本發明的製造與使用，但不用以限制本發明的範圍。
    以下利用特定的實施例，亦即FinFET電晶體以敘述本發明。然而，本發明亦被應用於其他半導體裝置，特別係非平面裝置。本發明實施例可利用於例如：非平面電阻(non-planar resistors)、二極體(diodes)、電容(capacitors)、保險絲(fuses)和其他相似裝置。
    請參考第1圖，此圖顯示較佳的絕緣體上覆蓋半導體(semiconductor-on-insulator,SOI)基板，亦可使用例如塊狀矽(bulk silicon)、應變SOI(strained SOI)、以及絕緣層上覆蓋鍺化矽(SiGe on insulator)的其他基板來取代。此較佳的絕緣層上覆蓋半導體基板包括一基板101，一絕緣層103，以及一半導體層105。此基板101較佳為矽。
    此絕緣層103可形成自任一介電材料或絕緣材料，且較佳為包含二氧化矽或氮化矽或二者的組合之結構。此絕緣層103的厚度可介於100Å至3000Å之間，但使用更薄或更厚之介電層係亦可被理解的。
    半導體層105可形成自例如矽的元素半導體、例如鍺化矽(silicon-germanium)的合金半導體、或者例如砷化鎵(gallium arsenide)或磷化銦(indium phosphide)的化合物半導體。此半導體層105較佳為矽。半導體層105的厚度可介於200Å至5000Å之間。另一實施例中，亦可使用例如塊狀矽基板之一塊狀半導體基板。此半導體層105較佳為一P型半導體，但其他實施例中可為一n型半導體。
    第2圖顯示從半導體層105形成鰭201。此鰭201可藉由沈積例如光阻材料及/或硬遮罩的遮罩材料(mask material)(圖中未顯示)於半導體層105之上來形成。接著，將此遮罩材料圖案化並根據第2圖所示用來形成201的圖案，以蝕刻半導體層105。
    第3圖顯示位於鰭201的上方形成閘極介電層301。此可藉由熱氧化(thermal oxidation)、化學氣相沈積法(chemical vapor deposition)、濺鍍(sputtering)或任一種用以形成閘極介電層的其他已知方式所形成。根據形成閘極介電層的技術，此閘極介電層301於鰭201上表面的厚度可以不同於鰭201側壁的厚度。
    閘極介電層301可包含具有一厚度範圍介於約3Å至約100Å的材料，例如二氧化矽或氮氧化矽，較佳厚度為少於約10Å。此閘極介電層301亦可形成自一高介電常數(high-k)的材料(如相對的介電常數大於約5)，例如氧化鑭(lanthanum oxide,La2O3)、氧化鋁(aluminum oxide,Al2O3)、氧化鉿(hafnium oxide,HfO2)、氮氧化鉿(hafnium oxynitride,HfON)、氧化鋯(zirconium oxide,ZrO2)或其組合，其具有等效氧化物厚度約3Å至約100Å，較佳為約10Å或更少。
    第4圖顯示閘極電極層401的形成。此閘極電極層401包括一導電材料且可選擇自一群組，包括多晶矽(polycrystalline-silicon,poly-Si)、多晶鍺化矽(poly-crystalline silicon-germanium,poly-SiGe)、金屬氮化物(metallic nitrides)、金屬矽化物(metallic silicon)、金屬氧化物(metallic oxides)以及金屬。金屬氮化物舉例包括氮化鎢(tungsten nitride)、氮化鉬(molybdenum nitride)、氮化鈦(titanium nitride)以及氮化鉭(tantalum nitride)或其組合。金屬矽化物舉例包括矽化鎢(tungsten silicon)、矽化鈦(titanium silicon)、矽化鈷(cobalt silicon)、矽化鎳(nickel silicon)、矽化鉑(platinum silicon)、矽化鉺(erbium silicon)或其組合。金屬氧化物舉例包括氧化釕(ruthenium oxide)、氧化銦錫(indium tin oxide)或其組合。金屬舉例包括鎢(tungsten)、鈦(titanium)、鋁(aluminum)、銅(copper)、鉬(molybdenum)、鎳(nickel)、鉑(platinum)等。
    沈積此閘極電極層401可藉由化學氣相沈積法、濺鍍或用以沈積導電材料的其他已知方式所形成。此閘極電極層401之厚度範圍可為約200Å至約4000Å。閘極電極層401之上表面通常為一非平面上表面，且可在閘極電極層401圖案化或蝕刻閘極之前進行平坦化。此時，離子可能會或可能不會被導入此閘極電極層401。例如，離子可藉由離子植入技術導入。
    第5圖顯示閘極介電層301和閘極電極層401的圖案化以形成一閘極堆疊層501，並且定義出鰭的第一部分503，鰭的第二部分505，以及一通道區域507，位於閘極介電層301的下面鰭201之中。此閘極堆疊層501可藉由沈積和圖案化一閘極遮罩(圖中未顯示)於閘極電極層401上(請參考第4圖)來形成，例如使用習知的沈積和微影技術。此閘極遮罩包括通常使用之遮罩材料，包括(但不限於)光阻材料、二氧化矽、氮氧化矽、及/或氮化矽。可使用電漿蝕刻法(plasma etching)以蝕刻閘極電極層401和閘極介電層301而形成圖案化之閘極堆疊層501，如第5圖所示。
    第6圖顯示經由形成間隙壁601，源極/汲極區域603，和矽化物接觸元件605而完成裝置600。此間隙壁601可形成於閘極堆疊層501相對之二側。間隙壁601典型地形成方式為，在之前形成的結構上以毯覆式沈積法(blanket depositing)形成一間隙壁層(圖中未顯示)。此間隙壁較佳為包括氮化矽、氮氧化物、碳化矽、氮氧化矽、氧化物和其他相似材料，且形成此層較佳方法例如化學氣相沈積法、電漿輔助化學氣相沈積法(plasma enhanced CVD)、濺鍍和其他習知技術。之後，圖案化此間隙壁601，較佳為以非等向性(anisotropically)蝕刻從此結構之水平面移除此間隙壁層。
    源極/汲極區域603被形成於鰭的第一部分503和第二部分505上，利用植入適當的摻雜物以補充摻雜物於此鰭201之中。舉例來說，摻雜p型摻雜物，例如硼(boron)、鎵(gallium)、銦(indium)，可形成PMOS裝置。另一實施例，摻雜n型摻雜物，例如磷(phosphorous)、砷(arsenic)、銻(antimony)可形成NMOS裝置。這些源極/汲極區域603的摻雜可使用閘極堆疊層501和閘極間隙壁601作為遮罩(mask)。值得注意的是，熟悉此技藝之人士可理解，可使用其他製程、步驟或類似的形成方法形成這些源極/汲極區域603。例如，熟悉此技藝之人士可理解，為了適用於特殊目的，可使用各種間隙壁及襯層的組合，來完成複數個摻雜(植入)，以形成具有特定的形狀或特徵的源極/汲極區域。任何這些可能使用而形成這些源極/汲極區域603的製程和以上的描述，都不是用來限制本發明於上述的各種步驟。
    較佳實施例之源極/汲極區域603的形成係以便減少後續接觸元件(請參考下面的第9A至9B圖以及第10A至10B圖)與源極/汲極區域603的Schottky阻障高度。例如，源極/汲極區域603之摻雜物係透過一分離植入法(segregated doping)摻雜的。另一實施例中，一超薄絕緣層(圖中未顯示)可形成於源極/汲極區域603的上方，並且摻雜物可穿透超薄絕緣層而摻雜。
    另一實施例之源極/汲極區域603形成是以便於傳遞一應變(strain)於通道區域507之上。此實施例中，鰭201的第一部分503和第二部分505可透過一例如濕蝕刻的製程移除。接著，第一部分503和第二部分505可再成長以形成一應力物(stressor)，而傳遞一應力於鰭201的通道區域507，其位在閘極堆疊層501之下面。在一較佳實施例中，鰭201包括矽而蝕刻鰭201的第一部分503和第二部分505的同時，利用閘極堆疊層501或間隙壁601以防止通道區域507被蝕刻。在移除鰭201的第一部分503和第二部分505之後，接著，這些部分可藉由具有例如鍺化矽之材料的選擇性磊晶(epitaxial)製程再成長，其中此材料具有不同於矽的一晶格常數。位於源極/汲極區域603及通道區域507的應力物材料(stressor material)之間的晶格失配(lattice mismatch)，將傳遞一應力於通道區域507，以致於增加載子遷移率和裝置的整體性能。源極/汲極區域603之摻雜可透過上述討論的植入法，或作為材料成長之線上摻雜(in-situ doping)法。
    源極/汲極區域603形成後，可視需要使用矽化物製程，以沿著鰭201之一或更多上表面和側壁形成矽化物接觸元件605，其中鰭201位於源極/汲極區域603的上方。這些矽化物接觸元件605較佳包括鎳，鈷，鉑，或鉺(erbium)，用以減少接觸元件的Schottky阻障高度。然而，亦可使用例如鈦，鈀(palladium)及其他相似的常用金屬。習知技藝揭露，矽化製程(silicidation)可利用一適當金屬層毯覆式沈積(blanket deposition)，接著，以一退火(annealing)步驟使此金屬與下面露出的矽反應。接著，移除未反應(un-reacted)金屬，較佳是使用一選擇性蝕刻製程來移除。這些矽化物接觸元件605較佳厚度範圍介於約5nm至約50nm之間。
    可沿著源極/汲極區域603上的鰭201之一或更多上表面和側壁形成金屬層(圖中未顯示)，來取代矽化物接觸元件。此金屬層較佳包括鋁，鎳，銅，或鎢，以降低此接觸元件的Schottky阻障高度。
    第7圖為第6圖沿著7-7’切線之結構剖面圖，且繪示一視需要形成的接觸元件蝕刻停止層(CESL)701，其形成於裝置600上，用以保護後續製程期間的步驟。此CESL 701亦可作為一應力物(stressor)，以在裝置600的通道區域507之中形成一應力。CESL 701較佳為氮化矽(silicon nitride)構成，亦可為其他材料如氮化物，氮氧化物，氮化硼(boron nitride)或其組合或相似材料。CESL 701可藉由化學氣相沈積法形成，厚度範圍介於約20nm至約200nm之間，較佳厚度為約80nm。然而，其他形成方式亦可使用。此CESL 701較佳傳遞一拉伸應變於NMOS裝置之鰭201的通道區域507且傳遞一壓縮應變於PMOS裝置之鰭201的通道區域507。
    第8圖顯示形成一層間介電層(ILD)801於裝置600之上。為了清楚地說明，不顯示第7圖的CESL 701，並將矽化物接觸元件605和源極/汲極區域603合併成一區改以矽化物接觸元件605表示。此ILD801的形成可藉由化學氣相沈積法、濺鍍或其他已知方法。ILD801典型地有一平坦的表面，且可包括二氧化矽，也可使用例如高介電常數之其他介電材料。ILD 801的形成是用來傳遞一應變於鰭201之通道區域507，以增加裝置600的整體性能。
    第9A圖顯示經由ILD 801而形成接觸元件901至矽化物接觸元件605。接觸元件901係依照已知的微影及蝕刻技術形成於ILD 801之中。一般微影技術包括沈積(deposit)遮罩用之一光阻材料、曝光(expose)、以及顯影(develop)已露出ILD 801欲移除的部分。留下的光阻材料會保護下方的材料，以避免後續製程步驟例如蝕刻受損。較佳實施例之光阻材料用來圖案化遮罩(mask)，以被定義接觸元件901。遮罩被圖案化後，接著，形成寬度比鰭201寬之開口，亦可使用例如硬遮罩(hardmask)之額外遮罩。
    蝕刻製程可為一非等向性(anisotropic)或等向性(isotropic)蝕刻，但較佳為一非等向性乾蝕刻。在一較佳實施例中，此蝕刻製程持續至鰭201的一上表面903，包括源極/汲極603和鰭201側壁的至少一部份暴露出來，藉以露出鰭201之至少三個表面(上表面部分和至少二個側壁部分)。
    接著，形成接觸元件901以便與鰭201露出的表面接觸。此實施例中，形成每一接觸元件901以與鰭201之複數個表面接觸。在一較佳實施例中，形成接觸元件901以與鰭201之至少三個表面接觸，但亦可接觸更多或更少的表面。與只有接觸鰭201上表面之接觸元件相比，可允許矽化物接觸元件605和接觸元件901之間有更大的接觸面積。因此，可降低裝置之接觸阻值。此實施例亦具有減少因接觸元件901誤對準造成的接觸阻值變化的優點，這是因為當接觸元件901寬度大於鰭201時，會有一更大的裕度來應對此接觸阻值之變化。
    接觸元件901可包括一阻障/黏合層(barrier/adhesion layer)(圖中未顯示)以避免擴散以及提供接觸元件901和ILD 801之間較好的黏合。在一實施例中，此阻障層是由一或更多層之鈦(titanium)，氮化鈦，鉭(tantalum)，氮化鉭或其相似元素形成。此阻障層較佳是以化學氣相沈積法(CVD)形成，然而也可用其他技術來取代CVD。此阻障層形成之較佳的結合厚度範圍介於約50Å至約500Å。
    接觸元件901可由任一適合導電材料，例如高導電(highly-conductive)、低阻值材料(low-resistive metal)、元素金屬(elemental metal)、過渡金屬(transition metal)，或其他相似材料組成。在一具體實施例中，接觸元件901係由鎢構成，也可使用例如銅的其他材料來取代鎢。在一實施例中，是以鎢形成接觸元件901，且可使用習知的CVD技術以沈積接觸元件901，亦可使用其他任一種形成方式來取代CVD。
    第9B圖顯示由前述第9A圖所述的製程形成的裝置600之上視圖。值得注意的是，在此實施例中，接觸元件901形成比之前的接觸元件具有一較大之接觸面積。另外，在接觸元件區域上之鰭201的寬度可小於接觸元件901，且接觸元件901區域上之鰭201不需加寬以符合設計法則。
    第10A圖顯示另一實施例，其中接觸元件901與鰭201的複數個側壁接觸。然而，在此實施例之中，形成接觸元件901不僅是與鰭201的上表面和至少二個側壁接觸，而是與鰭201的上表面和至少三個側壁接觸。在此實施例之中，形成開口的蝕刻步驟是接觸元件901持續越過鰭201的上表面903，直到鰭201的至少三個側壁部分實質地暴露，且可能直到絕緣層103的至少一部分亦實質地暴露。因此，當接觸元件901的材料沈積或其他材料形成於開孔之中，形成的接觸元件901會與鰭201的至少四個表面接觸，包括鰭201的上表面和至少三個側壁。
    第10B圖顯示根據前述第10A圖繪示之實施例的上視圖。如先前所述，接觸元件901是與鰭201的至少四個表面接觸，允許接觸元件901和矽化物接觸元件605之間具有較大的接觸元件面積。此較大的接觸元件面積將允許鰭201的寬度縮短，用以防止接觸阻值因為隨著接觸元件面積的減少而增加。
    本發明較佳實施例中，形成多側壁的接觸元件901於裝置600之上，其中包括一應變通道區域(strained channel region)或源極/汲極區域603和接觸元件901之間較低的Schottky阻障高度或二者皆含。減少Schottky阻障高度之較佳方法可以參考第6圖所述。此應變通道區域的形成是透過一適當之應變製程，較佳包括一或更多的前述的應變製程。這些製程較佳包括SiGe源極/汲極磊晶(epitaxial)成長(請參考第6圖描述)，CESL(請參考第7圖描述)，以及ILD(請參考第8圖描述)。
    為達本發明之目的以及優點，本發明較佳實施例已詳述之。本發明較佳實施例的揭露並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做更動與潤事，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。例如，有許多種用以形成此結構材料的沈積方式。只要係根據本發明實施例所描述而可得到實質相同結果之任一沈積方式均可被使用。
    101‧‧‧基板
    103‧‧‧絕緣層
    201‧‧‧鰭
    301‧‧‧閘極介電層
    401‧‧‧閘極電極層
    501‧‧‧閘極堆疊層
    503‧‧‧鰭的第一部分
    505‧‧‧鰭的第二部分
    507‧‧‧通道區域
    600‧‧‧裝置
    601‧‧‧閘極間隙壁
    603‧‧‧源極/汲極區域
    605‧‧‧矽化物接觸元件
    701‧‧‧接觸元件蝕刻停止層
    801‧‧‧層間介電層
    901‧‧‧接觸元件
    903‧‧‧鰭的上表面
    第1至8圖顯示根據本發明實施例之形成接觸元件之中間步驟。
    第9A和9B圖分別繪示根據本發明實施例之接觸元件的立體圖和上視圖，其中接觸元件為用於鰭的複數個表面，而鰭包括源極/汲極區域。
    第10A和10B圖分別繪示根據本發明另一實施例之接觸元件的立體圖和上視圖，其中接觸元件為用於鰭的一上表面和三個側壁，而鰭包括源極/汲極區域。
    101‧‧‧基板
    103‧‧‧絕緣層
    501‧‧‧閘極堆疊層
    503‧‧‧鰭的第一部分
    505‧‧‧鰭的第二部分
    507‧‧‧通道區域
    600‧‧‧裝置
    601‧‧‧閘極間隙壁
    605‧‧‧矽化物接觸元件
    权利要求:
    Claims (10)
    [1] 一種半導體裝置，包括：一基板；一非平面電晶體，位於該基板上，該非平面電晶體包括位於一鰭之中的源極/汲極區域，該鰭包括複數個表面；一層間介電層，位於該非平面電晶體的上方；以及一接觸元件，其僅穿過部分的該層間介電層，接觸該鰭的複數個表面，並與該源極/汲極區域之一者形成電性接觸。
    [2] 如申請專利範圍第1項所述之半導體裝置，其中該接觸元件與至少該鰭的三個表面接觸。
    [3] 如申請專利範圍第1項所述之半導體裝置，其中該接觸元件與至少該鰭的四個表面接觸。
    [4] 如申請專利範圍第1項所述之半導體裝置，其中該非平面電晶體具有一通道區域，位於該源極/汲極區域之間，該通道區域因層間介電層而應變。
    [5] 如申請專利範圍第1項所述之半導體裝置，其中該非平面電晶體具有一通道區域，位於該源極/汲極區域之間，該通道區域因該非平面電晶體上的一接觸元件蝕刻停止層而應變。
    [6] 如申請專利範圍第1項所述之半導體裝置，其中該鰭更包括具有第一晶格常數之一第一區域與一第二區域，以及更包括具有第二晶格常數之一第三區域，該第三域區插入於該第一區域和該第二區域之間，該第一區域和該第二區域含有該源極/汲極區域。
    [7] 如申請專利範圍第1項所述之半導體裝置，更包括一金屬層至少部分位於該源極/汲極區域和該些接觸元件之間。
    [8] 一種半導體裝置之製造方法，包含：形成一非平面電晶體於一基材上，該非平面電晶體包括位於一鰭之中的源極/汲極區域，該鰭包括一頂面及複數側壁；形成一層間介電層於該非平面電晶體上，其中該層間介電層具有一最大高度；形成一開口，其僅穿越層間介電層之該最大高度之一部分，並暴露出該鰭之該頂面的至少一部分及該些側壁的至少一部分；以及以一導電材料填充該開口，以形成該源極/汲極區域之一者的接觸元件，該接觸元件係與該鰭之該頂面及該些側壁相接觸。
    [9] 如申請專利範圍第8項所述之半導體裝置之製造方法，其中該開口暴露出至少兩側壁的至少一部分。
    [10] 如申請專利範圍第8項所述之半導體裝置之製造方法，其中該開口暴露出至少三側壁的至少一部分。
    类似技术:
    公开号 | 公开日 | 专利标题
    TWI485848B|2015-05-21|半導體裝置及其製造方法
    US9337304B2|2016-05-10|Method of making semiconductor device
    US9224837B2|2015-12-29|Semiconductor structures with pair| of vertical field effect transistors, each pair having a shared source/drain region and methods of forming the structures
    US9484348B2|2016-11-01|Structure and method to increase contact area in unmerged EPI integration for CMOS FinFETs
    US9431296B2|2016-08-30|Structure and method to form liner silicide with improved contact resistance and reliablity
    US8994116B2|2015-03-31|Hybrid gate process for fabricating FinFET device
    US7381649B2|2008-06-03|Structure for a multiple-gate FET device and a method for its fabrication
    US6998301B1|2006-02-14|Method for forming a tri-gate MOSFET
    US9196694B2|2015-11-24|Integrated circuits with dual silicide contacts and methods for fabricating same
    US9922886B2|2018-03-20|Silicon-germanium FinFET device with controlled junction
    US20200006533A1|2020-01-02|Semiconductor Device and Method
    USRE45165E1|2014-09-30|Structure for a multiple-gate FET device and a method for its fabrication
    TWI707407B|2020-10-11|半導體元件及其製造方法
    CN104681535A|2015-06-03|半导体器件的接触件结构
    CN114093868A|2022-02-25|半导体器件及其形成方法
    CN113130655A|2021-07-16|半导体器件及其制造方法
    CN113764351A|2021-12-07|半导体器件和制造方法
    同族专利:
    公开号 | 公开日
    CN103606559A|2014-02-26|
    US20120211807A1|2012-08-23|
    US20110171805A1|2011-07-14|
    US11038056B2|2021-06-15|
    TWI396283B|2013-05-11|
    CN103606559B|2017-08-15|
    US20090096002A1|2009-04-16|
    TW200917478A|2009-04-16|
    TWI485848B|2015-05-21|
    CN101414621A|2009-04-22|
    US7910994B2|2011-03-22|
    US8143114B2|2012-03-27|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    US7529798B2|2003-03-18|2009-05-05|Intercall, Inc.|System and method for record and playback of collaborative web browsing session|
    US7067416B2|2001-08-29|2006-06-27|Micron Technology, Inc.|Method of forming a conductive contact|
    US6870225B2|2001-11-02|2005-03-22|International Business Machines Corporation|Transistor structure with thick recessed source/drain structures and fabrication process of same|
    US6774437B2|2002-01-07|2004-08-10|International Business Machines Corporation|Fin-based double poly dynamic threshold CMOS FET with spacer gate and method of fabrication|
    US7335545B2|2002-06-07|2008-02-26|Amberwave Systems Corporation|Control of strain in device layers by prevention of relaxation|
    US7358121B2|2002-08-23|2008-04-15|Intel Corporation|Tri-gate devices and methods of fabrication|
    US6706571B1|2002-10-22|2004-03-16|Advanced Micro Devices, Inc.|Method for forming multiple structures in a semiconductor device|
    US6803631B2|2003-01-23|2004-10-12|Advanced Micro Devices, Inc.|Strained channel finfet|
    US7105894B2|2003-02-27|2006-09-12|Taiwan Semiconductor Manufacturing Co., Ltd.|Contacts to semiconductor fin devices|
    US6844238B2|2003-03-26|2005-01-18|Taiwan Semiconductor Manufacturing Co., Ltd|Multiple-gate transistors with improved gate control|
    US7173305B2|2003-04-08|2007-02-06|Taiwan Semiconductor Manufacturing Company, Ltd.|Self-aligned contact for silicon-on-insulator devices|
    US6867433B2|2003-04-30|2005-03-15|Taiwan Semiconductor Manufacturing Company, Ltd.|Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors|
    US20060170053A1|2003-05-09|2006-08-03|Yee-Chia Yeo|Accumulation mode multiple gate transistor|
    US20040266115A1|2003-06-25|2004-12-30|Bor-Wen Chan|Method of making a gate electrode on a semiconductor device|
    US7005330B2|2003-06-27|2006-02-28|Taiwan Semiconductor Manufacturing Company, Ltd.|Structure and method for forming the gate electrode in a multiple-gate transistor|
    US7888201B2|2003-11-04|2011-02-15|Taiwan Semiconductor Manufacturing Company, Ltd.|Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors|
    US7612416B2|2003-10-09|2009-11-03|Nec Corporation|Semiconductor device having a conductive portion below an interlayer insulating film and method for producing the same|
    KR100513405B1|2003-12-16|2005-09-09|삼성전자주식회사|핀 트랜지스터의 형성 방법|
    US7180134B2|2004-01-30|2007-02-20|Taiwan Semiconductor Manufacturing Company, Ltd.|Methods and structures for planar and multiple-gate transistors formed on SOI|
    JP2006012898A|2004-06-22|2006-01-12|Toshiba Corp|半導体装置及びその製造方法|
    US7282766B2|2005-01-17|2007-10-16|Fujitsu Limited|Fin-type semiconductor device with low contact resistance|
    US20060202266A1|2005-03-14|2006-09-14|Marko Radosavljevic|Field effect transistor with metal source/drain regions|
    US7329937B2|2005-04-27|2008-02-12|International Business Machines Corporation|Asymmetric field effect transistors |
    JP4718908B2|2005-06-14|2011-07-06|株式会社東芝|半導体装置および半導体装置の製造方法|
    US7402506B2|2005-06-16|2008-07-22|Eastman Kodak Company|Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby|
    US7279375B2|2005-06-30|2007-10-09|Intel Corporation|Block contact architectures for nanoscale channel transistors|
    US7508031B2|2005-07-01|2009-03-24|Synopsys, Inc.|Enhanced segmented channel MOS transistor with narrowed base regions|
    US8466490B2|2005-07-01|2013-06-18|Synopsys, Inc.|Enhanced segmented channel MOS transistor with multi layer regions|
    US7605449B2|2005-07-01|2009-10-20|Synopsys, Inc.|Enhanced segmented channel MOS transistor with high-permittivity dielectric isolation material|
    US7807523B2|2005-07-01|2010-10-05|Synopsys, Inc.|Sequential selective epitaxial growth|
    US7190050B2|2005-07-01|2007-03-13|Synopsys, Inc.|Integrated circuit on corrugated substrate|
    US7247887B2|2005-07-01|2007-07-24|Synopsys, Inc.|Segmented channel MOS transistor|
    US7265008B2|2005-07-01|2007-09-04|Synopsys, Inc.|Method of IC production using corrugated substrate|
    CN101427347B|2006-04-24|2010-12-01|信越半导体股份有限公司|Soi晶片的制造方法|
    JP2007335834A|2006-05-15|2007-12-27|Toshiba Corp|半導体装置およびその製造方法|
    US7825400B2|2006-06-09|2010-11-02|Intel Corporation|Strain-inducing semiconductor regions|
    US20080003755A1|2006-06-30|2008-01-03|Uday Shah|Sacrificial oxide layer which enables spacer over-etch in tri-gate architectures|
    US7943469B2|2006-11-28|2011-05-17|Intel Corporation|Multi-component strain-inducing semiconductor regions|
    US8558278B2|2007-01-16|2013-10-15|Taiwan Semiconductor Manufacturing Company, Ltd.|Strained transistor with optimized drive current and method of forming|
    US8492796B2|2007-03-13|2013-07-23|Infineon Technologies Ag|MuGFET switch|
    US8084105B2|2007-05-23|2011-12-27|Applied Materials, Inc.|Method of depositing boron nitride and boron nitride-derived materials|
    US7939862B2|2007-05-30|2011-05-10|Synopsys, Inc.|Stress-enhanced performance of a FinFet using surface/channel orientations and strained capping layers|
    US20090078999A1|2007-09-20|2009-03-26|Anderson Brent A|Semiconductor device structures with floating body charge storage and methods for forming such semiconductor device structures.|
    US7939889B2|2007-10-16|2011-05-10|Taiwan Semiconductor Manufacturing Company, Ltd.|Reducing resistance in source and drain regions of FinFETs|DE102008059500B4|2008-11-28|2010-08-26|Advanced Micro Devices, Inc., Sunnyvale|Verfahren zur Herstellung eines Mehr-Gatetransistors mit homogen silizidierten Stegendbereichen|
    JP5305969B2|2009-02-17|2013-10-02|株式会社東芝|半導体装置|
    US8445340B2|2009-11-19|2013-05-21|Taiwan Semiconductor Manufacturing Company, Ltd.|Sacrificial offset protection film for a FinFET device|
    KR101087936B1|2009-11-30|2011-11-28|주식회사 하이닉스반도체|반도체 소자 및 그의 형성 방법|
    US8426923B2|2009-12-02|2013-04-23|Taiwan Semiconductor Manufacturing Company, Ltd.|Multiple-gate semiconductor device and method|
    US8310013B2|2010-02-11|2012-11-13|Taiwan Semiconductor Manufacturing Company, Ltd.|Method of fabricating a FinFET device|
    TWI502648B|2010-11-10|2015-10-01|United Microelectronics Corp|多閘極電晶體元件之製作方法|
    US8415751B2|2010-12-30|2013-04-09|Intel Corporation|Method to reduce contact resistance of N-channel transistors by using a III-V semiconductor interlayer in source and drain|
    US8797303B2|2011-03-21|2014-08-05|Qualcomm Mems Technologies, Inc.|Amorphous oxide semiconductor thin film transistor fabrication method|
    US8361854B2|2011-03-21|2013-01-29|United Microelectronics Corp.|Fin field-effect transistor structure and manufacturing process thereof|
    US9379254B2|2011-11-18|2016-06-28|Qualcomm Mems Technologies, Inc.|Amorphous oxide semiconductor thin film transistor fabrication method|
    CN107068753B|2011-12-19|2020-09-04|英特尔公司|通过部分熔化升高的源极-漏极的晶体管的脉冲激光退火工艺|
    TWI569446B|2011-12-23|2017-02-01|半導體能源研究所股份有限公司|半導體元件、半導體元件的製造方法、及包含半導體元件的半導體裝置|
    US20130175618A1|2012-01-05|2013-07-11|International Business Machines Corporation|Finfet device|
    US9281378B2|2012-01-24|2016-03-08|Taiwan Semiconductor Manufacturing Company, Ltd.|Fin recess last process for FinFET fabrication|
    US9349837B2|2012-11-09|2016-05-24|Taiwan Semiconductor Manufacturing Company, Ltd.|Recessing STI to increase Fin height in Fin-first process|
    US9171925B2|2012-01-24|2015-10-27|Taiwan Semiconductor Manufacturing Company, Ltd.|Multi-gate devices with replaced-channels and methods for forming the same|
    US9443962B2|2012-11-09|2016-09-13|Taiwan Semiconductor Manufacturing Company, Ltd.|Recessing STI to increase fin height in fin-first process|
    US9466696B2|2012-01-24|2016-10-11|Taiwan Semiconductor Manufacturing Company, Ltd.|FinFETs and methods for forming the same|
    US20130237026A1|2012-03-09|2013-09-12|Taiwan Semiconductor Manufacturing Company, Ltd., |Finfet device having a strained region|
    US8470714B1|2012-05-22|2013-06-25|United Microelectronics Corp.|Method of forming fin structures in integrated circuits|
    US8629420B1|2012-07-03|2014-01-14|Intel Mobile Communications GmbH|Drain extended MOS device for bulk FinFET technology|
    CN103681337B|2012-09-18|2016-06-29|中芯国际集成电路制造有限公司|鳍式场效应晶体管及其形成方法|
    US8815656B2|2012-09-19|2014-08-26|International Business Machines Corporation|Semiconductor device and method with greater epitaxial growth on 110 crystal plane|
    US8946029B2|2012-11-12|2015-02-03|GlobalFoundries, Inc.|Methods of manufacturing integrated circuits having FinFET structures with epitaxially formed source/drain regions|
    US9397217B2|2012-12-28|2016-07-19|Taiwan Semiconductor Manufacturing Company, Ltd.|Contact structure of non-planar semiconductor device|
    US8847311B2|2012-12-31|2014-09-30|Infineon Technologies Ag|Semiconductor device and method of manufacturing a semiconductor device|
    US20140239395A1|2013-02-25|2014-08-28|International Business Machines Corporation|Contact resistance reduction in finfets|
    US9412847B2|2013-03-11|2016-08-09|Taiwan Semiconductor Manufacturing Company, Ltd.|Self-aligned passivation of active regions|
    US9111801B2|2013-04-04|2015-08-18|Stmicroelectronics, Inc.|Integrated circuit devices and fabrication techniques|
    CN104124165B|2013-04-28|2018-09-18|中国科学院微电子研究所|半导体器件及其制造方法|
    KR102068980B1|2013-08-01|2020-01-22|삼성전자 주식회사|반도체 장치 및 그 제조 방법|
    US9153694B2|2013-09-04|2015-10-06|Globalfoundries Inc.|Methods of forming contact structures on finfet semiconductor devices and the resulting devices|
    US9263551B2|2013-10-11|2016-02-16|Taiwan Semiconductor Manufacturing Company, Ltd.|Simultaneous formation of source/drain openings with different profiles|
    CN104576389B|2013-10-14|2017-11-21|中芯国际集成电路制造有限公司|鳍式场效应管及其制作方法|
    US9368626B2|2013-12-04|2016-06-14|Taiwan Semiconductor Manufacturing Company, Ltd.|Semiconductor device with strained layer|
    US9257537B2|2013-12-27|2016-02-09|International Business Machines Corporation|Finfet including improved epitaxial topology|
    US9159794B2|2014-01-16|2015-10-13|Globalfoundries Inc.|Method to form wrap-around contact for finFET|
    US9203041B2|2014-01-31|2015-12-01|International Business Machines Corporation|Carbon nanotube transistor having extended contacts|
    US9443769B2|2014-04-21|2016-09-13|Taiwan Semiconductor Manufacturing Company, Ltd.|Wrap-around contact|
    US9236452B2|2014-05-23|2016-01-12|Globalfoundries Inc.|Raised source/drain EPI with suppressed lateral EPI overgrowth|
    KR102230198B1|2014-09-23|2021-03-19|삼성전자주식회사|반도체 소자 및 이의 제조 방법|
    US10062762B2|2014-12-23|2018-08-28|Stmicroelectronics, Inc.|Semiconductor devices having low contact resistance and low current leakage|
    US9899268B2|2015-03-11|2018-02-20|Globalfoundries Inc.|Cap layer for spacer-constrained epitaxially grown material on fins of a FinFET device|
    KR102311929B1|2015-04-01|2021-10-15|삼성전자주식회사|반도체 소자 및 이의 제조 방법|
    KR102251060B1|2015-04-06|2021-05-14|삼성전자주식회사|반도체 장치 및 반도체 장치의 제조 방법|
    KR102293185B1|2015-04-21|2021-08-24|삼성전자주식회사|콘택 플러그들을 갖는 반도체 소자 및 그 형성 방법|
    US10084085B2|2015-06-11|2018-09-25|Taiwan Semiconductor Manufacturing Co., Ltd.|Fin field effect transistordevice structure with stop layer and method for forming the same|
    KR20170009191A|2015-07-16|2017-01-25|삼성전자주식회사|반도체 장치 및 그 제조 방법|
    KR20170014697A|2015-07-31|2017-02-08|삼성전자주식회사|반도체 소자|
    US9397197B1|2015-09-23|2016-07-19|International Business Machines Corporation|Forming wrap-around silicide contact on finFET|
    US9799741B2|2015-12-16|2017-10-24|Taiwan Semiconductor Manufacturing Company Limited|Semiconductor device and method for manufacturing the same|
    US9614086B1|2015-12-30|2017-04-04|Taiwan Semiconductor Manufacturing Company, Ltd.|Conformal source and drain contacts for multi-gate field effect transistors|
    KR20180018947A|2016-08-11|2018-02-22|삼성전자주식회사|콘택 구조체를 포함하는 반도체 소자|
    US20180212029A1|2017-01-20|2018-07-26|Qualcomm Incorporated|Semiconductor devices employing reduced area conformal contacts to reduce parasitic capacitance, and related methods|
    CN109273528B|2017-07-18|2021-08-06|中芯国际集成电路制造有限公司|半导体器件及其形成方法|
    CN109273407B|2017-07-18|2021-05-04|中芯国际集成电路制造有限公司|半导体器件及其形成方法|
    CN109390342A|2017-08-02|2019-02-26|中芯国际集成电路制造有限公司|Sram存储器及其形成方法|
    US10319841B2|2017-08-22|2019-06-11|Samsung Electronics Co., Ltd.|Integrated circuit device including asymmetrical fin field-effect transistor|
    JP2019057554A|2017-09-20|2019-04-11|東芝メモリ株式会社|記憶装置|
    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    US11/872,546|US7910994B2|2007-10-15|2007-10-15|System and method for source/drain contact processing|
    [返回顶部]